CN103325825B - 超结mosfet - Google Patents
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Abstract
本发明公开了一种超结MOSFET，本包括半导体衬底、第一导电外延层、阱区、在阱区中形成的源漏区依次邻接而成的半导体基板，以及在半导体基板上的栅氧化层区和源极接触孔，所述第一导电外延层内刻蚀有沟槽，所述沟槽内淀积有多晶硅，在淀积掺杂的多晶硅的过程中，通过调节硅源气体的流量和控制压力来调整多晶硅生长速率，所述多晶硅柱与所述第一导电外延层构成PN柱交替连接设置，在半导体基板内形成超结结构。发明制造工艺难度低，制造成本低廉。
Description
技术领域
本发明涉及一种半导体器件，尤其涉及一种超结MOSFET。
背景技术
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超级结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
《电子电力》2004年第2卷第4期，发表了一篇名为《超结MOSFET的最新发展动向》的论文，文中提出了超结MOSFET的概念并与传统VDMOSFET的比较，其通过在漂移区中插入P-区进行电荷补偿，以提高击穿电压和降低通态电阻，但是超结MOSFET的制造工艺却难度很大，如在沟槽内加外延生长，其难度随着注入P区深度和宽度的比值的增加而提高，这表明在具有较高的深宽比时，为得到较低的通态电阻就需要增加外延生长的次数，即提高了生产成本。
外延生长是在单晶衬底上生长一层有一定要求的、与衬底晶向相同的单晶硅的方法。外延生长的潜力主要受限于缓慢的外延生长速度和所需的昂贵且复杂的设备。有几种不同的方法来生长外延层，大多数现代外延淀积使用低压化学气相淀积(LPCVD)，晶片被装载到诱导加热装载器上，然后由二氯甲硅烷与氢气的混合气通过晶片的表面，这些气体在晶片的表面反应，形成一层缓慢生长的单晶硅，可以通过控制湿度、压力和反应时使用的混合气体来调节生长速度。执行外延淀积步骤是昂贵的，并且使得制造这个结构很昂贵。
发明内容
本发明是为了克服现有技术的不足，提供了一种超结MOSFET，其制造工艺难度低，制造成本低廉。
为了实现上述目的，本发明采用以下技术方案：
一种超结MOSFET，包括半导体衬底、第一导电外延层、阱区、在阱区中形成的源漏区依次邻接而成的半导体基板，以及在半导体基板上的栅氧化层区和源极接触孔，所述第一导电外延层内刻蚀有沟槽，所述沟槽内淀积有多晶硅，在淀积掺杂的多晶硅的过程中，通过调节硅源气体的流量和控制压力来调整多晶硅生长速率，在淀积多晶硅时，硅源气体的流量保持在50～100Nm3/h，淀积的总压力保持在50～350帕范围内，温度保持在400～800摄氏度之间，所述多晶硅填满沟槽；淀积掺杂的多晶硅采用化学机械抛光法对其进行平坦化处理，形成掺杂的多晶硅柱，所述多晶硅柱的底部位于掺杂硅外延层中；所述多晶硅柱与所述第一导电外延层构成PN柱交替连接设置，在半导体基板内形成超结结构。传统的超结MOSFET都采用淀积外延来形成超结结构，但是外延生长速度慢，且成本较高，而多晶硅柱具有高批量处理能力，因此淀积多晶硅能减少工艺的成本。
作为优选，在淀积多晶硅之前，使用不产生聚合物的光硅刻蚀工艺对沟槽进行表面光滑处理。刻蚀后形成的沟槽，在槽的侧壁和底部有比较尖锐的毛刺，可以通过没有聚合物产生的光硅刻蚀工艺来去除，得到质量较高的沟槽侧壁。
作为优选，在进行多晶硅淀积之后，进行高温快速退火以激活多晶硅中掺入的杂质。
作为优选，所述硅源气体选自硅烷、乙硅烷、甲基硅烷或卤硅烷。
作为优选，所述硅源气体与氢气混合得到混合气体，所述混合气体在200～400摄氏度下预热，进行热解反应，所述热解反应的产物淀积到沟槽内形成多晶硅。
作为优选，所述多晶硅淀积为N型或P型多晶硅淀积。
作为优选，所述半导体衬底为N型重掺杂硅衬底，第一导电外延层为N型掺杂硅外延层，所述掺杂的多晶硅柱为P型掺杂的多晶硅柱，P型掺杂的多晶硅柱与N型掺杂硅外延层形成PN柱交替连接结构，从而形成超结结构。
作为优选，在淀积掺杂的多晶硅过程中可以采用PECVD、LPCVD或APCVD淀积工艺进行淀积。
作为优选，该多晶硅柱超结MOSFET适用于终端设计中，可以作为CMOS电路的一部分，也可以作为集成电路的一部分。
与现有技术相比，本发明具有如下有益效果：利用多晶硅淀积形成多晶硅柱，不仅生长速度比外延层快，且成本也比淀积外延层低，利用多晶硅的高批量处理能力，减少工艺的成本。
附图说明
图1本发明的结构示意图。
图中，1-N+衬底，2-N型外延层，3-P阱区，4-P型柱，5-N+源区，6-栅氧化物，7-多晶硅层。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步的描述。
如图1所示：以N型MOSFET器件为例，一种超结MOSFET，包括N+衬底、N型外延层2、P阱区3、在P阱区3中形成的N+源区依次邻接而成的半导体基板，以及在半导体基板上的栅氧化层区和源极接触孔，所述N型外延层2内刻蚀有沟槽，所述沟槽内淀积有P型掺杂多晶硅，在淀积掺杂的P型多晶硅的过程中，通过调节硅源气体的流量和控制压力来调整多晶硅生长速率，在淀积掺杂的P型多晶硅时，硅源气体的流量保持在50～100Nm3/h，淀积的总压力保持在50～350帕范围内，温度保持在400～800摄氏度之间，所述掺杂的P型多晶硅填满沟槽；所述掺杂的P型多晶硅多晶硅柱与所述第一导电外延层构成PN柱交替连接设置，在半导体基板内形成超结结构。
本发明在N型外延层2内刻蚀好沟槽后，在高温下向沟槽中通入氢气以出去沟槽表面的氧化层，本发明的多晶硅淀积过程分两步进行，开始淀积多晶硅时，温度控制较低，在400～450摄氏度之间，在多晶硅淀积的分半段过程中，温度控制在800摄氏度左右，利用该方法，多晶硅在不同阶段其多晶硅生长速度也不相同，其中初始阶段具有较高的生长速度。
淀积掺杂的P型多晶硅采用化学机械抛光法对其进行平坦化处理，形成掺杂的P型柱4，所述P型柱4的底部位于N型外延层2中。
在淀积掺杂的P型多晶硅之前，使用不产生聚合物的光硅刻蚀工艺对沟槽进行表面光滑处理。刻蚀后形成的沟槽，在槽的侧壁和底部有比较尖锐的毛刺，可以通过没有聚合物产生的光硅刻蚀工艺来去除，得到质量较高的沟槽侧壁。在进行掺杂的P型多晶硅淀积之后，进行高温快速退火以激活多晶硅中掺入的杂质。所述硅源气体选自硅烷、乙硅烷、甲基硅烷或卤硅烷。所述硅源气体与氢气混合得到混合气体，所述混合气体在200～400摄氏度下预热，进行热解反应，所述热解反应的产物淀积到沟槽内形成P型柱4。
本实施例中掺杂的P型多晶硅杂质浓度和淀积厚度可根据器件的具体设计而定，掺杂的多晶硅多晶硅杂质浓度由多晶硅柱的浓度和掺杂硅外延层的浓度决定。
该超结MOSFET适用于终端设计中，可以作为CMOS电路的一部分，也可以作为集成电路的一部分。所述金属层包括钨和氮化钛。
本实施例中的的超结MOSFE器件在淀积掺杂的多晶硅过程中可以采用PECVD、LPCVD或APCVD淀积工艺进行淀积。
本发明淀积多晶硅的速度比传统的淀积速度快，淀积速度每分钟在200～250埃之间。
本发明中的重掺杂硅衬底1还可以采用P型重掺杂衬底，掺杂硅外延层2为P型掺杂硅外延层，所述掺杂的多晶硅柱为N型掺杂的多晶硅柱，N型掺杂的多晶硅柱与P型掺杂硅外延层形成PN柱交替连接结构，从而形成超结结构。
Claims (1)
1.一种超结MOSFET，包括半导体衬底、第一导电外延层、阱区、在阱区中形成的源漏区依次邻接而成的半导体基板，以及在半导体基板上的栅氧化层区和源极接触孔，其特征在于：所述第一导电外延层内刻蚀有沟槽，所述沟槽内淀积有多晶硅，在淀积掺杂的多晶硅的过程中，通过调节硅源气体的流量和控制压力来调整多晶硅生长速率，在淀积多晶硅时，硅源气体的流量保持在50~100Nm3/h，淀积的总压力保持在50~350帕范围内，温度保持在400~800摄氏度之间，所述多晶硅填满沟槽；淀积掺杂的多晶硅采用化学机械抛光法对其进行平坦化处理，形成掺杂的多晶硅柱，所述多晶硅柱的底部位于掺杂硅外延层中；所述多晶硅柱与所述第一导电外延层构成PN柱交替连接设置，在半导体基板内形成超结结构；在淀积多晶硅之前，使用不产生聚合物的光硅刻蚀工艺对沟槽进行表面光滑处理；在进行多晶硅淀积之后，进行高温快速退火以激活多晶硅中掺入的杂质；所述硅源气体选自硅烷、乙硅烷、甲基硅烷或卤硅烷；所述硅源气体与氢气混合得到混合气体，所述混合气体在200~400摄氏度下预热，进行热解反应，所述热解反应的产物淀积到沟槽内形成多晶硅；所述多晶硅淀积为N型或P型多晶硅淀积；所述半导体衬底为N型重掺杂硅衬底，第一导电外延层为N型掺杂硅外延层，所述掺杂的多晶硅柱为P型掺杂的多晶硅柱，P型掺杂的多晶硅柱与N型掺杂硅外延层形成PN柱交替连接结构；在淀积掺杂的多晶硅过程中采用PECVD、LPCVD或APCVD淀积工艺进行淀积。
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