JP2003168689A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
- Publication number
- JP2003168689A JP2003168689A JP2001365037A JP2001365037A JP2003168689A JP 2003168689 A JP2003168689 A JP 2003168689A JP 2001365037 A JP2001365037 A JP 2001365037A JP 2001365037 A JP2001365037 A JP 2001365037A JP 2003168689 A JP2003168689 A JP 2003168689A
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- layer
- type single
- conductivity type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000013078 crystal Substances 0.000 claims abstract description 474
- 229910003811 SiGeC Inorganic materials 0.000 claims abstract description 235
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 170
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 132
- 239000000758 substrate Substances 0.000 claims description 39
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 230000004888 barrier function Effects 0.000 abstract description 11
- 230000007935 neutral effect Effects 0.000 abstract description 8
- 230000002459 sustained effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 641
- 239000000203 mixture Substances 0.000 description 100
- 239000012535 impurity Substances 0.000 description 34
- 229910052732 germanium Inorganic materials 0.000 description 29
- 239000007789 gas Substances 0.000 description 28
- 229910052799 carbon Inorganic materials 0.000 description 27
- 238000002955 isolation Methods 0.000 description 25
- 238000000034 method Methods 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 238000009826 distribution Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 238000000605 extraction Methods 0.000 description 15
- 230000007423 decrease Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 12
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000002994 raw material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 125000005842 heteroatom Chemical group 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- 125000004432 carbon atom Chemical group C* 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000011534 incubation Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 150000004678 hydrides Chemical class 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 101100454436 Biomphalaria glabrata BG06 gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 本願発明は、高コレクタ電流時、高速動作を
維持できるＳｉＧｅＣヘテロ接合バイポーラトランジス
タ、及びその製造方法を提供する。 【解決手段】 ＳｉＧｅＣヘテロ接合バイポーラトラン
ジスタの代表例のコレクタは、ｎ型単結晶Ｓｉ層、及び
ｎ型単結晶ＳｉＧｅ層からなる。又、ベースは高濃度ｐ
型単結晶ＳｉＧｅＣ層からなり、更にエミッタはｎ型単
結晶Ｓｉ層からなる。ｎ型単結晶ＳｉＧｅ層とｐ型単結
晶ＳｉＧｅＣ層のヘテロ界面において、ｐ型単結晶Ｓｉ
ＧｅＣ層のバンドギャップは、ｎ型単結晶ＳｉＧｅ層以
上である。コレクタ電流の増加によって、実効的な中性
ベースが拡大した場合でも、ｎ型単結晶ＳｉＧｅ層とｐ
型単結晶ＳｉＧｅＣ層のヘテロ界面における伝導帯に、
エネルギー障壁が発生しない。このため、電子の拡散が
阻害されないことから、高注入状態においても、高速動
作性能を維持できるヘテロ接合バイポーラトランジスタ
を実現でき、これを用いた回路の高性能化が可能とな
る。
維持できるＳｉＧｅＣヘテロ接合バイポーラトランジス
タ、及びその製造方法を提供する。 【解決手段】 ＳｉＧｅＣヘテロ接合バイポーラトラン
ジスタの代表例のコレクタは、ｎ型単結晶Ｓｉ層、及び
ｎ型単結晶ＳｉＧｅ層からなる。又、ベースは高濃度ｐ
型単結晶ＳｉＧｅＣ層からなり、更にエミッタはｎ型単
結晶Ｓｉ層からなる。ｎ型単結晶ＳｉＧｅ層とｐ型単結
晶ＳｉＧｅＣ層のヘテロ界面において、ｐ型単結晶Ｓｉ
ＧｅＣ層のバンドギャップは、ｎ型単結晶ＳｉＧｅ層以
上である。コレクタ電流の増加によって、実効的な中性
ベースが拡大した場合でも、ｎ型単結晶ＳｉＧｅ層とｐ
型単結晶ＳｉＧｅＣ層のヘテロ界面における伝導帯に、
エネルギー障壁が発生しない。このため、電子の拡散が
阻害されないことから、高注入状態においても、高速動
作性能を維持できるヘテロ接合バイポーラトランジスタ
を実現でき、これを用いた回路の高性能化が可能とな
る。
Description
【０００１】
【発明の属する技術分野】本願発明はヘテロ接合を用い
た半導体装置に関するするものである。本願発明は、特
にエピタキシャル成長により形成したＳｉＧｅＣ層を用
いたバイポーラトランジスタに有用である。
た半導体装置に関するするものである。本願発明は、特
にエピタキシャル成長により形成したＳｉＧｅＣ層を用
いたバイポーラトランジスタに有用である。
【０００２】
【従来の技術】単結晶ＳｉＧｅＣと単結晶Ｓｉとのヘテ
ロ接合を用いたバイポーラトランジスタ（ＨＢＴ）はこ
れまで知られている。例えばこの例は日本国、特許公開
公報、特開２００１-６８４７９号にみられる。図２４
はこの単結晶ＳｉＧｅＣ層と単結晶Ｓｉ層とからなるＳ
ｉＧｅＣ−ＨＢＴの主要部分の断面構造である。このＨ
ＢＴは、コレクタとなるｎ型単結晶Ｓｉ層１０１、及び
ｎ型単結晶ＳｉＧｅＣ層１０２、ベースとなるｐ型単結
晶ＳｉＧｅＣ層１０３、エミッタとなるｎ型単結晶Ｓｉ
ＧｅＣ層１０４、及びｎ型単結晶Ｓｉ層１０５を積層し
た構造を有する。
ロ接合を用いたバイポーラトランジスタ（ＨＢＴ）はこ
れまで知られている。例えばこの例は日本国、特許公開
公報、特開２００１-６８４７９号にみられる。図２４
はこの単結晶ＳｉＧｅＣ層と単結晶Ｓｉ層とからなるＳ
ｉＧｅＣ−ＨＢＴの主要部分の断面構造である。このＨ
ＢＴは、コレクタとなるｎ型単結晶Ｓｉ層１０１、及び
ｎ型単結晶ＳｉＧｅＣ層１０２、ベースとなるｐ型単結
晶ＳｉＧｅＣ層１０３、エミッタとなるｎ型単結晶Ｓｉ
ＧｅＣ層１０４、及びｎ型単結晶Ｓｉ層１０５を積層し
た構造を有する。
【０００３】これまでのＨＢＴにおける、Ｇｅ、Ｃ組成
比、及びＢ濃度は、例えば図２５に示すような分布を持
っている。Ｇｅ、Ｃ組成比は、コレクタのｎ型ＳｉＧｅ
Ｃ層１０２において、コレクタのｎ型単結晶Ｓｉ層１０
１側からＳｉＧｅＣ層１０２内部まで増加する。次に、
エミッタのｎ型単結晶ＳｉＧｅＣ層１０４の内部まで徐
々に減少する。更にエミッタのｎ型単結晶Ｓｉ層１０５
に向かうに従い減少する。
比、及びＢ濃度は、例えば図２５に示すような分布を持
っている。Ｇｅ、Ｃ組成比は、コレクタのｎ型ＳｉＧｅ
Ｃ層１０２において、コレクタのｎ型単結晶Ｓｉ層１０
１側からＳｉＧｅＣ層１０２内部まで増加する。次に、
エミッタのｎ型単結晶ＳｉＧｅＣ層１０４の内部まで徐
々に減少する。更にエミッタのｎ型単結晶Ｓｉ層１０５
に向かうに従い減少する。
【０００４】図２６は図２５の構成のＨＢＴのエネルギ
ー・バンド・ギャップ構造の例を示す図である。伝導帯
の下端、価電子帯の上端が示されている。図２６の
（ａ）は注入電流が小さい場合、（ｂ）は注入電流が大
きい場合のバンド構造を各々示している。ベースのｐ型
単結晶ＳｉＧｅＣ層１０３において、そのＧｅ、Ｃ組成
比の変化に伴って、伝導帯のエネルギーがエミッタ側か
らコレクタ側に向かって減少している。
ー・バンド・ギャップ構造の例を示す図である。伝導帯
の下端、価電子帯の上端が示されている。図２６の
（ａ）は注入電流が小さい場合、（ｂ）は注入電流が大
きい場合のバンド構造を各々示している。ベースのｐ型
単結晶ＳｉＧｅＣ層１０３において、そのＧｅ、Ｃ組成
比の変化に伴って、伝導帯のエネルギーがエミッタ側か
らコレクタ側に向かって減少している。
【０００５】コレクタのｎ型単結晶Ｓｉ層１０１とｎ型
単結晶ＳｉＧｅＣ層１０２の界面において、伝導帯に
は、バンドギャップに起因したエネルギー障壁が発生し
ていない。従って、エミッタから注入された電子は、伝
導帯の傾斜によって発生した電界により加速されて、ベ
ース中を走行する（図２６（ａ））。
単結晶ＳｉＧｅＣ層１０２の界面において、伝導帯に
は、バンドギャップに起因したエネルギー障壁が発生し
ていない。従って、エミッタから注入された電子は、伝
導帯の傾斜によって発生した電界により加速されて、ベ
ース中を走行する（図２６（ａ））。
【０００６】又、単結晶ＳｉＧｅと単結晶ＳｉＣとのヘ
テロ接合を有するＨＢＴの例が日本国、特許公開公報、
特開２０００-７７４２５号に見られる。図２７は単結
晶ＳｉＧｅと単結晶ＳｉＣからなるＨＢＴの主要部分の
断面構造であり、コレクタとなるｎ型単結晶Ｓｉ層、及
びｎ型単結晶ＳｉＣ層、ベースとなるｐ型単結晶ＳｉＧ
ｅ層、エミッタとなるｎ型単結晶ＳｉＣ層、及びｎ型単
結晶Ｓｉ層を積層した構造を有する。
テロ接合を有するＨＢＴの例が日本国、特許公開公報、
特開２０００-７７４２５号に見られる。図２７は単結
晶ＳｉＧｅと単結晶ＳｉＣからなるＨＢＴの主要部分の
断面構造であり、コレクタとなるｎ型単結晶Ｓｉ層、及
びｎ型単結晶ＳｉＣ層、ベースとなるｐ型単結晶ＳｉＧ
ｅ層、エミッタとなるｎ型単結晶ＳｉＣ層、及びｎ型単
結晶Ｓｉ層を積層した構造を有する。
【０００７】
【発明が解決しようとする課題】本願発明は、単結晶Ｓ
ｉ層、単結晶ＳｉＧｅ層、および単結晶ＳｉＧｅＣ層に
よって形成するヘテロ接合を利用したＨＢＴにおいて、
コレクタ電流が大きい場合でも高速動作可能なＨＢＴを
提供する。ここで、高コレクタ電流の領域とは、コレク
タ電流と遮断周波数との関係において、その極大値を示
すコレクタ電流値或はこのコレクタ電流値近傍領域以上
を称する。更に、本願発明の別な観点は製造コストの低
いＨＢＴとその製造方法を提供することである。
ｉ層、単結晶ＳｉＧｅ層、および単結晶ＳｉＧｅＣ層に
よって形成するヘテロ接合を利用したＨＢＴにおいて、
コレクタ電流が大きい場合でも高速動作可能なＨＢＴを
提供する。ここで、高コレクタ電流の領域とは、コレク
タ電流と遮断周波数との関係において、その極大値を示
すコレクタ電流値或はこのコレクタ電流値近傍領域以上
を称する。更に、本願発明の別な観点は製造コストの低
いＨＢＴとその製造方法を提供することである。
【０００８】これまで知られた技術での、上記本願発明
の諸課題を以下に検討する。
の諸課題を以下に検討する。
【０００９】単結晶ＳｉＧｅＣをベースに用いた従来の
バイポーラトランジスタでは、コレクタのｎ型単結晶Ｓ
ｉ層上に単結晶Ｓｉよりもバンドギャップの小さいｎ型
単結晶ＳｉＧｅＣ層１０２を直接設けている。このた
め、コレクタ電流を増やしていくと、ベース・コレクタ
接合のコレクタ側の空乏層において、ベース側から拡散
してくる電子によってｎ型不純物イオンによる空間電荷
が打ち消され、中性ベースが実質的に拡大する。その結
果、図２６の（ｂ）に示すように、コレクタ・ベース界
面において、伝導帯にエネルギー障壁が現れる。これに
よりエミッタから注入された電子の走行が阻害されるた
め、ＨＢＴの高速動作性能が低下するという難点が発生
する。前述のように、図２６は図２５の構成のＨＢＴの
エネルギー・バンド・ギャップ構造の例を示す図であ
る。図２６の（ａ）は注入電流が小さい場合、（ｂ）は
注入電流が大きい場合のバンド構造を各々示している。
注入電流の増大によって中性ベースが拡大する模様が明
確に理解されよう。
バイポーラトランジスタでは、コレクタのｎ型単結晶Ｓ
ｉ層上に単結晶Ｓｉよりもバンドギャップの小さいｎ型
単結晶ＳｉＧｅＣ層１０２を直接設けている。このた
め、コレクタ電流を増やしていくと、ベース・コレクタ
接合のコレクタ側の空乏層において、ベース側から拡散
してくる電子によってｎ型不純物イオンによる空間電荷
が打ち消され、中性ベースが実質的に拡大する。その結
果、図２６の（ｂ）に示すように、コレクタ・ベース界
面において、伝導帯にエネルギー障壁が現れる。これに
よりエミッタから注入された電子の走行が阻害されるた
め、ＨＢＴの高速動作性能が低下するという難点が発生
する。前述のように、図２６は図２５の構成のＨＢＴの
エネルギー・バンド・ギャップ構造の例を示す図であ
る。図２６の（ａ）は注入電流が小さい場合、（ｂ）は
注入電流が大きい場合のバンド構造を各々示している。
注入電流の増大によって中性ベースが拡大する模様が明
確に理解されよう。
【００１０】又、コレクタ電流が大きいときでも、エネ
ルギー障壁によるＨＢＴの動作速度低下を抑制するため
には、ｎ型単結晶ＳｉＧｅＣ層１０２の膜厚を厚くする
ことが考えられる。しかし、結晶性を向上させるために
は成長温度を下げる必要があるが、ＳｉＧｅＣ層の成長
速度は成長温度の逆数に対して指数関数的に減少するた
め、単結晶ＳｉＧｅＣ層の膜厚が大きくなると成長時間
が急激に増加してしまう。その結果、ＳｉＧｅＣＨＢＴ
を製造する際のスループットが低下し、コストが上昇し
てしまうという問題がある。
ルギー障壁によるＨＢＴの動作速度低下を抑制するため
には、ｎ型単結晶ＳｉＧｅＣ層１０２の膜厚を厚くする
ことが考えられる。しかし、結晶性を向上させるために
は成長温度を下げる必要があるが、ＳｉＧｅＣ層の成長
速度は成長温度の逆数に対して指数関数的に減少するた
め、単結晶ＳｉＧｅＣ層の膜厚が大きくなると成長時間
が急激に増加してしまう。その結果、ＳｉＧｅＣＨＢＴ
を製造する際のスループットが低下し、コストが上昇し
てしまうという問題がある。
【００１１】もう一方の従来例である、単結晶ＳｉＧｅ
のベースと単結晶ＳｉＣのコレクタを用いたＨＢＴで
は、図２７に示すように、始めからベース層とコレクタ
層の間にｎ型単結晶ＳｉＣ層１０７を設けた従来のバイ
ポーラトランジスタでは、コレクタ電流によらずにベー
スよりもコレクタの方がバンドギャップが大きくなって
いる。そのため、コレクタ・ベース接合において、伝導
帯にエネルギー障壁が形成されるため、電子の走行が阻
害されて高速動作性能が低下するという問題がある。
のベースと単結晶ＳｉＣのコレクタを用いたＨＢＴで
は、図２７に示すように、始めからベース層とコレクタ
層の間にｎ型単結晶ＳｉＣ層１０７を設けた従来のバイ
ポーラトランジスタでは、コレクタ電流によらずにベー
スよりもコレクタの方がバンドギャップが大きくなって
いる。そのため、コレクタ・ベース接合において、伝導
帯にエネルギー障壁が形成されるため、電子の走行が阻
害されて高速動作性能が低下するという問題がある。
【００１２】
【課題を解決するための手段】図１及び図６を参酌し
て、本願発明の骨子を説明する。図１は本願発明のＨＢ
Ｔ主要部の積層構造の断面図である。図６の（ａ）は、
通常動作状態におけるＨＢＴのエネルギーバンド構造を
示し、図６の（ｂ）は、コレクタ電流が大きくなり、中
性ベースがコレクタまで延びた時のエネルギーバンド構
造である。各図は伝導帯の下端及び価電子帯の上端が示
されている。符号１５がエミッタ、符号９がベース、符
号７及び符号３がコレクタである。この符号３の部分が
半導体基板側の領域である。
て、本願発明の骨子を説明する。図１は本願発明のＨＢ
Ｔ主要部の積層構造の断面図である。図６の（ａ）は、
通常動作状態におけるＨＢＴのエネルギーバンド構造を
示し、図６の（ｂ）は、コレクタ電流が大きくなり、中
性ベースがコレクタまで延びた時のエネルギーバンド構
造である。各図は伝導帯の下端及び価電子帯の上端が示
されている。符号１５がエミッタ、符号９がベース、符
号７及び符号３がコレクタである。この符号３の部分が
半導体基板側の領域である。
【００１３】本願発明の主たる目的は、技術的にはベー
ス・コレクタの界面の伝導帯にエネルギー障壁が形成さ
れないように、ベース及びコレクタの各層を設定するこ
とである。わけても、本願発明は、高いコレクタ電流の
時、中性ベースでエネルギー段差の発生を抑制すること
である。
ス・コレクタの界面の伝導帯にエネルギー障壁が形成さ
れないように、ベース及びコレクタの各層を設定するこ
とである。わけても、本願発明は、高いコレクタ電流の
時、中性ベースでエネルギー段差の発生を抑制すること
である。
【００１４】本願発明は、単結晶ＳｉＧｅＣをヘテロ接
合材料に用いたＨＢＴを前提として、ベースとコレクタ
の材料の選択を、単結晶ＳｉＧｅ層を主材料として好都
合に行い、上記本願発明の目的を達成するものである。
即ち、この材料選択に当って、高いコレクタ電流の時、
ベースのエネルギーギャップＥｇがコレクタのエネルギ
ーギャップＥｇより大きくなるように設定することが基
本思想である。前記単結晶ＳｉＧｅＣ層はベース、コレ
クタ或はエミッタの各領域に用いることが出来る。ここ
で、単結晶ＳｉＧｅＣ層は、ベース或はコレクタに用い
る選択が先ず重要である。
合材料に用いたＨＢＴを前提として、ベースとコレクタ
の材料の選択を、単結晶ＳｉＧｅ層を主材料として好都
合に行い、上記本願発明の目的を達成するものである。
即ち、この材料選択に当って、高いコレクタ電流の時、
ベースのエネルギーギャップＥｇがコレクタのエネルギ
ーギャップＥｇより大きくなるように設定することが基
本思想である。前記単結晶ＳｉＧｅＣ層はベース、コレ
クタ或はエミッタの各領域に用いることが出来る。ここ
で、単結晶ＳｉＧｅＣ層は、ベース或はコレクタに用い
る選択が先ず重要である。
【００１５】本願発明のＨＢＴのベースには、単結晶Ｓ
ｉＧｅ層、或いは単結晶ＳｉＧｅＣ層を用いることが出
来る。一方、コレクタは、ＳｉＧｅ層、ＳｉＧｅＣ層、
及びＳｉＧｅＣ層とＳｉＧｅ層の積層体（ＳｉＧｅＣ／
ＳｉＧｅと表示する）を用いることが出来る。下記の表
はその選択の範囲を纏めたものである。
ｉＧｅ層、或いは単結晶ＳｉＧｅＣ層を用いることが出
来る。一方、コレクタは、ＳｉＧｅ層、ＳｉＧｅＣ層、
及びＳｉＧｅＣ層とＳｉＧｅ層の積層体（ＳｉＧｅＣ／
ＳｉＧｅと表示する）を用いることが出来る。下記の表
はその選択の範囲を纏めたものである。
【００１６】エミッタは、単結晶Ｓｉ層、単結晶ＳｉＧ
ｅ層、単結晶ＳｉＣ層と単結晶ＳｉＧｅ層との積層体
（ＳｉＧｅ／ＳｉＣと表示する）、或いは単結晶ＳｉＧ
ｅＣ層と単結晶ＳｉＧｅ層との積層体（ＳｉＧｅ／Ｓｉ
ＧｅＣと表示する）などを用いることが出来る。
ｅ層、単結晶ＳｉＣ層と単結晶ＳｉＧｅ層との積層体
（ＳｉＧｅ／ＳｉＣと表示する）、或いは単結晶ＳｉＧ
ｅＣ層と単結晶ＳｉＧｅ層との積層体（ＳｉＧｅ／Ｓｉ
ＧｅＣと表示する）などを用いることが出来る。
【００１７】本願発明の趣旨に従って、種々の形態をと
る事ができるが、その要点を略述する。尚、ＨＢＴの各
領域の厚さなどは通例のＨＢＴ技術に従って充分であ
る。
る事ができるが、その要点を略述する。尚、ＨＢＴの各
領域の厚さなどは通例のＨＢＴ技術に従って充分であ
る。
【００１８】ベースに単結晶ＳｉＧｅ層を用いること
は、ドリフト電界による動作の高速化或は電流増幅率の
向上を得ることが出来る。又、ベースはＣを導入しない
形態であるため、不純物、例えばボロン（Ｂ）がベース
にＣと同時に導入されたことによって生ずる結晶性の質
的低下の難点を回避する利点を有する。
は、ドリフト電界による動作の高速化或は電流増幅率の
向上を得ることが出来る。又、ベースはＣを導入しない
形態であるため、不純物、例えばボロン（Ｂ）がベース
にＣと同時に導入されたことによって生ずる結晶性の質
的低下の難点を回避する利点を有する。
【００１９】一方、ベースに導入される高濃度の不純
物、例えば、Ｂの他領域への拡散によるベース幅の拡大
を招く難点がある。この難点を補償する為、コレクタに
Ｃを導入した単結晶ＳｉＧｅＣ層を用いることが良い。
Ｂの拡散を抑制し、単結晶ＳｉＧｅＣ層を用いることが
良い。Ｂの拡散を抑制すると共に、ＣはＳｉやＧｅより
も格子定数が小さいことから、ＳｉＧｅＣ層の歪を低減
する。従って、熱処理に伴う転位や欠陥が発生しにくく
なることから、リーク電流の発生などの難点を有さな
い。更に、コレクタにＳｉＧｅＣ又はＳｉＧｅＣ／Ｓｉ
Ｇｅを用いる場合、ベース・コレクタ接合のコレクタ側
の空乏層中にエネルギー障壁が形成されるのを抑制する
ことが出来る。即ち、従って、トランジスタの高速性、
電流増幅率を確保することが出来る。
物、例えば、Ｂの他領域への拡散によるベース幅の拡大
を招く難点がある。この難点を補償する為、コレクタに
Ｃを導入した単結晶ＳｉＧｅＣ層を用いることが良い。
Ｂの拡散を抑制し、単結晶ＳｉＧｅＣ層を用いることが
良い。Ｂの拡散を抑制すると共に、ＣはＳｉやＧｅより
も格子定数が小さいことから、ＳｉＧｅＣ層の歪を低減
する。従って、熱処理に伴う転位や欠陥が発生しにくく
なることから、リーク電流の発生などの難点を有さな
い。更に、コレクタにＳｉＧｅＣ又はＳｉＧｅＣ／Ｓｉ
Ｇｅを用いる場合、ベース・コレクタ接合のコレクタ側
の空乏層中にエネルギー障壁が形成されるのを抑制する
ことが出来る。即ち、従って、トランジスタの高速性、
電流増幅率を確保することが出来る。
【００２０】ベースへのＣの導入、即ち単結晶ＳｉＧｅ
Ｃ層を用いることは、ベースに導入される不純物、例え
ばＢの拡散を抑制する為に有用である。このＣの不純物
拡散の抑制効果によって、ベース幅の拡大が阻止され
る。この場合、わけても、コレクタに、ＳｉＧｅＣ／Ｓ
ｉＧｅを用いることが有用である。ベース・コレクタ界
面の伝導帯にエネルギー障壁が形成されない。従って、
コレクタ電流が大きい場合でも、ＨＢＴの高速性を確保
することが出来る。ベースにＳｉＧｅＣ、コレクタ側に
ＳｉＧｅＣ／ＳｉＧｅを用いるため、ＳｉＧｅＣ層では
歪が低減されるので、熱処理に伴う転位や欠陥の発生が
抑制される。従って、製品の歩留まり、ＨＢＴ特性のバ
ラツキの低減に有用である。又、コレクタの一部として
Ｃを含有しない領域を有するので、半導体基板にコレク
タ層の下部領域としてＳｉＧｅ層を選択成長することを
より好都合に可能とする。このことは、ＨＢＴの製造上
好都合の構造を可能とする。より詳細は後述される。
Ｃ層を用いることは、ベースに導入される不純物、例え
ばＢの拡散を抑制する為に有用である。このＣの不純物
拡散の抑制効果によって、ベース幅の拡大が阻止され
る。この場合、わけても、コレクタに、ＳｉＧｅＣ／Ｓ
ｉＧｅを用いることが有用である。ベース・コレクタ界
面の伝導帯にエネルギー障壁が形成されない。従って、
コレクタ電流が大きい場合でも、ＨＢＴの高速性を確保
することが出来る。ベースにＳｉＧｅＣ、コレクタ側に
ＳｉＧｅＣ／ＳｉＧｅを用いるため、ＳｉＧｅＣ層では
歪が低減されるので、熱処理に伴う転位や欠陥の発生が
抑制される。従って、製品の歩留まり、ＨＢＴ特性のバ
ラツキの低減に有用である。又、コレクタの一部として
Ｃを含有しない領域を有するので、半導体基板にコレク
タ層の下部領域としてＳｉＧｅ層を選択成長することを
より好都合に可能とする。このことは、ＨＢＴの製造上
好都合の構造を可能とする。より詳細は後述される。
【００２１】
【発明の実施の形態】具体的な実施の形態の諸例を説明
するに先立って、本願発明の主な諸形態を列挙する。 （１）第１の形態は、ＳｉＧｅＣベース、ＳｉＧｅコレ
クタの例である。
するに先立って、本願発明の主な諸形態を列挙する。 （１）第１の形態は、ＳｉＧｅＣベース、ＳｉＧｅコレ
クタの例である。
【００２２】本願発明のＨＢＴの第１の形態は、次の構
成を有する。図１を参酌して説明する。即ち、第１導電
型単結晶Ｓｉ層上、例えば図１で言えば、ｎ型単結晶Ｓ
ｉ層３上に設けられた第１導電型単結晶ＳｉＧｅ層すな
わちｎ型単結晶ＳｉＧｅ層７からなるコレクタと、前記
第１導電型単結晶ＳｉＧｅ層７上に設けられた前記第１
導電型と反対導電型の第２導電型単結晶ＳｉＧｅＣ層す
なわちｐ型単結晶ＳｉＧｅＣ層９からなるベースと、前
記第２導電型単結晶ＳｉＧｅＣ層上に設けられた第２の
第１導電型単結晶Ｓｉ層すなわちｎ型単結晶Ｓｉ層１５
からなるエミッタを有するＨＢＴであって、前記ｎ型単
結晶ＳｉＧｅ層７のｐ型単結晶ＳｉＧｅＣ層９側のバン
ドギャップがｐ型単結晶ＳｉＧｅＣ層９のｎ型単結晶Ｓ
ｉＧｅ層７側のバンドギャップと略等しいかもしくは小
さい事を特徴とするものである。 （２）第２の形態は、ＳｉＧｅＣ層をベースに、ＳｉＧ
ｅＣ／ＳｉＧｅ層をコレクタに用いた例である。
成を有する。図１を参酌して説明する。即ち、第１導電
型単結晶Ｓｉ層上、例えば図１で言えば、ｎ型単結晶Ｓ
ｉ層３上に設けられた第１導電型単結晶ＳｉＧｅ層すな
わちｎ型単結晶ＳｉＧｅ層７からなるコレクタと、前記
第１導電型単結晶ＳｉＧｅ層７上に設けられた前記第１
導電型と反対導電型の第２導電型単結晶ＳｉＧｅＣ層す
なわちｐ型単結晶ＳｉＧｅＣ層９からなるベースと、前
記第２導電型単結晶ＳｉＧｅＣ層上に設けられた第２の
第１導電型単結晶Ｓｉ層すなわちｎ型単結晶Ｓｉ層１５
からなるエミッタを有するＨＢＴであって、前記ｎ型単
結晶ＳｉＧｅ層７のｐ型単結晶ＳｉＧｅＣ層９側のバン
ドギャップがｐ型単結晶ＳｉＧｅＣ層９のｎ型単結晶Ｓ
ｉＧｅ層７側のバンドギャップと略等しいかもしくは小
さい事を特徴とするものである。 （２）第２の形態は、ＳｉＧｅＣ層をベースに、ＳｉＧ
ｅＣ／ＳｉＧｅ層をコレクタに用いた例である。
【００２３】前述した第１導電型単結晶ＳｉＧｅ層７と
第２導電型単結晶ＳｉＧｅＣ層９との間に、更にコレク
タの一部となる第１導電型単結晶ＳｉＧｅＣ層すなわち
ｎ型単結晶ＳｉＧｅＣ層２９を挿入する。尚、図１０に
即せば、第１導電型単結晶ＳｉＧｅ層はｎ型単結晶Ｓｉ
Ｇｅ層７であり、又、第２導電型単結晶ＳｉＧｅＣ層は
ｐ型単結晶ＳｉＧｅＣ層９である。そして、ｎ型単結晶
ＳｉＧｅＣ層２９のｎ型単結晶ＳｉＧｅ層７側のバンド
ギャップがｎ型単結晶ＳｉＧｅ層７のｎ型単結晶ＳｉＧ
ｅＣ層２９側のバンドギャップと略等しいかもしくは大
きく、且つ、ｎ型単結晶ＳｉＧｅＣ層２９のｐ型単結晶
ＳｉＧｅＣ層９側のバンドギャップがｐ型単結晶ＳｉＧ
ｅＣ層９のｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャ
ップと略等しいかもしくは小さくするものである。 （３）第３の形態は、ＳｉＧｅ層をベースに、ＳｉＧｅ
Ｃ層をコレクタに用いた例である。
第２導電型単結晶ＳｉＧｅＣ層９との間に、更にコレク
タの一部となる第１導電型単結晶ＳｉＧｅＣ層すなわち
ｎ型単結晶ＳｉＧｅＣ層２９を挿入する。尚、図１０に
即せば、第１導電型単結晶ＳｉＧｅ層はｎ型単結晶Ｓｉ
Ｇｅ層７であり、又、第２導電型単結晶ＳｉＧｅＣ層は
ｐ型単結晶ＳｉＧｅＣ層９である。そして、ｎ型単結晶
ＳｉＧｅＣ層２９のｎ型単結晶ＳｉＧｅ層７側のバンド
ギャップがｎ型単結晶ＳｉＧｅ層７のｎ型単結晶ＳｉＧ
ｅＣ層２９側のバンドギャップと略等しいかもしくは大
きく、且つ、ｎ型単結晶ＳｉＧｅＣ層２９のｐ型単結晶
ＳｉＧｅＣ層９側のバンドギャップがｐ型単結晶ＳｉＧ
ｅＣ層９のｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャ
ップと略等しいかもしくは小さくするものである。 （３）第３の形態は、ＳｉＧｅ層をベースに、ＳｉＧｅ
Ｃ層をコレクタに用いた例である。
【００２４】第１導電型単結晶Ｓｉ層上、例えば図１１
で言えば、ｎ型単結晶Ｓｉ層３上に設けられた第１導電
型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層
２９からなるコレクタと、前記第１導電型単結晶ＳｉＧ
ｅＣ層２９上に設けられた前記第１導電型と反対導電型
の第２導電型単結晶ＳｉＧｅ層すなわちｐ型単結晶Ｓｉ
Ｇｅ層３０からなるベースと、前記第２導電型単結晶Ｓ
ｉＧｅ層３０上に設けられた第２の第１導電型単結晶Ｓ
ｉ層すなわちｎ型単結晶Ｓｉ層１５からなるエミッタを
有するヘテロ接合バイポーラトランジスタであって、ｎ
型単結晶ＳｉＧｅＣ層２９のｐ型単結晶ＳｉＧｅ層３０
側のバンドギャップがｐ型単結晶ＳｉＧｅ層３０のｎ型
単結晶ＳｉＧｅＣ層２９側のバンドギャップと略等しい
かもしくは小さくすれば好適である。 （４）第４の形態は、ＳｉＧｅ層をベースに、ＳｉＧｅ
Ｃ／ＳｉＧｅ層をコレクタに用いた例である。
で言えば、ｎ型単結晶Ｓｉ層３上に設けられた第１導電
型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層
２９からなるコレクタと、前記第１導電型単結晶ＳｉＧ
ｅＣ層２９上に設けられた前記第１導電型と反対導電型
の第２導電型単結晶ＳｉＧｅ層すなわちｐ型単結晶Ｓｉ
Ｇｅ層３０からなるベースと、前記第２導電型単結晶Ｓ
ｉＧｅ層３０上に設けられた第２の第１導電型単結晶Ｓ
ｉ層すなわちｎ型単結晶Ｓｉ層１５からなるエミッタを
有するヘテロ接合バイポーラトランジスタであって、ｎ
型単結晶ＳｉＧｅＣ層２９のｐ型単結晶ＳｉＧｅ層３０
側のバンドギャップがｐ型単結晶ＳｉＧｅ層３０のｎ型
単結晶ＳｉＧｅＣ層２９側のバンドギャップと略等しい
かもしくは小さくすれば好適である。 （４）第４の形態は、ＳｉＧｅ層をベースに、ＳｉＧｅ
Ｃ／ＳｉＧｅ層をコレクタに用いた例である。
【００２５】又、前記第１導電型単結晶Ｓｉ層、例えば
図１２で言えば、ｎ型単結晶Ｓｉ層３と第１導電型単結
晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層２９の
間に更にコレクタの一部となる第１導電型単結晶ＳｉＧ
ｅ層すなわちｎ型単結晶ＳｉＧｅ層７を有し、ｎ型単結
晶ＳｉＧｅ層７のｎ型単結晶ＳｉＧｅＣ層２９側のバン
ドギャップがｎ型単結晶ＳｉＧｅＣ層２９のｎ型単結晶
ＳｉＧｅ層７側のバンドギャップと略等しいかもしくは
小さくすればよい。
図１２で言えば、ｎ型単結晶Ｓｉ層３と第１導電型単結
晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層２９の
間に更にコレクタの一部となる第１導電型単結晶ＳｉＧ
ｅ層すなわちｎ型単結晶ＳｉＧｅ層７を有し、ｎ型単結
晶ＳｉＧｅ層７のｎ型単結晶ＳｉＧｅＣ層２９側のバン
ドギャップがｎ型単結晶ＳｉＧｅＣ層２９のｎ型単結晶
ＳｉＧｅ層７側のバンドギャップと略等しいかもしくは
小さくすればよい。
【００２６】以下、（５）より（８）までの形態は、エ
ミッタに工夫を施した諸形態である。 （５）第５の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベ
ースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且
つＳｉＧｅエミッタ層を用いた例である。
ミッタに工夫を施した諸形態である。 （５）第５の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベ
ースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且
つＳｉＧｅエミッタ層を用いた例である。
【００２７】前述した第２導電型単結晶層、例えばｐ型
単結晶ＳｉＧｅＣ層９（図１０の例の場合）もしくはｐ
型単結晶ＳｉＧｅ層３０（図１２の例の場合）と、第２
の第１導電型単結晶Ｓｉ層即ちエミッタのｎ型単結晶Ｓ
ｉ層１５の間に、エミッタの一部となる第２の第１導電
型単結晶ＳｉＧｅ層、即ちｎ型単結晶ＳｉＧｅ層３１を
有すれば好適である。
単結晶ＳｉＧｅＣ層９（図１０の例の場合）もしくはｐ
型単結晶ＳｉＧｅ層３０（図１２の例の場合）と、第２
の第１導電型単結晶Ｓｉ層即ちエミッタのｎ型単結晶Ｓ
ｉ層１５の間に、エミッタの一部となる第２の第１導電
型単結晶ＳｉＧｅ層、即ちｎ型単結晶ＳｉＧｅ層３１を
有すれば好適である。
【００２８】この時、第２の第１導電型単結晶ＳｉＧｅ
層、即ち、例えば図１３で言えば、エミッタのｎ型単結
晶ＳｉＧｅ層３１の第２導電型単結晶層側(即ち、ベー
ス層側)のバンドギャップが、当該第２導電型単結晶層
の前記第２の第１導電型単結晶ＳｉＧｅ層側のバンドギ
ャップと略等しいかもしくは大きくすればよい。尚、こ
こで、第２導電型単結晶層(即ち、ベース)は、具体的に
はｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧ
ｅ層３０である。 （６）第６の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベ
ースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且
つＳｉ／ＳｉＣエミッタを用いた例である。
層、即ち、例えば図１３で言えば、エミッタのｎ型単結
晶ＳｉＧｅ層３１の第２導電型単結晶層側(即ち、ベー
ス層側)のバンドギャップが、当該第２導電型単結晶層
の前記第２の第１導電型単結晶ＳｉＧｅ層側のバンドギ
ャップと略等しいかもしくは大きくすればよい。尚、こ
こで、第２導電型単結晶層(即ち、ベース)は、具体的に
はｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧ
ｅ層３０である。 （６）第６の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベ
ースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且
つＳｉ／ＳｉＣエミッタを用いた例である。
【００２９】前述した第２導電型単結晶層、即ちベース
（９、３０）と第２の第１導電型単結晶Ｓｉ層、即ちエ
ミッタのｎ型単結晶Ｓｉ層１５の間に、エミッタの一部
となる第１導電型単結晶ＳｉＣ層、即ちｎ型単結晶Ｓｉ
Ｃ層３２を有すれば好適である。
（９、３０）と第２の第１導電型単結晶Ｓｉ層、即ちエ
ミッタのｎ型単結晶Ｓｉ層１５の間に、エミッタの一部
となる第１導電型単結晶ＳｉＣ層、即ちｎ型単結晶Ｓｉ
Ｃ層３２を有すれば好適である。
【００３０】この時、前記第１導電型単結晶ＳｉＣ層の
前記第２導電型単結晶層側のバンドギャップが、前記第
２導電型単結晶層の第１導電型単結晶ＳｉＣ層側のバン
ドギャップと略等しいかもしくは大きくすればよい。図
１５に即せば、第１導電型単結晶ＳｉＣ層はｎ型単結晶
ＳｉＣ層３２である。第２導電型単結晶層はｐ型単結晶
ＳｉＧｅＣ層９である。又、図１１或は図１２に即せ
ば、前記第２導電型単結晶層はｐ型単結晶ＳｉＧｅＣ層
３０である。 （７）第７の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベ
ースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且
つＳｉ／ＳｉＧｅＣエミッタ層を用いた例である。
前記第２導電型単結晶層側のバンドギャップが、前記第
２導電型単結晶層の第１導電型単結晶ＳｉＣ層側のバン
ドギャップと略等しいかもしくは大きくすればよい。図
１５に即せば、第１導電型単結晶ＳｉＣ層はｎ型単結晶
ＳｉＣ層３２である。第２導電型単結晶層はｐ型単結晶
ＳｉＧｅＣ層９である。又、図１１或は図１２に即せ
ば、前記第２導電型単結晶層はｐ型単結晶ＳｉＧｅＣ層
３０である。 （７）第７の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベ
ースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且
つＳｉ／ＳｉＧｅＣエミッタ層を用いた例である。
【００３１】前述の第２導電型単結晶層９、３０と第２
の第１導電型単結晶Ｓｉ層（１５）即ちエミッタのｎ型
単結晶Ｓｉ層１５の間に、エミッタの一部となる第２の
第１導電型単結晶ＳｉＧｅＣ層即ちエミッタのｎ型単結
晶ＳｉＧｅＣ層３３を有すれば好適である。
の第１導電型単結晶Ｓｉ層（１５）即ちエミッタのｎ型
単結晶Ｓｉ層１５の間に、エミッタの一部となる第２の
第１導電型単結晶ＳｉＧｅＣ層即ちエミッタのｎ型単結
晶ＳｉＧｅＣ層３３を有すれば好適である。
【００３２】この時、第２の第１導電型単結晶ＳｉＧｅ
Ｃ層の第２導電型単結晶層側のバンドギャップが、当該
第２導電型単結晶層、即ちベースにおけるエミッタのｎ
型単結晶ＳｉＧｅＣ層３３側のバンドギャップと略等し
いかもしくは大きくすればよい。図１７に即せば、第２
の第１導電型単結晶ＳｉＧｅＣ層はエミッタのｎ型単結
晶ＳｉＧｅＣ層３３である。第２導電型単結晶層はｐ型
単結晶ＳｉＧｅＣ層９である。又、図１１或は図１２に
即せば、前記第２導電型単結晶層はｐ型単結晶ＳｉＧｅ
Ｃ層３０である。 （８）第８の形態はＳｉ／ＳｉＣ／ＳｉＧｅＣエミッタ
を用いた例である。
Ｃ層の第２導電型単結晶層側のバンドギャップが、当該
第２導電型単結晶層、即ちベースにおけるエミッタのｎ
型単結晶ＳｉＧｅＣ層３３側のバンドギャップと略等し
いかもしくは大きくすればよい。図１７に即せば、第２
の第１導電型単結晶ＳｉＧｅＣ層はエミッタのｎ型単結
晶ＳｉＧｅＣ層３３である。第２導電型単結晶層はｐ型
単結晶ＳｉＧｅＣ層９である。又、図１１或は図１２に
即せば、前記第２導電型単結晶層はｐ型単結晶ＳｉＧｅ
Ｃ層３０である。 （８）第８の形態はＳｉ／ＳｉＣ／ＳｉＧｅＣエミッタ
を用いた例である。
【００３３】前述した第２導電型単結晶層、例えばｐ型
単結晶ＳｉＧｅＣ層９（例えば、図１８の形態の場合）
もしくはｐ型単結晶ＳｉＧｅ層３０（例えば、図１１又
は図１２の形態の場合）と第２の第１導電型単結晶Ｓｉ
層すなわちエミッタのｎ型単結晶Ｓｉ層１５の間におい
て、ｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶Ｓｉ
Ｇｅ層３０上に、エミッタの一部となる第２の第１導電
型単結晶ＳｉＧｅＣ層すなわちエミッタのｎ型単結晶Ｓ
ｉＧｅＣ層３３を設け、更にこのエミッタのｎ型単結晶
ＳｉＧｅＣ層３３上にエミッタの一部となる第１導電型
単結晶ＳｉＣ層すなわちｎ型単結晶ＳｉＣ層３２を設け
れば好適である。
単結晶ＳｉＧｅＣ層９（例えば、図１８の形態の場合）
もしくはｐ型単結晶ＳｉＧｅ層３０（例えば、図１１又
は図１２の形態の場合）と第２の第１導電型単結晶Ｓｉ
層すなわちエミッタのｎ型単結晶Ｓｉ層１５の間におい
て、ｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶Ｓｉ
Ｇｅ層３０上に、エミッタの一部となる第２の第１導電
型単結晶ＳｉＧｅＣ層すなわちエミッタのｎ型単結晶Ｓ
ｉＧｅＣ層３３を設け、更にこのエミッタのｎ型単結晶
ＳｉＧｅＣ層３３上にエミッタの一部となる第１導電型
単結晶ＳｉＣ層すなわちｎ型単結晶ＳｉＣ層３２を設け
れば好適である。
【００３４】この時、第２の第１導電型単結晶ＳｉＧｅ
Ｃ層、例えば図１８で言えば、エミッタのｎ型単結晶Ｓ
ｉＧｅＣ層３３の第２導電型単結晶層すなわちｐ型単結
晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧｅ層３０側
のバンドギャップがｐ型単結晶ＳｉＧｅＣ層９もしくは
ｐ型単結晶ＳｉＧｅ層３０のエミッタのｎ型単結晶Ｓｉ
ＧｅＣ層３３側のバンドギャップと略等しいかもしくは
大きくすればよい。
Ｃ層、例えば図１８で言えば、エミッタのｎ型単結晶Ｓ
ｉＧｅＣ層３３の第２導電型単結晶層すなわちｐ型単結
晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧｅ層３０側
のバンドギャップがｐ型単結晶ＳｉＧｅＣ層９もしくは
ｐ型単結晶ＳｉＧｅ層３０のエミッタのｎ型単結晶Ｓｉ
ＧｅＣ層３３側のバンドギャップと略等しいかもしくは
大きくすればよい。
【００３５】更に、第１導電型単結晶ＳｉＣ層、例えば
図１８で言えば、ｎ型単結晶ＳｉＣ層３２の第２の第１
導電型単結晶ＳｉＧｅＣ層、すなわちｎ型単結晶ＳｉＧ
ｅＣ層３３側のバンドギャップがｎ型単結晶ＳｉＧｅＣ
層３３のｎ型単結晶ＳｉＣ層３２側のバンドギャップと
略等しいかもしくは大きくすればよい。
図１８で言えば、ｎ型単結晶ＳｉＣ層３２の第２の第１
導電型単結晶ＳｉＧｅＣ層、すなわちｎ型単結晶ＳｉＧ
ｅＣ層３３側のバンドギャップがｎ型単結晶ＳｉＧｅＣ
層３３のｎ型単結晶ＳｉＣ層３２側のバンドギャップと
略等しいかもしくは大きくすればよい。
【００３６】又、上記の諸ＨＢＴにおいて、ベースとコ
レクタの少なくとも一部で、エミッタ側からコレクタ側
に向かってＧｅ組成比が増加する領域を設ければ好適で
ある。
レクタの少なくとも一部で、エミッタ側からコレクタ側
に向かってＧｅ組成比が増加する領域を設ければ好適で
ある。
【００３７】更に、第２の第１導電型単結晶ＳｉＧｅ
層、例えば図１３で言えば、エミッタのｎ型単結晶Ｓｉ
Ｇｅ層３１中の少なくとも一部において、エミッタ側か
らコレクタ側に向かってＧｅ組成比が増加する領域を設
ければ好適である。
層、例えば図１３で言えば、エミッタのｎ型単結晶Ｓｉ
Ｇｅ層３１中の少なくとも一部において、エミッタ側か
らコレクタ側に向かってＧｅ組成比が増加する領域を設
ければ好適である。
【００３８】又、第２の第１導電型単結晶ＳｉＧｅＣ
層、例えば図１７又は図１８で言えば、エミッタのｎ型
単結晶ＳｉＧｅＣ層３３中の少なくとも一部において、
エミッタ側からコレクタ側に向かってＧｅ組成比が増加
する領域を設ければよい。
層、例えば図１７又は図１８で言えば、エミッタのｎ型
単結晶ＳｉＧｅＣ層３３中の少なくとも一部において、
エミッタ側からコレクタ側に向かってＧｅ組成比が増加
する領域を設ければよい。
【００３９】更に、上記の諸ＨＢＴにおいて、コレクタ
の少なくとも一部において、エミッタ側からコレクタ側
に向かってＧｅ組成比が減少する領域を設けると好適で
ある。
の少なくとも一部において、エミッタ側からコレクタ側
に向かってＧｅ組成比が減少する領域を設けると好適で
ある。
【００４０】又、上記の諸ＨＢＴにおいて、エミッタの
少なくとも一部において、エミッタ側からコレクタ側に
向かってＣ組成比が増加する領域を設ければよい。
少なくとも一部において、エミッタ側からコレクタ側に
向かってＣ組成比が増加する領域を設ければよい。
【００４１】更に、上記の諸ＨＢＴのうち、ベースとコ
レクタの少なくとも一部にＣを含む層を設けたＨＢＴに
おいて、ベースとコレクタの少なくとも一部において、
エミッタ側からコレクタ側に向かってＣ組成比が減少す
る領域を設ければ好適である。
レクタの少なくとも一部にＣを含む層を設けたＨＢＴに
おいて、ベースとコレクタの少なくとも一部において、
エミッタ側からコレクタ側に向かってＣ組成比が減少す
る領域を設ければ好適である。
【００４２】又、上記の諸ＨＢＴのうち、ＧｅとＣを共
に含む単結晶層におけるＧｅ組成のＣ組成に対する比が
５以上２０以下であればよい。
に含む単結晶層におけるＧｅ組成のＣ組成に対する比が
５以上２０以下であればよい。
【００４３】更に、単結晶基板、例えば図７で言えば、
ｎ型単結晶Ｓｉ層１上に設けられた開口部を有する絶縁
膜すなわちコレクタ・ベース分離絶縁膜２１と、前記絶
縁膜の開口部内に設けられたコレクタとなる第１導電型
単結晶ＳｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層７と、
前記第１導電型単結晶ＳｉＧｅ層上に設けられた第２導
電型単結晶ＳｉＧｅＣ層すなわちｐ型単結晶ＳｉＧｅＣ
層９と、前記第２導電型単結晶ＳｉＧｅＣ層上に設けら
れた第２の第１導電型単結晶Ｓｉ層すなわちエミッタの
ｎ型単結晶Ｓｉ層１５を有することを特徴とすれば好適
である。
ｎ型単結晶Ｓｉ層１上に設けられた開口部を有する絶縁
膜すなわちコレクタ・ベース分離絶縁膜２１と、前記絶
縁膜の開口部内に設けられたコレクタとなる第１導電型
単結晶ＳｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層７と、
前記第１導電型単結晶ＳｉＧｅ層上に設けられた第２導
電型単結晶ＳｉＧｅＣ層すなわちｐ型単結晶ＳｉＧｅＣ
層９と、前記第２導電型単結晶ＳｉＧｅＣ層上に設けら
れた第２の第１導電型単結晶Ｓｉ層すなわちエミッタの
ｎ型単結晶Ｓｉ層１５を有することを特徴とすれば好適
である。
【００４４】この時、単結晶基板すなわちｎ型単結晶Ｓ
ｉ層上に絶縁膜すなわちコレクタ・ベース分離絶縁膜を
形成する工程と、前記絶縁膜に開口部を設ける工程と、
前記開口部内のみにコレクタとなる第１導電型単結晶Ｓ
ｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層を選択エピタキ
シャル成長により形成する工程と、前記開口部内のみに
前記第１導電型単結晶ＳｉＧｅ層上に第２導電型単結晶
ＳｉＧｅＣ層、即ちｐ型単結晶ＳｉＧｅＣ層を選択エピ
タキシャル成長により形成すればよい。
ｉ層上に絶縁膜すなわちコレクタ・ベース分離絶縁膜を
形成する工程と、前記絶縁膜に開口部を設ける工程と、
前記開口部内のみにコレクタとなる第１導電型単結晶Ｓ
ｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層を選択エピタキ
シャル成長により形成する工程と、前記開口部内のみに
前記第１導電型単結晶ＳｉＧｅ層上に第２導電型単結晶
ＳｉＧｅＣ層、即ちｐ型単結晶ＳｉＧｅＣ層を選択エピ
タキシャル成長により形成すればよい。
【００４５】又は、単結晶基板すなわちｎ型単結晶Ｓｉ
層上に設けられた開口部を有する絶縁膜すなわちコレク
タ・ベース分離絶縁膜と、前記絶縁膜の開口部内に設け
られたコレクタとなる第１導電型単結晶ＳｉＧｅＣ層す
なわちｎ型単結晶ＳｉＧｅＣ層と、前記第１導電型単結
晶ＳｉＧｅＣ層上に設けられた第２導電型単結晶ＳｉＧ
ｅ層すなわちｐ型単結晶ＳｉＧｅ層と、前記第２導電型
単結晶ＳｉＧｅ層上に設けられた第２の第１導電型単結
晶Ｓｉ層すなわちエミッタのｎ型単結晶Ｓｉ層を有すれ
ばよい。
層上に設けられた開口部を有する絶縁膜すなわちコレク
タ・ベース分離絶縁膜と、前記絶縁膜の開口部内に設け
られたコレクタとなる第１導電型単結晶ＳｉＧｅＣ層す
なわちｎ型単結晶ＳｉＧｅＣ層と、前記第１導電型単結
晶ＳｉＧｅＣ層上に設けられた第２導電型単結晶ＳｉＧ
ｅ層すなわちｐ型単結晶ＳｉＧｅ層と、前記第２導電型
単結晶ＳｉＧｅ層上に設けられた第２の第１導電型単結
晶Ｓｉ層すなわちエミッタのｎ型単結晶Ｓｉ層を有すれ
ばよい。
【００４６】この時、単結晶基板すなわちｎ型単結晶Ｓ
ｉ層上に絶縁膜すなわちコレクタ・ベース分離絶縁膜を
形成する工程と、前記絶縁膜に開口部を設ける工程と、
前記開口部内のみにコレクタとなる第１導電型単結晶Ｓ
ｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層を選択エピ
タキシャル成長により形成する工程と、前記開口部内の
みに前記第１導電型単結晶ＳｉＧｅＣ層上に第２導電型
単結晶ＳｉＧｅ層すなわちｐ型単結晶ＳｉＧｅ層を選択
エピタキシャル成長により形成すればよい。
ｉ層上に絶縁膜すなわちコレクタ・ベース分離絶縁膜を
形成する工程と、前記絶縁膜に開口部を設ける工程と、
前記開口部内のみにコレクタとなる第１導電型単結晶Ｓ
ｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層を選択エピ
タキシャル成長により形成する工程と、前記開口部内の
みに前記第１導電型単結晶ＳｉＧｅＣ層上に第２導電型
単結晶ＳｉＧｅ層すなわちｐ型単結晶ＳｉＧｅ層を選択
エピタキシャル成長により形成すればよい。
【００４７】次いで、具体的な実施の形態を図に即しな
がら説明する。
がら説明する。
【００４８】本願発明に係るＨＢＴの好適な実施の形態
は、例えば、図１に示すように、コレクタがｎ型単結晶
Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７からなり、ベースが
高濃度ｐ型単結晶ＳｉＧｅＣ層９からなり、エミッタが
ｎ型単結晶Ｓｉ層１５からなることを特徴としている。
は、例えば、図１に示すように、コレクタがｎ型単結晶
Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７からなり、ベースが
高濃度ｐ型単結晶ＳｉＧｅＣ層９からなり、エミッタが
ｎ型単結晶Ｓｉ層１５からなることを特徴としている。
【００４９】又、ベースとして単結晶ＳｉＧｅを用いた
場合、例えば図１１において、コレクタがｎ型単結晶Ｓ
ｉ層３とｎ型単結晶ＳｉＧｅＣ層２９からなり、ベース
が高濃度ｐ型単結晶ＳｉＧｅ層３０からなり、エミッタ
がｎ型単結晶Ｓｉ層１５からなることを特徴としてい
る。本構造を用いることにより、コレクタ電流の大小に
関わらず、コレクタ・ベース接合において伝導帯にはエ
ネルギー障壁が形成されない。従って、エミッタから注
入された電子の走行が阻害されないため、ＨＢＴを高速
に動作させることができる。
場合、例えば図１１において、コレクタがｎ型単結晶Ｓ
ｉ層３とｎ型単結晶ＳｉＧｅＣ層２９からなり、ベース
が高濃度ｐ型単結晶ＳｉＧｅ層３０からなり、エミッタ
がｎ型単結晶Ｓｉ層１５からなることを特徴としてい
る。本構造を用いることにより、コレクタ電流の大小に
関わらず、コレクタ・ベース接合において伝導帯にはエ
ネルギー障壁が形成されない。従って、エミッタから注
入された電子の走行が阻害されないため、ＨＢＴを高速
に動作させることができる。
【００５０】又、本構造により、成長速度の遅いｎ型単
結晶ＳｉＧｅＣ層の膜厚を小さくできることから、ＨＢ
Ｔを作製する時間を大幅に短縮でき、スループットが向
上する。その結果、ＨＢＴの製造コストを低減すること
ができる。 ＜実施例１＞図１は、本願発明に係るＨＢＴの一実施例
を示すＨＢＴにおける真性領域の断面構造である。図１
において参照符号３はコレクタの一部となるｎ型単結晶
Ｓｉ層を示す。このｎ型単結晶Ｓｉ層上にコレクタの一
部となるｎ型単結晶ＳｉＧｅ層７、ベースとなる高濃度
ｐ型単結晶ＳｉＧｅＣ層９、及びエミッタとなるｎ型単
結晶Ｓｉ層１５を順次形成している。
結晶ＳｉＧｅＣ層の膜厚を小さくできることから、ＨＢ
Ｔを作製する時間を大幅に短縮でき、スループットが向
上する。その結果、ＨＢＴの製造コストを低減すること
ができる。 ＜実施例１＞図１は、本願発明に係るＨＢＴの一実施例
を示すＨＢＴにおける真性領域の断面構造である。図１
において参照符号３はコレクタの一部となるｎ型単結晶
Ｓｉ層を示す。このｎ型単結晶Ｓｉ層上にコレクタの一
部となるｎ型単結晶ＳｉＧｅ層７、ベースとなる高濃度
ｐ型単結晶ＳｉＧｅＣ層９、及びエミッタとなるｎ型単
結晶Ｓｉ層１５を順次形成している。
【００５１】こうした半導体多層膜をＨＢＴの真性部分
に適用した場合の、ＨＢＴの断面構造を図２に示す。始
めに、Ｓｉ基板上に高濃度ｎ型単結晶２、及びコレクタ
となるｎ型単結晶Ｓｉ層３を順次形成する。次に、トラ
ンジスタの真性部分、及びコレクタ引き出し層を形成す
る部分以外に、コレクタ・ベース分離絶縁膜４を形成す
る。さらに、絶縁膜５により、素子分離領域を形成す
る。次いで、コレクタ引き出し層６を形成した後、こう
して準備した基板上にｎ型単結晶ＳｉＧｅ層、ｐ型単結
晶ＳｉＧｅＣ層、及びｎ型単結晶Ｓｉ層を基板全面に順
次形成する。このとき、絶縁膜４、５が形成されていな
い部分では、コレクタのｎ型単結晶Ｓｉ層３の表面が露
出している。従って、この部分には、ｎ型単結晶ＳｉＧ
ｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結晶Ｓｉ層
１１の各層がエピタキシャル成長する。同時に、コレク
タ・ベース分離絶縁膜上には、ｎ型多結晶ＳｉＧｅ層
８、ｐ型多結晶ＳｉＧｅＣ層１０、ｎ型多結晶Ｓｉ層１
２の各層が成長する。
に適用した場合の、ＨＢＴの断面構造を図２に示す。始
めに、Ｓｉ基板上に高濃度ｎ型単結晶２、及びコレクタ
となるｎ型単結晶Ｓｉ層３を順次形成する。次に、トラ
ンジスタの真性部分、及びコレクタ引き出し層を形成す
る部分以外に、コレクタ・ベース分離絶縁膜４を形成す
る。さらに、絶縁膜５により、素子分離領域を形成す
る。次いで、コレクタ引き出し層６を形成した後、こう
して準備した基板上にｎ型単結晶ＳｉＧｅ層、ｐ型単結
晶ＳｉＧｅＣ層、及びｎ型単結晶Ｓｉ層を基板全面に順
次形成する。このとき、絶縁膜４、５が形成されていな
い部分では、コレクタのｎ型単結晶Ｓｉ層３の表面が露
出している。従って、この部分には、ｎ型単結晶ＳｉＧ
ｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結晶Ｓｉ層
１１の各層がエピタキシャル成長する。同時に、コレク
タ・ベース分離絶縁膜上には、ｎ型多結晶ＳｉＧｅ層
８、ｐ型多結晶ＳｉＧｅＣ層１０、ｎ型多結晶Ｓｉ層１
２の各層が成長する。
【００５２】次に、こうして形成したｎ型単結晶Ｓｉ層
１１、及びｎ型多結晶Ｓｉ層１２層の上に、エミッタ・
べース分離絶縁膜１３を形成する。次いで、真性領域近
傍を除いて、絶縁膜１３、単結晶層７、９、１１、多結
晶層８、１０、１２を除去する。この後、絶縁膜１４を
堆積し、単結晶層７、９、１１、多結晶層８、１０、１
２、絶縁膜１３の側壁に絶縁膜１４を形成する。エミッ
タ引き出し層となる高濃度ｎ型多結晶Ｓｉ層１５を形成
した後、熱処理により、ｎ型多結晶Ｓｉ層中のｎ型不純
物、例えばＰをｎ型単結晶Ｓｉ層１１に拡散させて、エ
ミッタ領域１６を形成する。この後、基板全面に絶縁膜
１７を堆積し、エミッタ、ベース、コレクタの各部分を
開口し、エミッタ電極１８、ベース電極１９、及コレク
タ電極２０を形成する。
１１、及びｎ型多結晶Ｓｉ層１２層の上に、エミッタ・
べース分離絶縁膜１３を形成する。次いで、真性領域近
傍を除いて、絶縁膜１３、単結晶層７、９、１１、多結
晶層８、１０、１２を除去する。この後、絶縁膜１４を
堆積し、単結晶層７、９、１１、多結晶層８、１０、１
２、絶縁膜１３の側壁に絶縁膜１４を形成する。エミッ
タ引き出し層となる高濃度ｎ型多結晶Ｓｉ層１５を形成
した後、熱処理により、ｎ型多結晶Ｓｉ層中のｎ型不純
物、例えばＰをｎ型単結晶Ｓｉ層１１に拡散させて、エ
ミッタ領域１６を形成する。この後、基板全面に絶縁膜
１７を堆積し、エミッタ、ベース、コレクタの各部分を
開口し、エミッタ電極１８、ベース電極１９、及コレク
タ電極２０を形成する。
【００５３】次に、図２に示した構造を有するＨＢＴを
作製するときのフロー図を、図３に示す。これらの図
は、ＨＢＴの製造工程のうち主要なものを示しており、
さらにＨＢＴの真性領域近傍の縦断面構造を示してい
る。
作製するときのフロー図を、図３に示す。これらの図
は、ＨＢＴの製造工程のうち主要なものを示しており、
さらにＨＢＴの真性領域近傍の縦断面構造を示してい
る。
【００５４】Ｓｉ基板１上に、いわゆる埋め込み層であ
る高濃度ｎ型単結晶Ｓｉ層２を形成した後、この上に、
コレクタとなるｎ型単結晶Ｓｉ層をエピタキシャル成長
により形成する。このときの成長方法としては、化学気
相堆積（ＣＶＤ）法が好適であり、成長中に同時にｎ型
不純物、例えばＰを導入する。ここで、ＨＢＴのベース
・コレクタ耐圧の低下、及びベース・コレクタ間容量の
増加を抑制する為、不純物濃度は約５ｘ１０17ｃｍ-3以
下が好適である。更に、この後、コレクタ・ベース絶縁
膜４を形成する（図３の（ａ））。
る高濃度ｎ型単結晶Ｓｉ層２を形成した後、この上に、
コレクタとなるｎ型単結晶Ｓｉ層をエピタキシャル成長
により形成する。このときの成長方法としては、化学気
相堆積（ＣＶＤ）法が好適であり、成長中に同時にｎ型
不純物、例えばＰを導入する。ここで、ＨＢＴのベース
・コレクタ耐圧の低下、及びベース・コレクタ間容量の
増加を抑制する為、不純物濃度は約５ｘ１０17ｃｍ-3以
下が好適である。更に、この後、コレクタ・ベース絶縁
膜４を形成する（図３の（ａ））。
【００５５】次に、基板表面にｎ型ＳｉＧｅ層、ｐ型Ｓ
ｉＧｅＣ層、ｎ型Ｓｉ層を順次形成する。このとき、ｎ
型単結晶Ｓｉ層３の表面が露出した部分には、ｎ型単結
晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結
晶Ｓｉ層１１が成長する。一方、コレクタ・ベース絶縁
膜上には、ｎ型単結晶ＳｉＧｅ層８、ｐ型多結晶ＳｉＧ
ｅＣ層１０、ｎ型多結晶Ｓｉ層１２が成長する（図３の
（ｂ））。
ｉＧｅＣ層、ｎ型Ｓｉ層を順次形成する。このとき、ｎ
型単結晶Ｓｉ層３の表面が露出した部分には、ｎ型単結
晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結
晶Ｓｉ層１１が成長する。一方、コレクタ・ベース絶縁
膜上には、ｎ型単結晶ＳｉＧｅ層８、ｐ型多結晶ＳｉＧ
ｅＣ層１０、ｎ型多結晶Ｓｉ層１２が成長する（図３の
（ｂ））。
【００５６】次に、上述の工程で用いる各層のエピタキ
シャル成長について、詳細に説明する。エピタキシャル
成長方法としては、分子線エピタキシー法（ＭＢＥ法）
や化学的気相堆積法（ＣＶＤ）法などを用いることがで
きる。ここでは特に大口径化への適用が可能であり、ス
ループットがよいことから、トランジスタの製造に適し
ているＣＶＤ法を用いた場合について説明する。
シャル成長について、詳細に説明する。エピタキシャル
成長方法としては、分子線エピタキシー法（ＭＢＥ法）
や化学的気相堆積法（ＣＶＤ）法などを用いることがで
きる。ここでは特に大口径化への適用が可能であり、ス
ループットがよいことから、トランジスタの製造に適し
ているＣＶＤ法を用いた場合について説明する。
【００５７】始めに、単結晶Ｓｉ層３が露出した状態
で、基板の洗浄を行い、これにより基板表面上の不要な
粒子（パーティクル）、有機汚染物、金属汚染物、及び
自然酸化膜などを除去する。洗浄として、例えば、アン
モニアと過酸化水素と純水の混合液による洗浄を行った
後、フッ酸水溶液によって表面の酸化膜を除去し、純水
による洗浄を行う。こうすることによって、当該半導体
基体の表面が水素原子で終端された状態を作り出すこと
ができる。従って、単結晶Ｓｉ層３の表面に自然酸化膜
が形成されにくくなる。基板を成長装置内に設置し、超
高真空状態の反応室に基板を搬送した後、エピタキシャ
ル成長を行う直前に、搬送中に付着した汚染物や自然酸
化膜を除去する目的で基板表面の清浄化を行う。例え
ば、水素雰囲気中で、基板を８００℃以上で数分間加熱
することにより、単結晶Ｓｉ層の表面から汚染物や自然
酸化膜が除去され、清浄な表面が得られる。
で、基板の洗浄を行い、これにより基板表面上の不要な
粒子（パーティクル）、有機汚染物、金属汚染物、及び
自然酸化膜などを除去する。洗浄として、例えば、アン
モニアと過酸化水素と純水の混合液による洗浄を行った
後、フッ酸水溶液によって表面の酸化膜を除去し、純水
による洗浄を行う。こうすることによって、当該半導体
基体の表面が水素原子で終端された状態を作り出すこと
ができる。従って、単結晶Ｓｉ層３の表面に自然酸化膜
が形成されにくくなる。基板を成長装置内に設置し、超
高真空状態の反応室に基板を搬送した後、エピタキシャ
ル成長を行う直前に、搬送中に付着した汚染物や自然酸
化膜を除去する目的で基板表面の清浄化を行う。例え
ば、水素雰囲気中で、基板を８００℃以上で数分間加熱
することにより、単結晶Ｓｉ層の表面から汚染物や自然
酸化膜が除去され、清浄な表面が得られる。
【００５８】基板温度を成長温度まで下げた後、ｎ型単
結晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単
結晶Ｓｉ層１１を順次エピタキシャル成長する。代表的
なＣＶＤ法には、ターボ分子ポンプにより排気した状態
で少量の原料ガスを流すことにより、非常に低圧の分子
流領域で成長を行う超高真空ＣＶＤ（ＵＨＶ／ＣＶＤ）
法や、多量の水素を流しながら成長を行う減圧ＣＶＤ法
などがある。ＵＨＶ／ＣＶＤ法では、低温で成長を行う
ために、反応性の高いガスを原料に用いる。例えば、Ｓ
ｉＧｅ層を成長する場合、Ｓｉの原料としてジシラン
（Ｓｉ2Ｈ6）、Ｇｅの原料としてゲルマン（ＧｅＨ4）
を用いれば好適である。又、Ｃの原料ガスとしては、モ
ノメチルシラン（ＣＨ3ＳｉＨ3）、ジメチルシラン
（(ＣＨ3)2ＳｉＨ2）、トリメチルシラン（(ＣＨ3)3Ｓ
ｉＨ）、メタン、エチレン、アセチレンなどのガスを使
用することができる。Ｃ組成比は、これらのガスの供給
量を変化させることによって制御できる。ガスの流量
は、分子流領域での成長を行うために、成長中の圧力が
高くならないようにする必要がある。成長室の圧力は、
成長室の形状や排気速度などによって変化するが、約１
Ｐａ以下で成長を行えば均一な成長を実現することがで
きる。成長温度は、エピタキシャル成長層の結晶性悪化
を抑制するために６５０℃以下で、成長時間の増大によ
るスループットの低下を防ぐために５００℃以上とすれ
ばよい。例えば、成長温度を５５０℃とすれば、結晶性
が良く、膜厚の制御性を向上し、且つ、スループットの
低下を招かずにエピタキシャル成長を行うことができ
る。又、ＳｉＧｅ層中の組成比を制御するためには、各
原料ガスの比率を変化させればよい。例えば、成長温度
５５０℃において、Ｓｉ2Ｈ6の流量を２．０ｍｌ／ｍｉ
ｎ、ＧｅＨ4の流量を１０．５ｍｌ／ｍｉｎとすること
により、Ｇｅ組成比３０％のＳｉＧｅ層が成長できる。
又、ＳｉＧｅＣのエピタキシャル成長を行う場合、例え
ばＳｉ2Ｈ6が２.０ｍｌ／ｍｉｎ、ＧｅＨ4が１０.５ｍ
ｌ／ｍｉｎ、及びＣＨ3ＳｉＨ3が０.７０ｍｌ/ｍｉｎと
するとことにより、Ｇｅ組成比３０％、Ｃ組成比３％の
単結晶ＳｉＧｅＣ層を形成することができる。又、エピ
タキシャル成長と同時に、不純物を含んだガスを供給す
ることによって、ドーピングを行うことができる。ｐ型
のドーピングを行うときに用いるガスとしてはＢなどの
ＩＩＩ族元素を含んだもの、例えばジボラン（Ｂ2Ｈ6）
などを用いることができる。ｎ型のドーピングを行うと
きに用いるガスとしてはＰなどのＩＶ族元素を含んだも
の、例えばホスフィン（ＰＨ3）やアルシン（ＡｓＨ4）
などを用いることができる。又は、エピタキシャル成長
に拡散やイオン注入などを用いることでドーピングを行
うことができる。
結晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単
結晶Ｓｉ層１１を順次エピタキシャル成長する。代表的
なＣＶＤ法には、ターボ分子ポンプにより排気した状態
で少量の原料ガスを流すことにより、非常に低圧の分子
流領域で成長を行う超高真空ＣＶＤ（ＵＨＶ／ＣＶＤ）
法や、多量の水素を流しながら成長を行う減圧ＣＶＤ法
などがある。ＵＨＶ／ＣＶＤ法では、低温で成長を行う
ために、反応性の高いガスを原料に用いる。例えば、Ｓ
ｉＧｅ層を成長する場合、Ｓｉの原料としてジシラン
（Ｓｉ2Ｈ6）、Ｇｅの原料としてゲルマン（ＧｅＨ4）
を用いれば好適である。又、Ｃの原料ガスとしては、モ
ノメチルシラン（ＣＨ3ＳｉＨ3）、ジメチルシラン
（(ＣＨ3)2ＳｉＨ2）、トリメチルシラン（(ＣＨ3)3Ｓ
ｉＨ）、メタン、エチレン、アセチレンなどのガスを使
用することができる。Ｃ組成比は、これらのガスの供給
量を変化させることによって制御できる。ガスの流量
は、分子流領域での成長を行うために、成長中の圧力が
高くならないようにする必要がある。成長室の圧力は、
成長室の形状や排気速度などによって変化するが、約１
Ｐａ以下で成長を行えば均一な成長を実現することがで
きる。成長温度は、エピタキシャル成長層の結晶性悪化
を抑制するために６５０℃以下で、成長時間の増大によ
るスループットの低下を防ぐために５００℃以上とすれ
ばよい。例えば、成長温度を５５０℃とすれば、結晶性
が良く、膜厚の制御性を向上し、且つ、スループットの
低下を招かずにエピタキシャル成長を行うことができ
る。又、ＳｉＧｅ層中の組成比を制御するためには、各
原料ガスの比率を変化させればよい。例えば、成長温度
５５０℃において、Ｓｉ2Ｈ6の流量を２．０ｍｌ／ｍｉ
ｎ、ＧｅＨ4の流量を１０．５ｍｌ／ｍｉｎとすること
により、Ｇｅ組成比３０％のＳｉＧｅ層が成長できる。
又、ＳｉＧｅＣのエピタキシャル成長を行う場合、例え
ばＳｉ2Ｈ6が２.０ｍｌ／ｍｉｎ、ＧｅＨ4が１０.５ｍ
ｌ／ｍｉｎ、及びＣＨ3ＳｉＨ3が０.７０ｍｌ/ｍｉｎと
するとことにより、Ｇｅ組成比３０％、Ｃ組成比３％の
単結晶ＳｉＧｅＣ層を形成することができる。又、エピ
タキシャル成長と同時に、不純物を含んだガスを供給す
ることによって、ドーピングを行うことができる。ｐ型
のドーピングを行うときに用いるガスとしてはＢなどの
ＩＩＩ族元素を含んだもの、例えばジボラン（Ｂ2Ｈ6）
などを用いることができる。ｎ型のドーピングを行うと
きに用いるガスとしてはＰなどのＩＶ族元素を含んだも
の、例えばホスフィン（ＰＨ3）やアルシン（ＡｓＨ4）
などを用いることができる。又は、エピタキシャル成長
に拡散やイオン注入などを用いることでドーピングを行
うことができる。
【００５９】一方、減圧ＣＶＤ法では、多量の水素ガス
をキャリアガスをして流し、同時に原料ガスを供給する
ことによってエピタキシャル成長を行う。使用するガス
は、余り反応性が高いと気相中の反応が生じてしまい、
堆積した膜の結晶性が悪化するという問題がある。従っ
て、Ｓｉの原料ガスとしては、例えばモノシラン（Ｓｉ
Ｈ4）やジクロルシラン（ＳｉＨ2Ｃｌ2）などを始め、
Ｓｉの水素化物や塩化物などを用いればよい。Ｇｅの原
料ガスもＳｉと同様に、ＧｅＨ4などのＧｅの水素化物
や塩化物などを用いることができる。成長圧力は、ほぼ
水素ガスの圧力で決定され、約１０００Ｐａより１００
００Ｐａ程度の圧力を用いることができる。成長温度
は、ガスの分解と結晶性の両立する最適な温度範囲とし
て、６００℃より８００℃程度とすればよい。ガスの流
量に関しては、ＵＨＶ／ＣＶＤ法と同様に、流量の比で
組成比を制御することができる。成長方法に関しては、
他の層に関しても同様である。
をキャリアガスをして流し、同時に原料ガスを供給する
ことによってエピタキシャル成長を行う。使用するガス
は、余り反応性が高いと気相中の反応が生じてしまい、
堆積した膜の結晶性が悪化するという問題がある。従っ
て、Ｓｉの原料ガスとしては、例えばモノシラン（Ｓｉ
Ｈ4）やジクロルシラン（ＳｉＨ2Ｃｌ2）などを始め、
Ｓｉの水素化物や塩化物などを用いればよい。Ｇｅの原
料ガスもＳｉと同様に、ＧｅＨ4などのＧｅの水素化物
や塩化物などを用いることができる。成長圧力は、ほぼ
水素ガスの圧力で決定され、約１０００Ｐａより１００
００Ｐａ程度の圧力を用いることができる。成長温度
は、ガスの分解と結晶性の両立する最適な温度範囲とし
て、６００℃より８００℃程度とすればよい。ガスの流
量に関しては、ＵＨＶ／ＣＶＤ法と同様に、流量の比で
組成比を制御することができる。成長方法に関しては、
他の層に関しても同様である。
【００６０】図４は、図１に示した半導体多層膜をエピ
タキシャル成長により形成した直後のＧｅ組成比、Ｃ組
成比分布と不純物分布を示す。図４の上段がゲルマニウ
ム及びカーボンの組成比例、下段はこれに対応する位置
での不純物濃度の分布を示す。図４の上下の各図面の横
軸は結晶成長層の表面からの深さを示す。そして、各図
は、これらの上下の図面で横軸の位置を一致させて描か
れている。
タキシャル成長により形成した直後のＧｅ組成比、Ｃ組
成比分布と不純物分布を示す。図４の上段がゲルマニウ
ム及びカーボンの組成比例、下段はこれに対応する位置
での不純物濃度の分布を示す。図４の上下の各図面の横
軸は結晶成長層の表面からの深さを示す。そして、各図
は、これらの上下の図面で横軸の位置を一致させて描か
れている。
【００６１】バイポーラトランジスタの高速化を行うた
めには、ベースの厚さを薄くして、キャリアの走行時間
を低減する必要がある。しかし、ベースの不純物濃度を
変えずにベースの厚さを薄くすると、ベース抵抗が上昇
してしまう。他方の要請として、バイポーラトランジス
タを用いた回路の高速動作を実現するには、ベース抵抗
を低減する必要がある。従って、そのためにはベースの
不純物濃度を増加しなければならない。しかし、ベース
の不純物濃度を増加するとコレクタ電流が小さくなるた
め、電流増幅率が低下してしまう。
めには、ベースの厚さを薄くして、キャリアの走行時間
を低減する必要がある。しかし、ベースの不純物濃度を
変えずにベースの厚さを薄くすると、ベース抵抗が上昇
してしまう。他方の要請として、バイポーラトランジス
タを用いた回路の高速動作を実現するには、ベース抵抗
を低減する必要がある。従って、そのためにはベースの
不純物濃度を増加しなければならない。しかし、ベース
の不純物濃度を増加するとコレクタ電流が小さくなるた
め、電流増幅率が低下してしまう。
【００６２】そこで、ベースのバンドギャップを小さく
したヘテロ接合を用いることにより、低いベース抵抗を
維持したまま電流増幅率を向上させる事が可能となる。
したヘテロ接合を用いることにより、低いベース抵抗を
維持したまま電流増幅率を向上させる事が可能となる。
【００６３】又、エピタキシャル成長後の熱処理に伴う
不純物の熱拡散により、ベースの厚さが大きくなるのを
防ぐため、ベースにはＣを添加すればよい。Ｃは半導体
材料に含有させる不純物の拡散を抑えることが出来る。
即ち、Ｃ原子は格子間に存在するＳｉ原子と置換しやす
いため、格子間のＳｉ原子の数が減少する。その結果、
格子間Ｓｉ原子を介して拡散するＢ原子は拡散しにくく
なる。又、Ｃは共有結合のエネルギーが大きい。従っ
て、ＳｉＧｅ層にＣを添加することにより、バンドギャ
ップがＣ組成比に応じて増大する。
不純物の熱拡散により、ベースの厚さが大きくなるのを
防ぐため、ベースにはＣを添加すればよい。Ｃは半導体
材料に含有させる不純物の拡散を抑えることが出来る。
即ち、Ｃ原子は格子間に存在するＳｉ原子と置換しやす
いため、格子間のＳｉ原子の数が減少する。その結果、
格子間Ｓｉ原子を介して拡散するＢ原子は拡散しにくく
なる。又、Ｃは共有結合のエネルギーが大きい。従っ
て、ＳｉＧｅ層にＣを添加することにより、バンドギャ
ップがＣ組成比に応じて増大する。
【００６４】これらの諸効果を得るためには、Ｃ原子が
格子位置に取り込まれる必要がある。しかし、単結晶Ｓ
ｉ層や単結晶ＳｉＧｅ層中のＣの固溶度が低いためにＣ
濃度を高くすることはできない。Ｃ組成比の上限は５％
程度である。
格子位置に取り込まれる必要がある。しかし、単結晶Ｓ
ｉ層や単結晶ＳｉＧｅ層中のＣの固溶度が低いためにＣ
濃度を高くすることはできない。Ｃ組成比の上限は５％
程度である。
【００６５】Ｃを添加した状態で、ベースのバンドギャ
ップを小さくした効果を得るためには、ベースのＧｅ組
成比は５％以上であることが望ましい。又、ＧｅはＳｉ
よりも約４．２％格子定数が大きい。従って、Ｓｉ基板
上にＳｉＧｅ層をエピタキシャル成長すると、Ｇｅ組成
比に応じた歪みが生じる。
ップを小さくした効果を得るためには、ベースのＧｅ組
成比は５％以上であることが望ましい。又、ＧｅはＳｉ
よりも約４．２％格子定数が大きい。従って、Ｓｉ基板
上にＳｉＧｅ層をエピタキシャル成長すると、Ｇｅ組成
比に応じた歪みが生じる。
【００６６】一方、Ｃは、ＳｉやＧｅよりも格子定数が
小さいことから、単結晶ＳｉＧｅ層にＣを加えることに
よって、単結晶ＳｉＧｅ層の歪みを低減できる。例え
ば、単結晶Ｓｉ基板上に成長した単結晶ＳｉＧｅＣ層に
おいて、そのＧｅとＣの比率を８.５付近にすることに
より、Ｓｉ基板とほぼ格子整合させ、歪みを極めて小さ
くできる。ＳｉＧｅ層におけるＧｅ組成比と膜厚をそれ
ぞれ大きくすると、歪みが緩和して結晶欠陥が生じるた
め、Ｇｅ組成比の上限は約５０％とすればよい。ＨＢＴ
の遮断周波数が１５０ＧＨｚ以上といった性能を得るた
めにはベースの厚さは約１０ｎｍとすれば良く、不純物
濃度はベース抵抗の増大を防ぐために１×１０19ｃｍ- 3
以上で、結晶性が悪化する１×１０21ｃｍ- 3以下とすれ
ばよい。Ｂの拡散を抑制する効果を得るためにはＢ濃度
よりも多くの量のＣ原子を添加しなければならず、その
下限は約１×１０19ｃｍ- 3である。
小さいことから、単結晶ＳｉＧｅ層にＣを加えることに
よって、単結晶ＳｉＧｅ層の歪みを低減できる。例え
ば、単結晶Ｓｉ基板上に成長した単結晶ＳｉＧｅＣ層に
おいて、そのＧｅとＣの比率を８.５付近にすることに
より、Ｓｉ基板とほぼ格子整合させ、歪みを極めて小さ
くできる。ＳｉＧｅ層におけるＧｅ組成比と膜厚をそれ
ぞれ大きくすると、歪みが緩和して結晶欠陥が生じるた
め、Ｇｅ組成比の上限は約５０％とすればよい。ＨＢＴ
の遮断周波数が１５０ＧＨｚ以上といった性能を得るた
めにはベースの厚さは約１０ｎｍとすれば良く、不純物
濃度はベース抵抗の増大を防ぐために１×１０19ｃｍ- 3
以上で、結晶性が悪化する１×１０21ｃｍ- 3以下とすれ
ばよい。Ｂの拡散を抑制する効果を得るためにはＢ濃度
よりも多くの量のＣ原子を添加しなければならず、その
下限は約１×１０19ｃｍ- 3である。
【００６７】以上のように、各単結晶層を形成した後、
エミッタ・ベース分離絶縁膜１３を形成する。エミッタ
・ベース分離絶縁膜１３のエミッタ部分に開口部を形成
した後、エミッタ引き出し層となる高濃度ｎ型多結晶Ｓ
ｉ層１５を形成する。更に、短時間で高温アニ−ルを行
うことにより、エミッタ引き出し層１５からｎ型単結晶
Ｓｉ層１１内部にｎ型不純物を拡散させ、エミッタ領域
１６を形成する。ここで、ｎ型不純物には、例えばＰを
用い、その濃度はエミッタ抵抗が上昇するのを抑制する
ため、約１ｘ１０20ｃｍ-3以上とすれば良い。以上によ
り、本実施例に示すＨＢＴの真性領域が完成する（図３
の（ｃ））。
エミッタ・ベース分離絶縁膜１３を形成する。エミッタ
・ベース分離絶縁膜１３のエミッタ部分に開口部を形成
した後、エミッタ引き出し層となる高濃度ｎ型多結晶Ｓ
ｉ層１５を形成する。更に、短時間で高温アニ−ルを行
うことにより、エミッタ引き出し層１５からｎ型単結晶
Ｓｉ層１１内部にｎ型不純物を拡散させ、エミッタ領域
１６を形成する。ここで、ｎ型不純物には、例えばＰを
用い、その濃度はエミッタ抵抗が上昇するのを抑制する
ため、約１ｘ１０20ｃｍ-3以上とすれば良い。以上によ
り、本実施例に示すＨＢＴの真性領域が完成する（図３
の（ｃ））。
【００６８】図５に、図４に示したＧｅ組成比、Ｃ組成
比、不純物濃度分布をもつＨＢＴにおけるエミッタ形成
後のＧｅ組成比、Ｃ組成比、不純物濃度分布を示す。図
の構成は図４と同様である。ベース層にＣを添加するこ
とによって不純物であるＢの拡散が抑制され、薄いベー
ス層が維持できている。
比、不純物濃度分布をもつＨＢＴにおけるエミッタ形成
後のＧｅ組成比、Ｃ組成比、不純物濃度分布を示す。図
の構成は図４と同様である。ベース層にＣを添加するこ
とによって不純物であるＢの拡散が抑制され、薄いベー
ス層が維持できている。
【００６９】図６に、図５に示したＧｅ、Ｃ組成比及び
不純物分布を有するＨＢＴのエネルギーバンド構造を示
す。ここで、図６の（ａ）は通常の動作状態におけるＨ
ＢＴのエネルギーバンド構造を示し、図６の（ｂ）は、
コレクタ電流が大きくなり、中性ベース領域がｎ型単結
晶ＳｉＧｅ層７中まで延びた時のエネルギーバンド構造
である。各図は伝導帯の下端及び価電子帯の上端が示さ
れている。符号１５がエミッタ、符号９がベース、符号
７及び符号３はコレクタである。
不純物分布を有するＨＢＴのエネルギーバンド構造を示
す。ここで、図６の（ａ）は通常の動作状態におけるＨ
ＢＴのエネルギーバンド構造を示し、図６の（ｂ）は、
コレクタ電流が大きくなり、中性ベース領域がｎ型単結
晶ＳｉＧｅ層７中まで延びた時のエネルギーバンド構造
である。各図は伝導帯の下端及び価電子帯の上端が示さ
れている。符号１５がエミッタ、符号９がベース、符号
７及び符号３はコレクタである。
【００７０】ｐ型単結晶ＳｉＧｅＣ層９からなるベース
のバンドギャップよりも、ｎ型単結晶ＳｉＧｅ層７から
なるコレクタ層のバンドギャップを小さくしておくこと
により、高注入状態で中性ベースが延びた場合、バンド
ギャップの差に対応して伝導帯に形成された段差により
キャリアが加速されるため、トランジスタの高速動作が
可能となる。例えば、ｐ型単結晶ＳｉＧｅＣ層９とｎ型
単結晶ＳｉＧｅ層７におけるＧｅ組成比を同じ値にした
場合、ベースのＣ組成比に対応したエネルギー差が生じ
るが、更にキャリアを加速する効果を得るためには、ｎ
型ＳｉＧｅ層７中のＧｅ組成比を大きくすればよい。
のバンドギャップよりも、ｎ型単結晶ＳｉＧｅ層７から
なるコレクタ層のバンドギャップを小さくしておくこと
により、高注入状態で中性ベースが延びた場合、バンド
ギャップの差に対応して伝導帯に形成された段差により
キャリアが加速されるため、トランジスタの高速動作が
可能となる。例えば、ｐ型単結晶ＳｉＧｅＣ層９とｎ型
単結晶ＳｉＧｅ層７におけるＧｅ組成比を同じ値にした
場合、ベースのＣ組成比に対応したエネルギー差が生じ
るが、更にキャリアを加速する効果を得るためには、ｎ
型ＳｉＧｅ層７中のＧｅ組成比を大きくすればよい。
【００７１】又、単結晶ＳｉＧｅＣ層を形成する際、Ｃ
の原料ガスを導入すると表面反応が阻害されるため、Ｃ
組成比が少なくなるほど成長速度が大きくなる。従っ
て、単結晶Ｓｉ層を用いた場合は、コレクタに同程度の
厚さを持つ単結晶ＳｉＧｅＣ層を用いた時と比べて成長
時間が短縮できるため、トランジスタの製造を行う際の
スループットを向上することが可能となる。 ＜実施例２＞図７は、本願発明に係るＨＢＴの第２の実
施例を示すＨＢＴの断面構造であり、図１に示したＨＢ
Ｔの真性部分を自己整合的に形成したときのデバイス構
造を示す。始めに、Ｓｉ基板１上に、コレクタとなる高
濃度ｎ型単結晶Ｓｉ層２、及びｎ型単結晶Ｓｉ層３を順
次形成する。次に、トランジスタの真性部分となる領域
以外にコレクタ・ベース分離絶縁膜４を形成する。更
に、各トランジスタの間の領域に溝を形成し、溝に絶縁
膜５、及び絶縁膜２０を埋め込むことによって、素子分
離領域を形成する。次いで、基板上にコレクタ・ベース
分離絶縁膜２１、２２、ベース引き出し層となるｐ型多
結晶Ｓｉ層２３、エミッタ・ベース分離絶縁膜１３を堆
積する。この後、エミッタ・ベース分離絶縁膜１３と多
結晶Ｓｉ層２３に開口部を形成し、この側壁にエミッタ
・ベース分離絶縁膜２４を形成する。更に、開口部にイ
オン注入し、コレクタとなるｎ型単結晶Ｓｉ層２５を形
成する。次いで、開口部内のコレクタ・ベース分離絶縁
膜２２、２１をエッチング除去し、ｎ型単結晶Ｓｉ層３
表面を露出させる。次に、この開口部のみに、コレクタ
となるｎ型単結晶ＳｉＧｅ層７、ベースとなる高濃度ｐ
型単結晶ＳｉＧｅＣ層９、及びエミッタとなるｎ型単結
晶Ｓｉ層１１を順次選択エピタキシャル成長によって形
成する。エミッタ引き出し層となる高濃度ｎ型多結晶Ｓ
ｉ層１４を形成した後、熱処理によりｎ型多結晶Ｓｉ層
１４中のＰをｎ型単結晶Ｓｉ層１１に拡散させることに
よりエミッタ１５を形成する。基板全面に絶縁膜１６を
堆積し、コレクタ部分を開口した後、コレクタ引き出し
層となる高濃度ｎ型単結晶Ｓｉ層６を形成する。最後
に、エミッタ、ベース部分を開口し、エミッタ電極１
７、ベース電極１８、コレクタ電極１９を形成する。
の原料ガスを導入すると表面反応が阻害されるため、Ｃ
組成比が少なくなるほど成長速度が大きくなる。従っ
て、単結晶Ｓｉ層を用いた場合は、コレクタに同程度の
厚さを持つ単結晶ＳｉＧｅＣ層を用いた時と比べて成長
時間が短縮できるため、トランジスタの製造を行う際の
スループットを向上することが可能となる。 ＜実施例２＞図７は、本願発明に係るＨＢＴの第２の実
施例を示すＨＢＴの断面構造であり、図１に示したＨＢ
Ｔの真性部分を自己整合的に形成したときのデバイス構
造を示す。始めに、Ｓｉ基板１上に、コレクタとなる高
濃度ｎ型単結晶Ｓｉ層２、及びｎ型単結晶Ｓｉ層３を順
次形成する。次に、トランジスタの真性部分となる領域
以外にコレクタ・ベース分離絶縁膜４を形成する。更
に、各トランジスタの間の領域に溝を形成し、溝に絶縁
膜５、及び絶縁膜２０を埋め込むことによって、素子分
離領域を形成する。次いで、基板上にコレクタ・ベース
分離絶縁膜２１、２２、ベース引き出し層となるｐ型多
結晶Ｓｉ層２３、エミッタ・ベース分離絶縁膜１３を堆
積する。この後、エミッタ・ベース分離絶縁膜１３と多
結晶Ｓｉ層２３に開口部を形成し、この側壁にエミッタ
・ベース分離絶縁膜２４を形成する。更に、開口部にイ
オン注入し、コレクタとなるｎ型単結晶Ｓｉ層２５を形
成する。次いで、開口部内のコレクタ・ベース分離絶縁
膜２２、２１をエッチング除去し、ｎ型単結晶Ｓｉ層３
表面を露出させる。次に、この開口部のみに、コレクタ
となるｎ型単結晶ＳｉＧｅ層７、ベースとなる高濃度ｐ
型単結晶ＳｉＧｅＣ層９、及びエミッタとなるｎ型単結
晶Ｓｉ層１１を順次選択エピタキシャル成長によって形
成する。エミッタ引き出し層となる高濃度ｎ型多結晶Ｓ
ｉ層１４を形成した後、熱処理によりｎ型多結晶Ｓｉ層
１４中のＰをｎ型単結晶Ｓｉ層１１に拡散させることに
よりエミッタ１５を形成する。基板全面に絶縁膜１６を
堆積し、コレクタ部分を開口した後、コレクタ引き出し
層となる高濃度ｎ型単結晶Ｓｉ層６を形成する。最後
に、エミッタ、ベース部分を開口し、エミッタ電極１
７、ベース電極１８、コレクタ電極１９を形成する。
【００７２】図８及び図９に、図７に示した構造を有す
るＨＢＴを実現するための製造方法のフロー図を示す。
これらの図は、ＨＢＴの製造工程のうち主要なものを示
しており、更にＨＢＴの真性領域近傍における縦断面構
造を示している。まず、Ｓｉ基板１上に、埋め込み層で
ある高濃度ｎ型単結晶Ｓｉ層２を形成した後、この上
に、エピタキシャル成長により、コレクタとなるｎ型単
結晶Ｓｉ層３を形成する。このとき、成長方法にはＣＶ
Ｄ法が好適である。又、ｎ型不純物は例えばＰであり、
その濃度は、ＨＢＴのベース・コレクタ耐圧の低下やコ
レクタ・ベース間容量の増加を防ぐため、約５×１０17
ｃｍ- 3以下とすれば好適である。
るＨＢＴを実現するための製造方法のフロー図を示す。
これらの図は、ＨＢＴの製造工程のうち主要なものを示
しており、更にＨＢＴの真性領域近傍における縦断面構
造を示している。まず、Ｓｉ基板１上に、埋め込み層で
ある高濃度ｎ型単結晶Ｓｉ層２を形成した後、この上
に、エピタキシャル成長により、コレクタとなるｎ型単
結晶Ｓｉ層３を形成する。このとき、成長方法にはＣＶ
Ｄ法が好適である。又、ｎ型不純物は例えばＰであり、
その濃度は、ＨＢＴのベース・コレクタ耐圧の低下やコ
レクタ・ベース間容量の増加を防ぐため、約５×１０17
ｃｍ- 3以下とすれば好適である。
【００７３】次に、コレクタ・ベース分離絶縁膜４と素
子分離領域を形成後、コレクタ・ベース分離絶縁膜とな
るＳｉ酸化膜２１とＳｉ窒化膜２２、ベース引き出し層
となるｐ型多結晶Ｓｉ層２３、エミッタ・ベース分離絶
縁膜１３を順に堆積する。この後、エミッタ・ベース分
離絶縁膜１３とｐ型多結晶Ｓｉ層２３に開口部を形成
し、更に、この開口部の側壁にエミッタ・ベース分離絶
縁膜２４を形成した後、開口部にイオン打ち込み法によ
り、高濃度コレクタとなるｎ型単結晶Ｓｉ層２５を形成
する。このとき、不純物濃度は、コレクタの空乏層が拡
がることによりコレクタ内における電子の走行時間が増
大し、トランジスタの動作速度が低下するのを防ぐた
め、約１×１０18ｃｍ- 3とすれば好適である（図８の
（ａ））。
子分離領域を形成後、コレクタ・ベース分離絶縁膜とな
るＳｉ酸化膜２１とＳｉ窒化膜２２、ベース引き出し層
となるｐ型多結晶Ｓｉ層２３、エミッタ・ベース分離絶
縁膜１３を順に堆積する。この後、エミッタ・ベース分
離絶縁膜１３とｐ型多結晶Ｓｉ層２３に開口部を形成
し、更に、この開口部の側壁にエミッタ・ベース分離絶
縁膜２４を形成した後、開口部にイオン打ち込み法によ
り、高濃度コレクタとなるｎ型単結晶Ｓｉ層２５を形成
する。このとき、不純物濃度は、コレクタの空乏層が拡
がることによりコレクタ内における電子の走行時間が増
大し、トランジスタの動作速度が低下するのを防ぐた
め、約１×１０18ｃｍ- 3とすれば好適である（図８の
（ａ））。
【００７４】次に、開口部において、コレクタ・ベース
分離絶縁膜２２と２１を順次エッチング除去し、ｎ型単
結晶Ｓｉ層３の表面を露出させる。このとき、ベース引
き出し層２３の下面も同時に露出する（図８の
（ｂ））。
分離絶縁膜２２と２１を順次エッチング除去し、ｎ型単
結晶Ｓｉ層３の表面を露出させる。このとき、ベース引
き出し層２３の下面も同時に露出する（図８の
（ｂ））。
【００７５】次いで、コレクタ、ベース、エミッタを選
択エピタキシャル成長を用いることにより、ｎ型単結晶
Ｓｉ層３上のみに単結晶層を形成することが可能とな
る。このときの成長方法としては、選択成長の実現が可
能であり、基板の大口径化や高いスループットが実現で
きる減圧ＣＶＤ法や、ＵＨＶ／ＣＶＤ法が好適である。
減圧ＣＶＤ法では、高温での基板表面の清浄化と７００
℃程度の比較的高温での成長により、選択性の向上や成
長時間の短縮が可能となる。一方、ＵＨＶ／ＣＶＤ法で
は、反応性の高いガスを少量使用することにより、６０
０℃以下といった比較的低い温度での成長が可能とな
る。その結果、ガスの流れに影響されない均一な単結晶
層を得ることができ、ＧｅやＣ組成比の高精度な制御が
可能となる。本実施例の構造を実現する成長方法は、こ
れらの技術のみに限られるものではなく、酸化膜上と単
結晶上で選択性の得られる成長方法であれば適用が可能
である。
択エピタキシャル成長を用いることにより、ｎ型単結晶
Ｓｉ層３上のみに単結晶層を形成することが可能とな
る。このときの成長方法としては、選択成長の実現が可
能であり、基板の大口径化や高いスループットが実現で
きる減圧ＣＶＤ法や、ＵＨＶ／ＣＶＤ法が好適である。
減圧ＣＶＤ法では、高温での基板表面の清浄化と７００
℃程度の比較的高温での成長により、選択性の向上や成
長時間の短縮が可能となる。一方、ＵＨＶ／ＣＶＤ法で
は、反応性の高いガスを少量使用することにより、６０
０℃以下といった比較的低い温度での成長が可能とな
る。その結果、ガスの流れに影響されない均一な単結晶
層を得ることができ、ＧｅやＣ組成比の高精度な制御が
可能となる。本実施例の構造を実現する成長方法は、こ
れらの技術のみに限られるものではなく、酸化膜上と単
結晶上で選択性の得られる成長方法であれば適用が可能
である。
【００７６】実施例１と同様に、基板表面の清浄化を行
った後、単結晶Ｓｉ層３の表面のみに選択的にエピタキ
シャル成長を行う。選択成長を行うには、エッチング反
応を起こすＨＣlやＣl2などのハロゲン系のガスを原料
ガスと共に供給することで実現できる。例えば、ＵＨＶ
／ＣＶＤ法の場合、２．０ｍｌ／ｍｉｎのＳｉ2Ｈ6、１
０．５ｍｌ／ｍｉｎのＧｅＨ4に、５ｍｌ／ｍｉｎのＣ
ｌ2を添加することにより、Ｇｅ組成比３０％のＳｉＧ
ｅ層を選択成長することができる。同様に減圧ＣＶＤの
場合、原料ガスと共に２０ｍｌ／ｍｉｎのＨＣｌガスを
流すことにより、選択成長を実現できる。
った後、単結晶Ｓｉ層３の表面のみに選択的にエピタキ
シャル成長を行う。選択成長を行うには、エッチング反
応を起こすＨＣlやＣl2などのハロゲン系のガスを原料
ガスと共に供給することで実現できる。例えば、ＵＨＶ
／ＣＶＤ法の場合、２．０ｍｌ／ｍｉｎのＳｉ2Ｈ6、１
０．５ｍｌ／ｍｉｎのＧｅＨ4に、５ｍｌ／ｍｉｎのＣ
ｌ2を添加することにより、Ｇｅ組成比３０％のＳｉＧ
ｅ層を選択成長することができる。同様に減圧ＣＶＤの
場合、原料ガスと共に２０ｍｌ／ｍｉｎのＨＣｌガスを
流すことにより、選択成長を実現できる。
【００７７】又、エッチングガスを使用しない選択成長
方法として、表面の材料による堆積開始時間の違いを利
用することができる。成長の初期段階においては、酸化
物などの汚染や結晶の表面状態などの違いにより、成長
が開始されない。堆積が始まるまでの時間は潜伏時間と
呼ばれ、材料や成長条件によって変化する。単結晶基板
上でのエピタキシャル成長は、表面の清浄化が完了して
いる状態ではほとんど潜伏時間は存在しないが、例えば
酸化膜上では、潜伏時間が長いために、酸化膜上に堆積
が開始するまでの間は単結晶上のみに選択的にエピタキ
シャル成長を行うことができる。酸化膜上での潜伏時間
は、ガスの供給量を下げ、成長温度を上げることによっ
て長くすることができ、又、ＳｉＧｅにおけるＧｅ組成
比を増やすことによっても長くなる。例えば、成長温度
を５５０℃、Ｓｉ2Ｈ6流量を２．０ｍｌ／ｍｉｎ、Ｇｅ
Ｈ4流量を３．１ｍｌ／ｍｉｎとした場合、Ｇｅ組成比
１５％のＳｉＧｅ層を１００ｎｍ以上選択成長させるこ
とが可能である。これらの方法により、ｎ型単結晶Ｓｉ
Ｇｅ層を開口部内の単結晶Ｓｉ層上に選択成長すること
ができる（図８の（ｃ））。
方法として、表面の材料による堆積開始時間の違いを利
用することができる。成長の初期段階においては、酸化
物などの汚染や結晶の表面状態などの違いにより、成長
が開始されない。堆積が始まるまでの時間は潜伏時間と
呼ばれ、材料や成長条件によって変化する。単結晶基板
上でのエピタキシャル成長は、表面の清浄化が完了して
いる状態ではほとんど潜伏時間は存在しないが、例えば
酸化膜上では、潜伏時間が長いために、酸化膜上に堆積
が開始するまでの間は単結晶上のみに選択的にエピタキ
シャル成長を行うことができる。酸化膜上での潜伏時間
は、ガスの供給量を下げ、成長温度を上げることによっ
て長くすることができ、又、ＳｉＧｅにおけるＧｅ組成
比を増やすことによっても長くなる。例えば、成長温度
を５５０℃、Ｓｉ2Ｈ6流量を２．０ｍｌ／ｍｉｎ、Ｇｅ
Ｈ4流量を３．１ｍｌ／ｍｉｎとした場合、Ｇｅ組成比
１５％のＳｉＧｅ層を１００ｎｍ以上選択成長させるこ
とが可能である。これらの方法により、ｎ型単結晶Ｓｉ
Ｇｅ層を開口部内の単結晶Ｓｉ層上に選択成長すること
ができる（図８の（ｃ））。
【００７８】次いで、ｐ型単結晶ＳｉＧｅＣ層９とｎ型
単結晶Ｓｉ層１１を選択エピタキシャル成長によって形
成する。ここで、高濃度ｐ型多結晶Ｓｉ層からなるベー
ス引き出し層２３の下面では、多結晶Ｓｉ層が露出して
いるため、選択成長を行っても多結晶ＳｉＧｅＣ層や多
結晶Ｓｉ層が堆積する。Ｓｉ基板として面方位が（１０
０）のものを使用した場合、多結晶Ｓ層では、結晶の面
方位として（１１１）や（３１１）が主に表面に現れる
ため、これらの面では成長速度が遅いことから、多結晶
ＳｉＧｅＣ層や多結晶Ｓｉ層の膜厚は、単結晶層よりも
薄くなる。又、成長圧力を下げることにより、面方位依
存性が大きくなることから、ｎ型ＳｉＧｅ層９を形成す
るときには成長圧力を下げ、ｐ型ＳｉＧｅＣ層１１を形
成するときには成長圧力を上げることにより、真性ベー
スと外部ベース層２６が直接接続され、つなぎ部分の抵
抗を下げることができる（図９の（ａ））。尚、上記成
長条件は、成長温度、ガス流量、圧力等を選択成長可能
な範囲ならば変更可能である。例えば、高濃度ｐ型単結
晶ＳｉＧｅＣ層９の成長では、Ｃ組成比が増加するほど
選択性が悪化しやすくなることから、ｎ型単結晶ＳｉＧ
ｅ層７、及びｎ型単結晶Ｓｉ層１１の場合よりも、成長
温度の上昇、ガス流量の減少、成長圧力の低下等を行え
ば良い。
単結晶Ｓｉ層１１を選択エピタキシャル成長によって形
成する。ここで、高濃度ｐ型多結晶Ｓｉ層からなるベー
ス引き出し層２３の下面では、多結晶Ｓｉ層が露出して
いるため、選択成長を行っても多結晶ＳｉＧｅＣ層や多
結晶Ｓｉ層が堆積する。Ｓｉ基板として面方位が（１０
０）のものを使用した場合、多結晶Ｓ層では、結晶の面
方位として（１１１）や（３１１）が主に表面に現れる
ため、これらの面では成長速度が遅いことから、多結晶
ＳｉＧｅＣ層や多結晶Ｓｉ層の膜厚は、単結晶層よりも
薄くなる。又、成長圧力を下げることにより、面方位依
存性が大きくなることから、ｎ型ＳｉＧｅ層９を形成す
るときには成長圧力を下げ、ｐ型ＳｉＧｅＣ層１１を形
成するときには成長圧力を上げることにより、真性ベー
スと外部ベース層２６が直接接続され、つなぎ部分の抵
抗を下げることができる（図９の（ａ））。尚、上記成
長条件は、成長温度、ガス流量、圧力等を選択成長可能
な範囲ならば変更可能である。例えば、高濃度ｐ型単結
晶ＳｉＧｅＣ層９の成長では、Ｃ組成比が増加するほど
選択性が悪化しやすくなることから、ｎ型単結晶ＳｉＧ
ｅ層７、及びｎ型単結晶Ｓｉ層１１の場合よりも、成長
温度の上昇、ガス流量の減少、成長圧力の低下等を行え
ば良い。
【００７９】以上のように、多層膜を形成した後、開口
部の側壁に、エミッタ・ベース分離絶縁膜２７と２８を
順次形成する（図９の（ｂ））。次いで、エミッタ引き
出し層となる高濃度のＰを含んだｐ型多結晶Ｓｉ層１４
を堆積し、更に熱処理を施すことによって、Ｐを上記ｎ
型単結晶Ｓｉ層１１中に拡散し、エミッタ１５を形成す
る。ここで、不純物濃度は、エミッタ抵抗があまり高く
ならないようにするため、約１×１０20ｃｍ- 3以上が好
適である。この後、開口部とその周辺部を除いて、上記
ｐ型多結晶Ｓｉ層１４を除去する。以上により、本実施
形態におけるＳｉＧｅＣを用いたＨＢＴの真性領域が完
成する（図９の（ｃ））。
部の側壁に、エミッタ・ベース分離絶縁膜２７と２８を
順次形成する（図９の（ｂ））。次いで、エミッタ引き
出し層となる高濃度のＰを含んだｐ型多結晶Ｓｉ層１４
を堆積し、更に熱処理を施すことによって、Ｐを上記ｎ
型単結晶Ｓｉ層１１中に拡散し、エミッタ１５を形成す
る。ここで、不純物濃度は、エミッタ抵抗があまり高く
ならないようにするため、約１×１０20ｃｍ- 3以上が好
適である。この後、開口部とその周辺部を除いて、上記
ｐ型多結晶Ｓｉ層１４を除去する。以上により、本実施
形態におけるＳｉＧｅＣを用いたＨＢＴの真性領域が完
成する（図９の（ｃ））。
【００８０】本実施例によれば、真性ベースである高濃
度ｐ型単結晶ＳｉＧｅＣ層９とベース引き出し層である
高濃度ｐ型多結晶Ｓｉ層２３とが、高濃度ｐ型多結晶Ｓ
ｉＧｅＣ層からなる外部ベース層２６を介して自己整合
的に接合している。これにより、実施例１の場合と比
べ、寄生抵抗及び寄生容量が低減することから、このＨ
ＢＴを用いた回路の高速動作が可能となる。 ＜実施例３＞図１０は本願発明に係るＨＢＴの第３の実
施例を示すＨＢＴの真性部分の断面図である。実施例１
との違いは、コレクタのｎ型単結晶ＳｉＧｅ層７とベー
スの高濃度ｐ型単結晶ＳｉＧｅＣ層９の間にコレクタの
一部となるｎ型単結晶ＳｉＧｅＣ層２９を設けたことで
ある。この時、コレクタのｎ型単結晶ＳｉＧｅＣ層２９
とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、
ｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップを小さ
くし、コレクタのｎ型単結晶ＳｉＧｅＣ層２９とｎ型単
結晶ＳｉＧｅ層７の界面において、ｎ型単結晶ＳｉＧｅ
層７側のバンドギャップを小さくすればよい。
度ｐ型単結晶ＳｉＧｅＣ層９とベース引き出し層である
高濃度ｐ型多結晶Ｓｉ層２３とが、高濃度ｐ型多結晶Ｓ
ｉＧｅＣ層からなる外部ベース層２６を介して自己整合
的に接合している。これにより、実施例１の場合と比
べ、寄生抵抗及び寄生容量が低減することから、このＨ
ＢＴを用いた回路の高速動作が可能となる。 ＜実施例３＞図１０は本願発明に係るＨＢＴの第３の実
施例を示すＨＢＴの真性部分の断面図である。実施例１
との違いは、コレクタのｎ型単結晶ＳｉＧｅ層７とベー
スの高濃度ｐ型単結晶ＳｉＧｅＣ層９の間にコレクタの
一部となるｎ型単結晶ＳｉＧｅＣ層２９を設けたことで
ある。この時、コレクタのｎ型単結晶ＳｉＧｅＣ層２９
とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、
ｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップを小さ
くし、コレクタのｎ型単結晶ＳｉＧｅＣ層２９とｎ型単
結晶ＳｉＧｅ層７の界面において、ｎ型単結晶ＳｉＧｅ
層７側のバンドギャップを小さくすればよい。
【００８１】本実施例により、ベース層よりもコレクタ
のｎ型単結晶ＳｉＧｅＣ層２９、更にｎ型単結晶ＳｉＧ
ｅ層７のバンドギャップが小さくなることから、高注入
状態でのコレクタ・ベースにおける伝導帯にエネルギー
の段差が形成され、この段差によってキャリアが加速さ
れることから、高注入状態でＨＢＴの高速動作が実現で
きる。又、ベース層だけでなくコレクタ側にもＣを添加
することにより、更にＢの熱拡散を抑制してベースの厚
さを薄くすることができる。更に、コレクタのｎ型単結
晶ＳｉＧｅＣ層２９において、Ｇｅによる歪みをＣ添加
により打ち消すことが可能となるため、高温の熱処理を
行った後でも、歪みの緩和による結晶欠陥の発生を低減
することができ、ＨＢＴの歩留まりを向上することがで
きる。 ＜実施例４＞図１１は本願発明に係るＨＢＴの第４の実
施例を示すＨＢＴの真性部分の断面図である。図１１に
おいて参照符号３はコレクタの一部となるｎ型単結晶Ｓ
ｉ層を示し、この上に順にコレクタの一部となるｎ型単
結晶ＳｉＧｅＣ層２９、ベースとなる高濃度ｐ型単結晶
ＳｉＧｅ層３０、及びエミッタとなるｎ型単結晶Ｓｉ層
１５を形成している。
のｎ型単結晶ＳｉＧｅＣ層２９、更にｎ型単結晶ＳｉＧ
ｅ層７のバンドギャップが小さくなることから、高注入
状態でのコレクタ・ベースにおける伝導帯にエネルギー
の段差が形成され、この段差によってキャリアが加速さ
れることから、高注入状態でＨＢＴの高速動作が実現で
きる。又、ベース層だけでなくコレクタ側にもＣを添加
することにより、更にＢの熱拡散を抑制してベースの厚
さを薄くすることができる。更に、コレクタのｎ型単結
晶ＳｉＧｅＣ層２９において、Ｇｅによる歪みをＣ添加
により打ち消すことが可能となるため、高温の熱処理を
行った後でも、歪みの緩和による結晶欠陥の発生を低減
することができ、ＨＢＴの歩留まりを向上することがで
きる。 ＜実施例４＞図１１は本願発明に係るＨＢＴの第４の実
施例を示すＨＢＴの真性部分の断面図である。図１１に
おいて参照符号３はコレクタの一部となるｎ型単結晶Ｓ
ｉ層を示し、この上に順にコレクタの一部となるｎ型単
結晶ＳｉＧｅＣ層２９、ベースとなる高濃度ｐ型単結晶
ＳｉＧｅ層３０、及びエミッタとなるｎ型単結晶Ｓｉ層
１５を形成している。
【００８２】単結晶Ｓｉ層もしくは単結晶ＳｉＧｅ層に
Ｃを添加することによりＢの熱拡散は抑制できるが、単
結晶Ｓｉ層もしくは単結晶ＳｉＧｅ層中でのＣの固溶度
が小さいために、Ｃ組成比が大きくなったり、エピタキ
シャル成長温度が高くなると、Ｃを含んだ単結晶層の結
晶性が悪化する。又、高濃度のＢドーピングと同時にＣ
を添加する事により、ＢとＣの結合に起因した欠陥が生
じる。本実施例では、ベース層にはＣを添加せずにコレ
クタ側だけにＣを添加することにより、ｐ型単結晶Ｓｉ
Ｇｅ層からコレクタ側へのＢの拡散を抑制した上で、Ｈ
ＢＴのリーク電流の発生を抑制することができる。 ＜実施例５＞図１２は本願発明に係るＨＢＴの第５の実
施例を示すＨＢＴの真性部分の断面図である。実施例４
との違いは、コレクタのｎ型単結晶Ｓｉ層３とｎ型単結
晶ＳｉＧｅＣ層２９の間にコレクタの一部となるｎ型単
結晶ＳｉＧｅ層７を設けたことである。この時、コレク
タのｎ型単結晶ＳｉＧｅＣ層２９とｎ型単結晶ＳｉＧｅ
層７の界面において、ｎ型単結晶ＳｉＧｅ層側のバンド
ギャップを小さくすればよい。
Ｃを添加することによりＢの熱拡散は抑制できるが、単
結晶Ｓｉ層もしくは単結晶ＳｉＧｅ層中でのＣの固溶度
が小さいために、Ｃ組成比が大きくなったり、エピタキ
シャル成長温度が高くなると、Ｃを含んだ単結晶層の結
晶性が悪化する。又、高濃度のＢドーピングと同時にＣ
を添加する事により、ＢとＣの結合に起因した欠陥が生
じる。本実施例では、ベース層にはＣを添加せずにコレ
クタ側だけにＣを添加することにより、ｐ型単結晶Ｓｉ
Ｇｅ層からコレクタ側へのＢの拡散を抑制した上で、Ｈ
ＢＴのリーク電流の発生を抑制することができる。 ＜実施例５＞図１２は本願発明に係るＨＢＴの第５の実
施例を示すＨＢＴの真性部分の断面図である。実施例４
との違いは、コレクタのｎ型単結晶Ｓｉ層３とｎ型単結
晶ＳｉＧｅＣ層２９の間にコレクタの一部となるｎ型単
結晶ＳｉＧｅ層７を設けたことである。この時、コレク
タのｎ型単結晶ＳｉＧｅＣ層２９とｎ型単結晶ＳｉＧｅ
層７の界面において、ｎ型単結晶ＳｉＧｅ層側のバンド
ギャップを小さくすればよい。
【００８３】本実施例により、高注入状態でのコレクタ
・ベースにおける伝導帯にエネルギーの段差が形成さ
れ、この段差によってキャリアが加速されることから、
ＨＢＴの高速動作が実現できる。又、ＳｉＧｅＣ層と比
較してＳｉＧｅ層の成長速度が速いため、コレクタに同
程度の厚さの単結晶ＳｉＧｅＣ層を用いた時と比べて成
長時間が短縮できるため、トランジスタの製造を行う際
のスループットを向上することが可能となる。 ＜実施例６＞図１３は本願発明に係るＨＢＴの第６の実
施例を示すＨＢＴの真性部分の断面図である。実施例１
との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミ
ッタのｎ型単結晶Ｓｉ層１５の間にエミッタの一部とな
るｎ型単結晶ＳｉＧｅ層３１を設けたことである。この
時、エミッタのｎ型単結晶ＳｉＧｅ層３１とベースのｐ
型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶Ｓ
ｉＧｅＣ層９側のバンドギャップを小さくするように、
ベース中のＣ組成比に応じたＧｅ組成比の段差を設けれ
ばよい。エミッタ側から導入されたＰは、ｎ型単結晶Ｓ
ｉＧｅ層３１において、拡散が抑制される。これによ
り、エミッタ・ベース接合の空乏層が拡大するとキャリ
アの走行時間が増大し、トランジスタの高速動作性能が
低下する。従って、ｎ型単結晶ＳｉＧｅ層３１の膜厚は
１０ｎｍ以下が好適である。
・ベースにおける伝導帯にエネルギーの段差が形成さ
れ、この段差によってキャリアが加速されることから、
ＨＢＴの高速動作が実現できる。又、ＳｉＧｅＣ層と比
較してＳｉＧｅ層の成長速度が速いため、コレクタに同
程度の厚さの単結晶ＳｉＧｅＣ層を用いた時と比べて成
長時間が短縮できるため、トランジスタの製造を行う際
のスループットを向上することが可能となる。 ＜実施例６＞図１３は本願発明に係るＨＢＴの第６の実
施例を示すＨＢＴの真性部分の断面図である。実施例１
との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミ
ッタのｎ型単結晶Ｓｉ層１５の間にエミッタの一部とな
るｎ型単結晶ＳｉＧｅ層３１を設けたことである。この
時、エミッタのｎ型単結晶ＳｉＧｅ層３１とベースのｐ
型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶Ｓ
ｉＧｅＣ層９側のバンドギャップを小さくするように、
ベース中のＣ組成比に応じたＧｅ組成比の段差を設けれ
ばよい。エミッタ側から導入されたＰは、ｎ型単結晶Ｓ
ｉＧｅ層３１において、拡散が抑制される。これによ
り、エミッタ・ベース接合の空乏層が拡大するとキャリ
アの走行時間が増大し、トランジスタの高速動作性能が
低下する。従って、ｎ型単結晶ＳｉＧｅ層３１の膜厚は
１０ｎｍ以下が好適である。
【００８４】図１４に、本実施例のＨＢＴにおけるＧｅ
およびＣ組成比分布を示す。ベース中の不純物であるＢ
は、Ｃの添加と同様にＧｅの組成比が大きいほど拡散が
抑制される。従って、本実施例により、ベース幅が小さ
いＨＢＴの作製が可能となるため、実施例１の効果に加
えて更に高速動作性能を向上することができる。又、図
１４に示すように、Ｇｅ組成比をエミッタ側からベース
に向かって増加させることにより、エミッタのｎ型単結
晶Ｓｉ層１５とｎ型単結晶ＳｉＧｅ層３１の界面で歪み
の量を小さくすることが可能となり、歪みの緩和に伴う
欠陥の発生によるＨＢＴの歩留まり低下を防ぐことがで
きる。
およびＣ組成比分布を示す。ベース中の不純物であるＢ
は、Ｃの添加と同様にＧｅの組成比が大きいほど拡散が
抑制される。従って、本実施例により、ベース幅が小さ
いＨＢＴの作製が可能となるため、実施例１の効果に加
えて更に高速動作性能を向上することができる。又、図
１４に示すように、Ｇｅ組成比をエミッタ側からベース
に向かって増加させることにより、エミッタのｎ型単結
晶Ｓｉ層１５とｎ型単結晶ＳｉＧｅ層３１の界面で歪み
の量を小さくすることが可能となり、歪みの緩和に伴う
欠陥の発生によるＨＢＴの歩留まり低下を防ぐことがで
きる。
【００８５】尚、この例はベースがｐ型単結晶ＳｉＧｅ
層からなる場合にも適用でき、バンドギャップに関して
も、ベースのバンドギャップに対応してＧｅ組成比を設
定すれば、同様の効果が得られることは言うまでもな
い。 ＜実施例７＞図１５は本願発明のＨＢＴの第７の実施例
を示すＨＢＴの真性部分の断面図である。実施例１との
違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタ
のｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ
型単結晶ＳｉＣ層３２を設けたことである。この時、エ
ミッタのｎ型単結晶ＳｉＣ層３２とベースのｐ型単結晶
ＳｉＧｅＣ層９の界面において、ｐ型単結晶ＳｉＧｅＣ
層９側のバンドギャップを小さくするように、例えばベ
ース中のＧｅ組成比に応じたＣ組成比の段差を設けても
良い。本実施例により、ｐ型単結晶ＳｉＧｅＣ層９のみ
ならず、エミッタにおけるＣによってベースからエミッ
タへのＢの拡散が抑制されるため、実施例１の効果に加
えて、更なる高速動作性能の向上が可能となる。又、エ
ミッタのバンドギャップを単結晶Ｓｉ層よりも大きくす
ることが可能となるため、実施例１よりも更にＨＢＴの
電流増幅率を増大させることが可能となる。
層からなる場合にも適用でき、バンドギャップに関して
も、ベースのバンドギャップに対応してＧｅ組成比を設
定すれば、同様の効果が得られることは言うまでもな
い。 ＜実施例７＞図１５は本願発明のＨＢＴの第７の実施例
を示すＨＢＴの真性部分の断面図である。実施例１との
違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタ
のｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ
型単結晶ＳｉＣ層３２を設けたことである。この時、エ
ミッタのｎ型単結晶ＳｉＣ層３２とベースのｐ型単結晶
ＳｉＧｅＣ層９の界面において、ｐ型単結晶ＳｉＧｅＣ
層９側のバンドギャップを小さくするように、例えばベ
ース中のＧｅ組成比に応じたＣ組成比の段差を設けても
良い。本実施例により、ｐ型単結晶ＳｉＧｅＣ層９のみ
ならず、エミッタにおけるＣによってベースからエミッ
タへのＢの拡散が抑制されるため、実施例１の効果に加
えて、更なる高速動作性能の向上が可能となる。又、エ
ミッタのバンドギャップを単結晶Ｓｉ層よりも大きくす
ることが可能となるため、実施例１よりも更にＨＢＴの
電流増幅率を増大させることが可能となる。
【００８６】図１６に本実施例のＨＢＴにおけるＧｅお
よびＣ組成比分布を示す。図１６に示すように、ｐ型単
結晶ＳｉＧｅＣ層９のＧｅ組成比が３０％で、ｎ型単結
晶ＳｉＣ層１５とｐ型単結晶ＳｉＧｅＣ層９のＣ組成比
が０．８％であれば、バンドギャップはｐ型単結晶Ｓｉ
ＧｅＣ層の方が小さくなることから、ｎ型単結晶ＳｉＣ
層３２とｐ型単結晶ＳｉＧｅＣ層９の界面において、Ｃ
組成比の段差を設ける必要はない。
よびＣ組成比分布を示す。図１６に示すように、ｐ型単
結晶ＳｉＧｅＣ層９のＧｅ組成比が３０％で、ｎ型単結
晶ＳｉＣ層１５とｐ型単結晶ＳｉＧｅＣ層９のＣ組成比
が０．８％であれば、バンドギャップはｐ型単結晶Ｓｉ
ＧｅＣ層の方が小さくなることから、ｎ型単結晶ＳｉＣ
層３２とｐ型単結晶ＳｉＧｅＣ層９の界面において、Ｃ
組成比の段差を設ける必要はない。
【００８７】尚、本実施例はベースがｐ型単結晶ＳｉＧ
ｅ層３０からなる場合にも適用でき、バンドギャップに
関しても、ベースのバンドギャップに対応してＣ組成比
を設定すれば、同様の効果が得られることは言うまでも
ない。 ＜実施例８＞図１７は本願発明のＨＢＴの第８の実施例
を示すＨＢＴの真性部分の断面図である。実施例１との
違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタ
のｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ
型単結晶ＳｉＧｅＣ層３３を設けたことである。この
時、エミッタのｎ型単結晶ＳｉＧｅＣ層３３とベースの
ｐ型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶
ＳｉＧｅＣ層９側のバンドギャップを小さくするような
Ｇｅ組成比およびＣ組成比とすればよい。
ｅ層３０からなる場合にも適用でき、バンドギャップに
関しても、ベースのバンドギャップに対応してＣ組成比
を設定すれば、同様の効果が得られることは言うまでも
ない。 ＜実施例８＞図１７は本願発明のＨＢＴの第８の実施例
を示すＨＢＴの真性部分の断面図である。実施例１との
違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタ
のｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ
型単結晶ＳｉＧｅＣ層３３を設けたことである。この
時、エミッタのｎ型単結晶ＳｉＧｅＣ層３３とベースの
ｐ型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶
ＳｉＧｅＣ層９側のバンドギャップを小さくするような
Ｇｅ組成比およびＣ組成比とすればよい。
【００８８】本実施例により、ＧｅとＣの双方によりベ
ースからエミッタへのＢの拡散が抑制されるため、実施
例１の効果に加えて、更なる高速動作性能の向上が可能
となる。
ースからエミッタへのＢの拡散が抑制されるため、実施
例１の効果に加えて、更なる高速動作性能の向上が可能
となる。
【００８９】尚、本実施例はベースがｐ型単結晶ＳｉＧ
ｅ層３０からなる場合にも適用でき、バンドギャップに
関しても、ベースのバンドギャップに対応してＧｅ組成
比およびＣ組成比を設定すれば、同様の効果が得られる
ことは言うまでもない。 ＜実施例９＞図１８は本願発明のＨＢＴの第６の実施例
を示すＨＢＴの真性部分の断面図である。実施例１との
違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタ
のｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ
型単結晶ＳｉＧｅＣ層３３とｎ型単結晶ＳｉＣ層３２を
設けたことである。この時、エミッタのｎ型単結晶Ｓｉ
ＧｅＣ層３３とベースのｐ型単結晶ＳｉＧｅＣ層９の界
面において、ｐ型単結晶ＳｉＧｅＣ層９側のバンドギャ
ップを小さくするようなＧｅ組成比およびＣ組成比と
し、エミッタのｎ型単結晶ＳｉＣ層３２のベース側のバ
ンドギャップがベースのｐ型単結晶ＳｉＧｅＣ層９のエ
ミッタ側のバンドギャップよりも大きくなるＧｅ組成比
およびＣ組成比とすればよい。更にＧｅ組成比およびＣ
組成比を変化させることにより、ヘテロ界面において転
位や欠陥が発生しにくくなる。従って、これらを介した
リーク電流や不純物の拡散が抑制されることから、ＨＢ
Ｔの歩留まり向上、及び特性のバラつき低減が実現され
る。
ｅ層３０からなる場合にも適用でき、バンドギャップに
関しても、ベースのバンドギャップに対応してＧｅ組成
比およびＣ組成比を設定すれば、同様の効果が得られる
ことは言うまでもない。 ＜実施例９＞図１８は本願発明のＨＢＴの第６の実施例
を示すＨＢＴの真性部分の断面図である。実施例１との
違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタ
のｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ
型単結晶ＳｉＧｅＣ層３３とｎ型単結晶ＳｉＣ層３２を
設けたことである。この時、エミッタのｎ型単結晶Ｓｉ
ＧｅＣ層３３とベースのｐ型単結晶ＳｉＧｅＣ層９の界
面において、ｐ型単結晶ＳｉＧｅＣ層９側のバンドギャ
ップを小さくするようなＧｅ組成比およびＣ組成比と
し、エミッタのｎ型単結晶ＳｉＣ層３２のベース側のバ
ンドギャップがベースのｐ型単結晶ＳｉＧｅＣ層９のエ
ミッタ側のバンドギャップよりも大きくなるＧｅ組成比
およびＣ組成比とすればよい。更にＧｅ組成比およびＣ
組成比を変化させることにより、ヘテロ界面において転
位や欠陥が発生しにくくなる。従って、これらを介した
リーク電流や不純物の拡散が抑制されることから、ＨＢ
Ｔの歩留まり向上、及び特性のバラつき低減が実現され
る。
【００９０】本実施例により、ＧｅとＣの双方によりベ
ースからエミッタへのＢの拡散が抑制されるため、実施
例１の効果に加えて、更なる高速動作性能の向上が可能
となる。又、エミッタのバンドギャップを単結晶Ｓｉ層
よりも大きくすることが可能となるため、実施例１より
も更にＨＢＴの電流増幅率を増大させることが可能とな
る。
ースからエミッタへのＢの拡散が抑制されるため、実施
例１の効果に加えて、更なる高速動作性能の向上が可能
となる。又、エミッタのバンドギャップを単結晶Ｓｉ層
よりも大きくすることが可能となるため、実施例１より
も更にＨＢＴの電流増幅率を増大させることが可能とな
る。
【００９１】尚、本実施例はベースがｐ型単結晶ＳｉＧ
ｅ層３０からなる場合にも適用でき、バンドギャップに
関しても、ベースのバンドギャップに対応してＧｅ組成
比およびＣ組成比を設定すれば、同様の効果が得られる
ことは言うまでもない。 ＜実施例１０＞図１９は本願発明に係るＨＢＴの第１０
の実施例を示すＨＢＴのＧｅおよびＣ組成比分布であ
る。実施例１との違いは、ベースおよびコレクタの少な
くとも一部において、Ｇｅ組成比がエミッタ側からコレ
クタ側に向かって増加することである。
ｅ層３０からなる場合にも適用でき、バンドギャップに
関しても、ベースのバンドギャップに対応してＧｅ組成
比およびＣ組成比を設定すれば、同様の効果が得られる
ことは言うまでもない。 ＜実施例１０＞図１９は本願発明に係るＨＢＴの第１０
の実施例を示すＨＢＴのＧｅおよびＣ組成比分布であ
る。実施例１との違いは、ベースおよびコレクタの少な
くとも一部において、Ｇｅ組成比がエミッタ側からコレ
クタ側に向かって増加することである。
【００９２】本実施例によれば、伝導帯の傾斜に起因し
たドリフト電界によって、ベースもしくはコレクタ中で
電子がより一層加速されることから、実施例１の場合と
比べ、ＨＢＴの動作速度を向上させることができる。
又、エミッタを単結晶Ｓｉ層１５で形成している場合、
単結晶Ｓｉ層１５とベースの単結晶ＳｉＧｅＣ層９もし
くは単結晶ＳｉＧｅ層３０との界面において格子歪に起
因した転位や欠陥の発生を抑制できる。従って、これら
を介したリーク電流の発生やドーパントの拡散を低減で
きる。これにより、ＨＢＴの歩留まり向上、及び特性の
バラつき低減が達成できる。更に、本実施例は、実施例
１の場合と比べ、半導体層に内包される歪みが小さい。
これにより、熱処理に伴う転位や欠陥の発生は抑制され
ることから、ＨＢＴの歩留まりが向上し、特性のバラつ
き低減が達成可能である。 ＜実施例１１＞図２０は本願発明のＨＢＴの第１１の実
施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実
施例１との違いは、コレクタのｎ型単結晶ＳｉＧｅ層の
少なくとも一部において、Ｇｅ組成比がエミッタ側から
コレクタ側に向かって減少することである。
たドリフト電界によって、ベースもしくはコレクタ中で
電子がより一層加速されることから、実施例１の場合と
比べ、ＨＢＴの動作速度を向上させることができる。
又、エミッタを単結晶Ｓｉ層１５で形成している場合、
単結晶Ｓｉ層１５とベースの単結晶ＳｉＧｅＣ層９もし
くは単結晶ＳｉＧｅ層３０との界面において格子歪に起
因した転位や欠陥の発生を抑制できる。従って、これら
を介したリーク電流の発生やドーパントの拡散を低減で
きる。これにより、ＨＢＴの歩留まり向上、及び特性の
バラつき低減が達成できる。更に、本実施例は、実施例
１の場合と比べ、半導体層に内包される歪みが小さい。
これにより、熱処理に伴う転位や欠陥の発生は抑制され
ることから、ＨＢＴの歩留まりが向上し、特性のバラつ
き低減が達成可能である。 ＜実施例１１＞図２０は本願発明のＨＢＴの第１１の実
施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実
施例１との違いは、コレクタのｎ型単結晶ＳｉＧｅ層の
少なくとも一部において、Ｇｅ組成比がエミッタ側から
コレクタ側に向かって減少することである。
【００９３】本実施例により、コレクタの単結晶Ｓｉ層
３と単結晶ＳｉＧｅ層７の界面での格子定数の違いを抑
えることが可能となるため、界面において、格子歪の変
化が小さくなっている。このため、歪に起因した転位や
欠陥の発生を減らすことができるため、これらを介した
リーク電流の発生やドーパントの拡散を低減できる。従
って、ＨＢＴの歩留まり向上、及び特性のバラつき低減
が達成可能である。又、本実施例において、ｎ型単結晶
Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７のヘテロ界面におい
て、Ｇｅ組成比を０％で連続的に接続させることによ
り、伝導帯にはノッチが形成されない。従って、高コレ
クタ電流のとき、ノッチにおいて電子の走行が阻害され
ることによって、ＨＢＴの動作速度が悪化しないように
することができる。
３と単結晶ＳｉＧｅ層７の界面での格子定数の違いを抑
えることが可能となるため、界面において、格子歪の変
化が小さくなっている。このため、歪に起因した転位や
欠陥の発生を減らすことができるため、これらを介した
リーク電流の発生やドーパントの拡散を低減できる。従
って、ＨＢＴの歩留まり向上、及び特性のバラつき低減
が達成可能である。又、本実施例において、ｎ型単結晶
Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７のヘテロ界面におい
て、Ｇｅ組成比を０％で連続的に接続させることによ
り、伝導帯にはノッチが形成されない。従って、高コレ
クタ電流のとき、ノッチにおいて電子の走行が阻害され
ることによって、ＨＢＴの動作速度が悪化しないように
することができる。
【００９４】尚、本実施例は、コレクタがｎ型単結晶Ｓ
ｉＧｅＣ層２９からなる場合にも適用でき、同様の効果
が得られることは言うまでもない。 ＜実施例１２＞図２１は本願発明のＨＢＴの第１２の実
施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実
施例７との違いは、エミッタのｎ型単結晶ＳｉＣ層３２
の少なくとも一部において、Ｃ組成比がエミッタ側から
コレクタ側に向かって増加することである。
ｉＧｅＣ層２９からなる場合にも適用でき、同様の効果
が得られることは言うまでもない。 ＜実施例１２＞図２１は本願発明のＨＢＴの第１２の実
施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実
施例７との違いは、エミッタのｎ型単結晶ＳｉＣ層３２
の少なくとも一部において、Ｃ組成比がエミッタ側から
コレクタ側に向かって増加することである。
【００９５】本実施例により、エミッタの単結晶Ｓｉ層
１５とｎ型単結晶ＳｉＣ層３２の界面でが格子歪の変化
が小さくなっている。このため、歪に起因した転位や欠
陥の発生を減らすことができるため、これらを介したリ
ーク電流の発生やドーパントの拡散を低減できる。従っ
て、ＨＢＴの歩留まり向上、及び特性のバラつき低減が
達成可能である。尚、本実施例はエミッタがｎ型単結晶
ＳｉＧｅＣ層からなる場合にも適用でき、同様の効果が
得られることは言うまでもない。 ＜実施例１３＞図２２は本願発明に係るＨＢＴの第１３
の実施例を示すＨＢＴのＧｅおよびＣ組成比分布であ
る。実施例７との違いは、ベースのｐ型単結晶ＳｉＧｅ
Ｃ層９の少なくとも一部において、Ｃ組成比がエミッタ
側からコレクタ側に向かって減少することである。
１５とｎ型単結晶ＳｉＣ層３２の界面でが格子歪の変化
が小さくなっている。このため、歪に起因した転位や欠
陥の発生を減らすことができるため、これらを介したリ
ーク電流の発生やドーパントの拡散を低減できる。従っ
て、ＨＢＴの歩留まり向上、及び特性のバラつき低減が
達成可能である。尚、本実施例はエミッタがｎ型単結晶
ＳｉＧｅＣ層からなる場合にも適用でき、同様の効果が
得られることは言うまでもない。 ＜実施例１３＞図２２は本願発明に係るＨＢＴの第１３
の実施例を示すＨＢＴのＧｅおよびＣ組成比分布であ
る。実施例７との違いは、ベースのｐ型単結晶ＳｉＧｅ
Ｃ層９の少なくとも一部において、Ｃ組成比がエミッタ
側からコレクタ側に向かって減少することである。
【００９６】本実施例によれば、ｐ型単結晶ＳｉＧｅＣ
層９において、伝導体には傾斜が付けられていることか
ら、ドリフト電界により電子が加速され、実施例１の場
合と比べ、トランジスタの動作速度を向上できる。更
に、本実施例では、実施例３よりもｎ型単結晶ＳｉＧｅ
Ｃ層２９のＣ組成比が小さいことから、結晶性向上のた
め、成長温度を低下させなくても良い。従って、ｎ型単
結晶ＳｉＧｅＣ層２９の成長時間が大幅に減少するた
め、ＳｉＧｅＣＨＢＴを製造する際のスループットを向
上できる。尚、本実施例はコレクタのｎ型単結晶ＳｉＧ
ｅ層を設けた場合にも適用でき、同様の効果が得られる
ことは言うまでもない。 ＜実施例１４＞図２３は本願発明のＨＢＴの第１４の実
施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実
施例１との違いは、エミッタ、ベース、コレクタの少な
くとも一部において、Ｇｅ組成比がＣ組成比と５から２
０までの比率を保ちながら変化することである。この比
率の範囲では、単結晶Ｓｉ層上に成長した単結晶ＳｉＧ
ｅＣ層の格子定数がＳｉに近い。これにより、ｎ型単結
晶Ｓｉ層３とｎ型単結晶ＳｉＧｅＣ層２９の間に挟まれ
たｎ型単結晶ＳｉＧｅ層７の歪みが低減されることか
ら、エミッタを形成するときの熱処理において、ｎ型単
結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７のヘテロ界面に
おいて、転位や欠陥が発生しにくくなり、これらを介し
たリーク電流や不純物の拡散が抑制されることから、Ｈ
ＢＴの歩留まり向上、及び信頼性向上が実現可能であ
る。又、本実施例によれば、単結晶ＳｉＧｅＣ層の表面
ラフネスは０.２０ｎｍ以下となり、同じＧｅ組成比を
有する単結晶ＳｉＧｅ層の表面ラフネスとほぼ同等にな
る。これにより、実施例２の場合と比べ、高濃度ｐ型単
結晶ＳｉＧｅＣ層９と外部ベース層２６の界面に発生す
る隙間が小さくなり、接触面積が増加する。これによ
り、ベース抵抗が減少することから、ＨＢＴのより一層
の高速動作が実現できる。
層９において、伝導体には傾斜が付けられていることか
ら、ドリフト電界により電子が加速され、実施例１の場
合と比べ、トランジスタの動作速度を向上できる。更
に、本実施例では、実施例３よりもｎ型単結晶ＳｉＧｅ
Ｃ層２９のＣ組成比が小さいことから、結晶性向上のた
め、成長温度を低下させなくても良い。従って、ｎ型単
結晶ＳｉＧｅＣ層２９の成長時間が大幅に減少するた
め、ＳｉＧｅＣＨＢＴを製造する際のスループットを向
上できる。尚、本実施例はコレクタのｎ型単結晶ＳｉＧ
ｅ層を設けた場合にも適用でき、同様の効果が得られる
ことは言うまでもない。 ＜実施例１４＞図２３は本願発明のＨＢＴの第１４の実
施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実
施例１との違いは、エミッタ、ベース、コレクタの少な
くとも一部において、Ｇｅ組成比がＣ組成比と５から２
０までの比率を保ちながら変化することである。この比
率の範囲では、単結晶Ｓｉ層上に成長した単結晶ＳｉＧ
ｅＣ層の格子定数がＳｉに近い。これにより、ｎ型単結
晶Ｓｉ層３とｎ型単結晶ＳｉＧｅＣ層２９の間に挟まれ
たｎ型単結晶ＳｉＧｅ層７の歪みが低減されることか
ら、エミッタを形成するときの熱処理において、ｎ型単
結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７のヘテロ界面に
おいて、転位や欠陥が発生しにくくなり、これらを介し
たリーク電流や不純物の拡散が抑制されることから、Ｈ
ＢＴの歩留まり向上、及び信頼性向上が実現可能であ
る。又、本実施例によれば、単結晶ＳｉＧｅＣ層の表面
ラフネスは０.２０ｎｍ以下となり、同じＧｅ組成比を
有する単結晶ＳｉＧｅ層の表面ラフネスとほぼ同等にな
る。これにより、実施例２の場合と比べ、高濃度ｐ型単
結晶ＳｉＧｅＣ層９と外部ベース層２６の界面に発生す
る隙間が小さくなり、接触面積が増加する。これによ
り、ベース抵抗が減少することから、ＨＢＴのより一層
の高速動作が実現できる。
【００９７】又、本実施例では、ラフネスが０.２０ｎ
ｍ以下であることにより、ｎ型単結晶ＳｉＧｅＣ層２
９、及びｐ型単結晶ＳｉＧｅＣ層９の膜厚が均一とな
る。これにより、ＨＢＴの特性のバラつきが減少し、歩
留まりが向上する。尚、本実施例はエミッタ、ベース、
コレクタの少なくとも一部に単結晶ＳｉＧｅＣ層を含ん
でいるＨＢＴには全て適用でき、同様の効果が得られる
ことは言うまでもない。 ＜本願発明の一般的特徴のまとめ＞本願発明によれば、
コレクタのｎ型単結晶Ｓｉ層とベースのｐ型単結晶Ｓｉ
ＧｅＣ層の間に、コレクタの単結晶ＳｉＧｅ層を設ける
場合、単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅＣ層のヘ
テロ界面において、単結晶ＳｉＧｅ層のバンドギャップ
がｐ型単結晶ＳｉＧｅＣ層以下とすることにより、コレ
クタ電流が増加した場合でも、ベースから近い位置にエ
ネルギー障壁が形成されないため、電子の走行が阻害さ
れない。これにより、高コレクタ電流時であっても、低
コレクタ電流時と同様のＨＢＴの高い動作速度を維持す
ることができる。又、コレクタに単結晶ＳｉＧｅ層を設
けることにより、同程度の膜厚を有するＳｉＧｅＣ層を
設ける場合と比べ、真性部分の形成時間が短縮すること
から、ＨＢＴの製造コストを削減できる。更に、ＨＢＴ
の真性部分を選択エピタキシャル成長を用いて形成する
とき、絶縁膜上に多結晶半導体層が形成されにくくな
る。この結果、ベース、エミッタ等でのショートの発生
が少なくなり、ＨＢＴの信頼性が向上する。真性部分に
設けた単結晶ＳｉＧｅＣ層のＧｅとＣの比率を５から２
０までの間とし、ＧｅとＣの組成比を連動させることに
より、単結晶ＳｉＧｅＣ層の表面ラフネスが小さくなる
ことから、真性ベースのｐ型単結晶ＳｉＧｅＣ層と外部
ベース層の接触面積が増加し、ベース抵抗が下がる。こ
れにより、ＨＢＴの動作速度を高めることができる。
ｍ以下であることにより、ｎ型単結晶ＳｉＧｅＣ層２
９、及びｐ型単結晶ＳｉＧｅＣ層９の膜厚が均一とな
る。これにより、ＨＢＴの特性のバラつきが減少し、歩
留まりが向上する。尚、本実施例はエミッタ、ベース、
コレクタの少なくとも一部に単結晶ＳｉＧｅＣ層を含ん
でいるＨＢＴには全て適用でき、同様の効果が得られる
ことは言うまでもない。 ＜本願発明の一般的特徴のまとめ＞本願発明によれば、
コレクタのｎ型単結晶Ｓｉ層とベースのｐ型単結晶Ｓｉ
ＧｅＣ層の間に、コレクタの単結晶ＳｉＧｅ層を設ける
場合、単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅＣ層のヘ
テロ界面において、単結晶ＳｉＧｅ層のバンドギャップ
がｐ型単結晶ＳｉＧｅＣ層以下とすることにより、コレ
クタ電流が増加した場合でも、ベースから近い位置にエ
ネルギー障壁が形成されないため、電子の走行が阻害さ
れない。これにより、高コレクタ電流時であっても、低
コレクタ電流時と同様のＨＢＴの高い動作速度を維持す
ることができる。又、コレクタに単結晶ＳｉＧｅ層を設
けることにより、同程度の膜厚を有するＳｉＧｅＣ層を
設ける場合と比べ、真性部分の形成時間が短縮すること
から、ＨＢＴの製造コストを削減できる。更に、ＨＢＴ
の真性部分を選択エピタキシャル成長を用いて形成する
とき、絶縁膜上に多結晶半導体層が形成されにくくな
る。この結果、ベース、エミッタ等でのショートの発生
が少なくなり、ＨＢＴの信頼性が向上する。真性部分に
設けた単結晶ＳｉＧｅＣ層のＧｅとＣの比率を５から２
０までの間とし、ＧｅとＣの組成比を連動させることに
より、単結晶ＳｉＧｅＣ層の表面ラフネスが小さくなる
ことから、真性ベースのｐ型単結晶ＳｉＧｅＣ層と外部
ベース層の接触面積が増加し、ベース抵抗が下がる。こ
れにより、ＨＢＴの動作速度を高めることができる。
【００９８】以下に本願発明の主な実施の諸形態を列挙
する。 （１）第１導電型単結晶Ｓｉ層上に設けられた第１導電
型単結晶ＳｉＧｅ層からなるコレクタと、前記第１導電
型単結晶ＳｉＧｅＣ上に設けられた前記第１導電型と反
対導電型の第２導電型単結晶ＳｉＧｅＣ層からなるベー
スと、前記第２導電型単結晶ＳｉＧｅＣ層上に設けられ
た第２の第１導電型単結晶Ｓｉ層からなるエミッタを有
するヘテロ接合バイポーラトランジスタであって、前記
第１導電型単結晶ＳｉＧｅ層の第２導電型単結晶ＳｉＧ
ｅＣ層側のバンドギャップが前記第２導電型単結晶Ｓｉ
ＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバンドギャ
ップと略等しいかもしくは小さい事を特徴とするヘテロ
接合バイポーラトランジスタ。 （２）前記第１導電型単結晶ＳｉＧｅ層と第２導電型単
結晶ＳｉＧｅＣ層の間に更にコレクタの一部となる第１
導電型単結晶ＳｉＧｅＣ層を有し、前記第１導電型単結
晶ＳｉＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバン
ドギャップが前記第１導電型単結晶ＳｉＧｅ層の第１導
電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しい
かもしくは大きく、且つ、前記第１導電型単結晶ＳｉＧ
ｅＣ層の第２導電型単結晶ＳｉＧｅＣ層側のバンドギャ
ップが前記第２導電型単結晶ＳｉＧｅＣ層の第１導電型
単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかも
しくは小さいことを特徴とする請求項１記載のヘテロ接
合バイポーラトランジスタ。 （３）第１導電型単結晶Ｓｉ層上に設けられた第１導電
型単結晶ＳｉＧｅＣ層からなるコレクタと、前記第１導
電型単結晶ＳｉＧｅＣ上に設けられた前記第１導電型と
反対導電型の第２導電型単結晶ＳｉＧｅ層からなるベー
スと、前記第２導電型単結晶ＳｉＧｅ層上に設けられた
第２の第１導電型単結晶Ｓｉ層からなるエミッタを有す
るヘテロ接合バイポーラトランジスタであって、前記第
１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶ＳｉＧ
ｅ層側のバンドギャップが前記第２導電型単結晶ＳｉＧ
ｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャッ
プと略等しいかもしくは小さい事を特徴とするヘテロ接
合バイポーラトランジスタ。 （４）前記第１導電型単結晶Ｓｉ層と第１導電型単結晶
ＳｉＧｅＣ層の間に更にコレクタの一部となる第１導電
型単結晶ＳｉＧｅ層を有し、前記第１導電型単結晶Ｓｉ
Ｇｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャ
ップが前記第１導電型単結晶ＳｉＧｅＣ層の第１導電型
単結晶ＳｉＧｅ層側のバンドギャップと略等しいかもし
くは小さいことを特徴とする前項（３）に記載のヘテロ
接合バイポーラトランジスタ。 （５）前記第２導電型単結晶層と第２の第１導電型単結
晶Ｓｉ層の間に更にエミッタの一部となる第２の第１導
電型単結晶ＳｉＧｅ層を有することを特徴とする前項
（１）より（４）に記載のヘテロ接合バイポーラトラン
ジスタ。 （６）前記第２の第１導電型単結晶ＳｉＧｅ層の第２導
電型単結晶層側のバンドギャップが前記第２導電型単結
晶層の第２の第１導電型単結晶ＳｉＧｅ層側のバンドギ
ャップと略等しいかもしくは大きいことを特徴とする前
記（５）に記載のヘテロ接合バイポーラトランジスタ。 （７）前記第２導電型単結晶層と第２の第１導電型単結
晶Ｓｉ層の間に更にエミッタの一部となる第１導電型単
結晶ＳｉＣ層を有することを特徴とする前項（１）より
（４）に記載のヘテロ接合バイポーラトランジスタ。 （８）前記第１導電型単結晶ＳｉＣ層の第２導電型単結
晶層側のバンドギャップが前記第２導電型単結晶層の第
１導電型単結晶ＳｉＣ層側のバンドギャップと略等しい
かもしくは大きいことを特徴とする前記（７）に記載の
ヘテロ接合バイポーラトランジスタ。 （９）前記第２導電型単結晶層と第２の第１導電型単結
晶Ｓｉ層の間に更にエミッタの一部となる第２の第１導
電型単結晶ＳｉＧｅＣ層を有することを特徴とする前項
（１）より（４）に記載のヘテロ接合バイポーラトラン
ジスタ。 （１０）前記第２の第１導電型単結晶ＳｉＧｅＣ層の第
２導電型単結晶層側のバンドギャップが前記第２導電型
単結晶層の第２の第１導電型単結晶ＳｉＧｅＣ層側のバ
ンドギャップと略等しいかもしくは大きいことを特徴と
する前項（９）に記載のヘテロ接合バイポーラトランジ
スタ。 （１１）前記第２導電型単結晶層と第２の第１導電型単
結晶Ｓｉ層の間において、前記第２導電型単結晶層上に
設けられたエミッタの一部となる第２の第１導電型単結
晶ＳｉＧｅＣ層と、前記第１導電型単結晶ＳｉＧｅＣ層
上に設けられたエミッタの一部となる第１導電型単結晶
ＳｉＣ層を有することを特徴とする前項（１）より
（４）に記載のヘテロ接合バイポーラトランジスタ。 （１２）前記第２の第１導電型単結晶ＳｉＧｅＣ層の第
２導電型単結晶層側のバンドギャップが第２導電型単結
晶層の第２の第１導電型単結晶ＳｉＧｅＣ層側のバンド
ギャップと略等しいかもしくは大きいことを特徴とする
前項（１１）に記載のヘテロ接合バイポーラトランジス
タ。 （１３）前記第１導電型単結晶ＳｉＣ層の第２導電型単
結晶層側のバンドギャップが第２導電型単結晶層の第１
導電型単結晶ＳｉＣ層側のバンドギャップと略等しいか
もしくは大きいことを特徴とする前項（１１）又は（１
２）に記載のヘテロ接合バイポーラトランジスタ。 （１４）ベースとコレクタの少なくとも一部で、エミッ
タ側からコレクタ側に向かってＧｅ組成比が増加する領
域を有することを特徴とする前項（１）より（１３）に
記載のヘテロ接合バイポーラトランジスタ。 （１５）前記第２の第１導電型単結晶ＳｉＧｅ層中の少
なくとも一部において、エミッタ側からコレクタ側に向
かってＧｅ組成比が増加する領域を有することを特徴と
する前項（５）又は（６）に記載のヘテロ接合バイポー
ラトランジスタ。 （１６）前記第２の第１導電型単結晶ＳｉＧｅＣ層中の
少なくとも一部において、エミッタ側からコレクタ側に
向かってＧｅ組成比が増加する領域を有することを特徴
とする前項（９）より（１３）に記載のヘテロ接合バイ
ポーラトランジスタ。 （１７）コレクタの少なくとも一部において、エミッタ
側からコレクタ側に向かってＧｅ組成比が減少する領域
を有することを特徴とする前項（１）より（１６）に記
載のヘテロ接合バイポーラトランジスタ。 （１８）エミッタの少なくとも一部に、エミッタ側から
コレクタ側に向かってＣ組成比が増加する領域を有する
ことを特徴とする前項（５）より（１７）に記載のヘテ
ロ接合バイポーラトランジスタ。 （１９）ベースとコレクタの少なくとも一部に、エミッ
タ側からコレクタ側に向かってＣ組成比が減少する領域
を有することを特徴とする前項（２）より（１８）に記
載のヘテロ接合バイポーラトランジスタ。 （２０）ＧｅとＣを共に含む単結晶層におけるＧｅ組成
のＣ組成に対する比が５以上２０以下であることを特徴
とする前項（１）より（２）及び（５）より（１９）に
記載のヘテロ接合バイポーラトランジスタ。 （２１）単結晶基板上に設けられた開口部を有する絶縁
膜と、前記絶縁膜の開口部内に設けられたコレクタとな
る第１導電型単結晶ＳｉＧｅ層と、前記第１導電型単結
晶ＳｉＧｅ層上に設けられた第２導電型単結晶ＳｉＧｅ
Ｃ層と、前記第２導電型単結晶ＳｉＧｅＣ層上に設けら
れた第２の第１導電型単結晶Ｓｉ層を有することを特徴
とする前項（１）より（２）及び（５）より（２０）に
記載のヘテロ接合バイポーラトランジスタ。 （２２）単結晶基板上に絶縁膜を形成する工程と、前記
絶縁膜に開口部を設ける工程と、前記開口部内のみにコ
レクタとなる第１導電型単結晶ＳｉＧｅ層を選択エピタ
キシャル成長により形成する工程と、前記開口部内のみ
に前記第１導電型単結晶ＳｉＧｅ層上に第２導電型単結
晶ＳｉＧｅＣ層を選択エピタキシャル成長により形成す
ることを特徴とするヘテロ接合バイポーラトランジスタ
の製造方法。 （２３）単結晶基板上に設けられた開口部を有する絶縁
膜と、前記絶縁膜の開口部内に設けられたコレクタとな
る第１導電型単結晶ＳｉＧｅＣ層と、前記第１導電型単
結晶ＳｉＧｅＣ層上に設けられた第２導電型単結晶Ｓｉ
Ｇｅ層と、前記第２導電型単結晶ＳｉＧｅ層上に設けら
れた第２の第１導電型単結晶Ｓｉ層を有することを特徴
とする前項（３）より（２０）に記載のヘテロ接合バイ
ポーラトランジスタ。 （２４）単結晶基板上に絶縁膜を形成する工程と、前記
絶縁膜に開口部を設ける工程と、前記開口部内のみにコ
レクタとなる第１導電型単結晶ＳｉＧｅＣ層を選択エピ
タキシャル成長により形成する工程と、前記開口部内の
みに前記第１導電型単結晶ＳｉＧｅＣ層上に第２導電型
単結晶ＳｉＧｅ層を選択エピタキシャル成長により形成
することを特徴とするヘテロ接合バイポーラトランジス
タの製造方法。
する。 （１）第１導電型単結晶Ｓｉ層上に設けられた第１導電
型単結晶ＳｉＧｅ層からなるコレクタと、前記第１導電
型単結晶ＳｉＧｅＣ上に設けられた前記第１導電型と反
対導電型の第２導電型単結晶ＳｉＧｅＣ層からなるベー
スと、前記第２導電型単結晶ＳｉＧｅＣ層上に設けられ
た第２の第１導電型単結晶Ｓｉ層からなるエミッタを有
するヘテロ接合バイポーラトランジスタであって、前記
第１導電型単結晶ＳｉＧｅ層の第２導電型単結晶ＳｉＧ
ｅＣ層側のバンドギャップが前記第２導電型単結晶Ｓｉ
ＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバンドギャ
ップと略等しいかもしくは小さい事を特徴とするヘテロ
接合バイポーラトランジスタ。 （２）前記第１導電型単結晶ＳｉＧｅ層と第２導電型単
結晶ＳｉＧｅＣ層の間に更にコレクタの一部となる第１
導電型単結晶ＳｉＧｅＣ層を有し、前記第１導電型単結
晶ＳｉＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバン
ドギャップが前記第１導電型単結晶ＳｉＧｅ層の第１導
電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しい
かもしくは大きく、且つ、前記第１導電型単結晶ＳｉＧ
ｅＣ層の第２導電型単結晶ＳｉＧｅＣ層側のバンドギャ
ップが前記第２導電型単結晶ＳｉＧｅＣ層の第１導電型
単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかも
しくは小さいことを特徴とする請求項１記載のヘテロ接
合バイポーラトランジスタ。 （３）第１導電型単結晶Ｓｉ層上に設けられた第１導電
型単結晶ＳｉＧｅＣ層からなるコレクタと、前記第１導
電型単結晶ＳｉＧｅＣ上に設けられた前記第１導電型と
反対導電型の第２導電型単結晶ＳｉＧｅ層からなるベー
スと、前記第２導電型単結晶ＳｉＧｅ層上に設けられた
第２の第１導電型単結晶Ｓｉ層からなるエミッタを有す
るヘテロ接合バイポーラトランジスタであって、前記第
１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶ＳｉＧ
ｅ層側のバンドギャップが前記第２導電型単結晶ＳｉＧ
ｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャッ
プと略等しいかもしくは小さい事を特徴とするヘテロ接
合バイポーラトランジスタ。 （４）前記第１導電型単結晶Ｓｉ層と第１導電型単結晶
ＳｉＧｅＣ層の間に更にコレクタの一部となる第１導電
型単結晶ＳｉＧｅ層を有し、前記第１導電型単結晶Ｓｉ
Ｇｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャ
ップが前記第１導電型単結晶ＳｉＧｅＣ層の第１導電型
単結晶ＳｉＧｅ層側のバンドギャップと略等しいかもし
くは小さいことを特徴とする前項（３）に記載のヘテロ
接合バイポーラトランジスタ。 （５）前記第２導電型単結晶層と第２の第１導電型単結
晶Ｓｉ層の間に更にエミッタの一部となる第２の第１導
電型単結晶ＳｉＧｅ層を有することを特徴とする前項
（１）より（４）に記載のヘテロ接合バイポーラトラン
ジスタ。 （６）前記第２の第１導電型単結晶ＳｉＧｅ層の第２導
電型単結晶層側のバンドギャップが前記第２導電型単結
晶層の第２の第１導電型単結晶ＳｉＧｅ層側のバンドギ
ャップと略等しいかもしくは大きいことを特徴とする前
記（５）に記載のヘテロ接合バイポーラトランジスタ。 （７）前記第２導電型単結晶層と第２の第１導電型単結
晶Ｓｉ層の間に更にエミッタの一部となる第１導電型単
結晶ＳｉＣ層を有することを特徴とする前項（１）より
（４）に記載のヘテロ接合バイポーラトランジスタ。 （８）前記第１導電型単結晶ＳｉＣ層の第２導電型単結
晶層側のバンドギャップが前記第２導電型単結晶層の第
１導電型単結晶ＳｉＣ層側のバンドギャップと略等しい
かもしくは大きいことを特徴とする前記（７）に記載の
ヘテロ接合バイポーラトランジスタ。 （９）前記第２導電型単結晶層と第２の第１導電型単結
晶Ｓｉ層の間に更にエミッタの一部となる第２の第１導
電型単結晶ＳｉＧｅＣ層を有することを特徴とする前項
（１）より（４）に記載のヘテロ接合バイポーラトラン
ジスタ。 （１０）前記第２の第１導電型単結晶ＳｉＧｅＣ層の第
２導電型単結晶層側のバンドギャップが前記第２導電型
単結晶層の第２の第１導電型単結晶ＳｉＧｅＣ層側のバ
ンドギャップと略等しいかもしくは大きいことを特徴と
する前項（９）に記載のヘテロ接合バイポーラトランジ
スタ。 （１１）前記第２導電型単結晶層と第２の第１導電型単
結晶Ｓｉ層の間において、前記第２導電型単結晶層上に
設けられたエミッタの一部となる第２の第１導電型単結
晶ＳｉＧｅＣ層と、前記第１導電型単結晶ＳｉＧｅＣ層
上に設けられたエミッタの一部となる第１導電型単結晶
ＳｉＣ層を有することを特徴とする前項（１）より
（４）に記載のヘテロ接合バイポーラトランジスタ。 （１２）前記第２の第１導電型単結晶ＳｉＧｅＣ層の第
２導電型単結晶層側のバンドギャップが第２導電型単結
晶層の第２の第１導電型単結晶ＳｉＧｅＣ層側のバンド
ギャップと略等しいかもしくは大きいことを特徴とする
前項（１１）に記載のヘテロ接合バイポーラトランジス
タ。 （１３）前記第１導電型単結晶ＳｉＣ層の第２導電型単
結晶層側のバンドギャップが第２導電型単結晶層の第１
導電型単結晶ＳｉＣ層側のバンドギャップと略等しいか
もしくは大きいことを特徴とする前項（１１）又は（１
２）に記載のヘテロ接合バイポーラトランジスタ。 （１４）ベースとコレクタの少なくとも一部で、エミッ
タ側からコレクタ側に向かってＧｅ組成比が増加する領
域を有することを特徴とする前項（１）より（１３）に
記載のヘテロ接合バイポーラトランジスタ。 （１５）前記第２の第１導電型単結晶ＳｉＧｅ層中の少
なくとも一部において、エミッタ側からコレクタ側に向
かってＧｅ組成比が増加する領域を有することを特徴と
する前項（５）又は（６）に記載のヘテロ接合バイポー
ラトランジスタ。 （１６）前記第２の第１導電型単結晶ＳｉＧｅＣ層中の
少なくとも一部において、エミッタ側からコレクタ側に
向かってＧｅ組成比が増加する領域を有することを特徴
とする前項（９）より（１３）に記載のヘテロ接合バイ
ポーラトランジスタ。 （１７）コレクタの少なくとも一部において、エミッタ
側からコレクタ側に向かってＧｅ組成比が減少する領域
を有することを特徴とする前項（１）より（１６）に記
載のヘテロ接合バイポーラトランジスタ。 （１８）エミッタの少なくとも一部に、エミッタ側から
コレクタ側に向かってＣ組成比が増加する領域を有する
ことを特徴とする前項（５）より（１７）に記載のヘテ
ロ接合バイポーラトランジスタ。 （１９）ベースとコレクタの少なくとも一部に、エミッ
タ側からコレクタ側に向かってＣ組成比が減少する領域
を有することを特徴とする前項（２）より（１８）に記
載のヘテロ接合バイポーラトランジスタ。 （２０）ＧｅとＣを共に含む単結晶層におけるＧｅ組成
のＣ組成に対する比が５以上２０以下であることを特徴
とする前項（１）より（２）及び（５）より（１９）に
記載のヘテロ接合バイポーラトランジスタ。 （２１）単結晶基板上に設けられた開口部を有する絶縁
膜と、前記絶縁膜の開口部内に設けられたコレクタとな
る第１導電型単結晶ＳｉＧｅ層と、前記第１導電型単結
晶ＳｉＧｅ層上に設けられた第２導電型単結晶ＳｉＧｅ
Ｃ層と、前記第２導電型単結晶ＳｉＧｅＣ層上に設けら
れた第２の第１導電型単結晶Ｓｉ層を有することを特徴
とする前項（１）より（２）及び（５）より（２０）に
記載のヘテロ接合バイポーラトランジスタ。 （２２）単結晶基板上に絶縁膜を形成する工程と、前記
絶縁膜に開口部を設ける工程と、前記開口部内のみにコ
レクタとなる第１導電型単結晶ＳｉＧｅ層を選択エピタ
キシャル成長により形成する工程と、前記開口部内のみ
に前記第１導電型単結晶ＳｉＧｅ層上に第２導電型単結
晶ＳｉＧｅＣ層を選択エピタキシャル成長により形成す
ることを特徴とするヘテロ接合バイポーラトランジスタ
の製造方法。 （２３）単結晶基板上に設けられた開口部を有する絶縁
膜と、前記絶縁膜の開口部内に設けられたコレクタとな
る第１導電型単結晶ＳｉＧｅＣ層と、前記第１導電型単
結晶ＳｉＧｅＣ層上に設けられた第２導電型単結晶Ｓｉ
Ｇｅ層と、前記第２導電型単結晶ＳｉＧｅ層上に設けら
れた第２の第１導電型単結晶Ｓｉ層を有することを特徴
とする前項（３）より（２０）に記載のヘテロ接合バイ
ポーラトランジスタ。 （２４）単結晶基板上に絶縁膜を形成する工程と、前記
絶縁膜に開口部を設ける工程と、前記開口部内のみにコ
レクタとなる第１導電型単結晶ＳｉＧｅＣ層を選択エピ
タキシャル成長により形成する工程と、前記開口部内の
みに前記第１導電型単結晶ＳｉＧｅＣ層上に第２導電型
単結晶ＳｉＧｅ層を選択エピタキシャル成長により形成
することを特徴とするヘテロ接合バイポーラトランジス
タの製造方法。
【００９９】以上詳細に説明したように、本願発明によ
れば、コレクタのｎ型単結晶Ｓｉ層とベースのｐ型単結
晶ＳｉＧｅＣ層との間に、コレクタの単結晶ＳｉＧｅ層
を設ける場合、単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅ
C層のヘテロ界面において、単結晶ＳｉＧｅ層のバンド
ギャップがｐ型単結晶ＳｉＧｅＣ層以下とすることによ
り、コレクタ電流が増加した場合でも、ベースから近い
位置にエネルギー障壁が形成されないため、電子の走行
が阻害されない。これにより、高コレクタ電流時であっ
ても、低コレクタ電流時と同様のＨＢＴの高い動作速度
を維持することができる。
れば、コレクタのｎ型単結晶Ｓｉ層とベースのｐ型単結
晶ＳｉＧｅＣ層との間に、コレクタの単結晶ＳｉＧｅ層
を設ける場合、単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅ
C層のヘテロ界面において、単結晶ＳｉＧｅ層のバンド
ギャップがｐ型単結晶ＳｉＧｅＣ層以下とすることによ
り、コレクタ電流が増加した場合でも、ベースから近い
位置にエネルギー障壁が形成されないため、電子の走行
が阻害されない。これにより、高コレクタ電流時であっ
ても、低コレクタ電流時と同様のＨＢＴの高い動作速度
を維持することができる。
【０１００】又、コレクタに単結晶ＳｉＧｅ層を設ける
ことにより、同程度の膜厚を有するＳｉＧｅＣ層を設け
る場合と比べ、真性部分の形成時間が短縮することか
ら、ＨＢＴの製造コストを削減できる。
ことにより、同程度の膜厚を有するＳｉＧｅＣ層を設け
る場合と比べ、真性部分の形成時間が短縮することか
ら、ＨＢＴの製造コストを削減できる。
【０１０１】更に、ＨＢＴの真性部分を選択エピタキシ
ャル成長を用いて形成するとき、絶縁膜上に多結晶半導
体層が形成されにくくなる。この結果、ベース、エミッ
タ等でのショートの発生が少なくなり、ＨＢＴの信頼性
が向上する。真性部分に設けた単結晶ＳｉＧｅＣ層のＧ
ｅとＣの比率を５から２０までの間とし、ＧｅとＣの組
成比を連動させることにより、単結晶ＳｉＧｅＣ層の表
面ラフネスが小さくなることから、真性ベースのｐ型単
結晶ＳｉＧｅＣ層と外部ベース層の接触面積が増加し、
ベース抵抗が下がる。これにより、ＨＢＴの動作速度を
高めることができる。
ャル成長を用いて形成するとき、絶縁膜上に多結晶半導
体層が形成されにくくなる。この結果、ベース、エミッ
タ等でのショートの発生が少なくなり、ＨＢＴの信頼性
が向上する。真性部分に設けた単結晶ＳｉＧｅＣ層のＧ
ｅとＣの比率を５から２０までの間とし、ＧｅとＣの組
成比を連動させることにより、単結晶ＳｉＧｅＣ層の表
面ラフネスが小さくなることから、真性ベースのｐ型単
結晶ＳｉＧｅＣ層と外部ベース層の接触面積が増加し、
ベース抵抗が下がる。これにより、ＨＢＴの動作速度を
高めることができる。
【０１０２】
【発明の効果】本願発明は、単結晶Ｓｉ層、単結晶Ｓｉ
Ｇｅ層、および単結晶ＳｉＧｅＣ層を用いて形成するヘ
テロ接合を利用したＨＢＴにおいて、コレクタ電流が大
きい場合でも高速動作可能なＨＢＴを提供することが出
来る。
Ｇｅ層、および単結晶ＳｉＧｅＣ層を用いて形成するヘ
テロ接合を利用したＨＢＴにおいて、コレクタ電流が大
きい場合でも高速動作可能なＨＢＴを提供することが出
来る。
【０１０３】更に、本願発明の別な側面によれば、製造
コストの低いＨＢＴとその製造方法を提供することが出
来る。
コストの低いＨＢＴとその製造方法を提供することが出
来る。
【図１】図１は、本願発明の第１の実施形態の真性領域
の断面図である。
の断面図である。
【図２】図２は、図１に示した真性部分を有するＨＢＴ
の縦断面構造図である。
の縦断面構造図である。
【図３】図３は、図２に示した本願発明のＨＢＴの製造
方法を工程順に示したＨＢＴの部分断面図である。
方法を工程順に示したＨＢＴの部分断面図である。
【図４】図４は、図１に示した半導体多層膜が形成され
た直後のＧｅ、Ｃ組成比および不純物濃度プロファイル
を示す図である。
た直後のＧｅ、Ｃ組成比および不純物濃度プロファイル
を示す図である。
【図５】図５は、図４で示したＧｅおよびＣ組成比分布
と不純物分布をもつ半導体多層膜に、エミッタ形成のた
めのアニールを行い、ＨＢＴの真性部分を形成したとき
のＧｅおよびＣ組成比分布と不純物分布を示す図であ
る。
と不純物分布をもつ半導体多層膜に、エミッタ形成のた
めのアニールを行い、ＨＢＴの真性部分を形成したとき
のＧｅおよびＣ組成比分布と不純物分布を示す図であ
る。
【図６】図６は、ＨＢＴが通常の動作状態であるとき
と、コレクタ電流が大きくなり、中性ベースがコレクタ
側に延びたときのエネルギーバンド構造を示す図であ
る。
と、コレクタ電流が大きくなり、中性ベースがコレクタ
側に延びたときのエネルギーバンド構造を示す図であ
る。
【図７】図７は、選択エピタキシャル成長を用いてＨＢ
Ｔの真性部分を形成する、本願発明の第２の実施形態の
断面図である。
Ｔの真性部分を形成する、本願発明の第２の実施形態の
断面図である。
【図８】図８は、図７に示した本願発明のＨＢＴの製造
方法を工程順に示したＨＢＴの部分断面図である。
方法を工程順に示したＨＢＴの部分断面図である。
【図９】図９は、以降の製造方法を工程順に示したＨＢ
Ｔの部分断面図である。
Ｔの部分断面図である。
【図１０】図１０は、本願発明の第３の実施形態のＨＢ
Ｔの真性領域の断面図である。
Ｔの真性領域の断面図である。
【図１１】図１１は、本願発明の第４の実施の形態の真
性領域の断面図である。
性領域の断面図である。
【図１２】図１２は、本願発明の第５の実施形態の真性
領域の断面図である。
領域の断面図である。
【図１３】図１３は、本願発明の第６の実施形態の真性
領域の断面図である。
領域の断面図である。
【図１４】図１４は、本願発明のＨＢＴの第６の実施形
態でのＧｅ及びＣ組成比プロファイルを示す図である。
態でのＧｅ及びＣ組成比プロファイルを示す図である。
【図１５】図１５は、本願発明の第７の実施形態の真性
領域の断面図である。
領域の断面図である。
【図１６】図１６は、本願発明の第８の実施形態の真性
領域の断面図である。
領域の断面図である。
【図１７】図１７は、本願発明のＨＢＴの第８の実施形
態でのＧｅ及びＣ組成比プロファイルを示す図である。
態でのＧｅ及びＣ組成比プロファイルを示す図である。
【図１８】図１８は、本願発明の第９の実施形態の真性
領域の断面図である。
領域の断面図である。
【図１９】図１９は、本願発明のＨＢＴの第１０の実施
例でのＧｅ及びＣ組成比プロファイルを示す図である。
例でのＧｅ及びＣ組成比プロファイルを示す図である。
【図２０】図２０は、本願発明のＨＢＴの第１１の実施
例でのＧｅ及びＣ組成比プロファイルを示す図である。
例でのＧｅ及びＣ組成比プロファイルを示す図である。
【図２１】図２１は、本願発明のＨＢＴの第１２の実施
例でのＧｅ及びＣ組成比プロファイルを示す図である。
例でのＧｅ及びＣ組成比プロファイルを示す図である。
【図２２】図２２は、本願発明のＨＢＴの第１３の実施
例でのＧｅ及びＣ組成比プロファイルを示す図である。
例でのＧｅ及びＣ組成比プロファイルを示す図である。
【図２３】図２３は、本願発明のＨＢＴの第１４の実施
例でのＧｅ及びＣ組成比プロファイルを示す図である。
例でのＧｅ及びＣ組成比プロファイルを示す図である。
【図２４】図２４は、従来例のＨＢＴの真性部分におけ
る断面図である。
る断面図である。
【図２５】図２５は、従来例のＨＢＴのＧｅ、Ｃ組成比
及び不純物濃度のプロファイルを示す図である。
及び不純物濃度のプロファイルを示す図である。
【図２６】図２６は、図２５に示した不純物濃度のプロ
ファイルを有する従来例のＨＢＴのエネルギーバンド構
造を示した図である。
ファイルを有する従来例のＨＢＴのエネルギーバンド構
造を示した図である。
【図２７】図２７は、従来例のＨＢＴの真性部分におけ
る断面図である。
る断面図である。
１…Ｓｉ基板、２…高濃度ｎ型単結晶Ｓｉ層、３…コレ
クタｎ型単結晶Ｓｉ層、４、２１、２２…コレクタ・ベ
ース分離絶縁膜、５、２０…絶縁膜、６…コレクタ引き
出し層（高濃度ｎ型単結晶Ｓｉ層）、７…コレクタｎ型
単結晶ＳｉＧｅ層、８…ｎ型多結晶ＳｉＧｅ層、９…ベ
ース・高濃度ｐ型単結晶ＳｉＧｅＣ層、１０…高濃度ｐ
型多結晶ＳｉＧｅＣ層、１１…エミッタｎ型単結晶Ｓｉ
層、１２…ｎ型多結晶ＳｉＧｅ層、１３、２４、２７、
２８…エミッタ・ベース分離絶縁膜、１４…エミッタ引
き出し層（高濃度ｎ型多結晶Ｓｉ層）、１５…エミッ
タ、１６…層間絶縁膜、１７…エミッタ電極、１８…ベ
ース電極、１９…コレクタ電極、２３…ベース引き出し
層（高濃度ｐ型多結晶Ｓｉ層）、２５…コレクタ・高濃
度ｎ型単結晶Ｓｉ層、２６…外部ベース層（高濃度ｐ型
多結晶ＳｉＧｅＣ層、ＳｉＧｅ層）、２９…コレクタｎ
型単結晶ＳｉＧｅＣ層、３０…ベースｐ型単結晶ＳｉＧ
ｅ層、３１…エミッタｎ型単結晶ＳｉＧｅ層、３２…エ
ミッタｎ型単結晶ＳｉＣ層、３３…エミッタｎ型単結晶
ＳｉＧｅＣ層。
クタｎ型単結晶Ｓｉ層、４、２１、２２…コレクタ・ベ
ース分離絶縁膜、５、２０…絶縁膜、６…コレクタ引き
出し層（高濃度ｎ型単結晶Ｓｉ層）、７…コレクタｎ型
単結晶ＳｉＧｅ層、８…ｎ型多結晶ＳｉＧｅ層、９…ベ
ース・高濃度ｐ型単結晶ＳｉＧｅＣ層、１０…高濃度ｐ
型多結晶ＳｉＧｅＣ層、１１…エミッタｎ型単結晶Ｓｉ
層、１２…ｎ型多結晶ＳｉＧｅ層、１３、２４、２７、
２８…エミッタ・ベース分離絶縁膜、１４…エミッタ引
き出し層（高濃度ｎ型多結晶Ｓｉ層）、１５…エミッ
タ、１６…層間絶縁膜、１７…エミッタ電極、１８…ベ
ース電極、１９…コレクタ電極、２３…ベース引き出し
層（高濃度ｐ型多結晶Ｓｉ層）、２５…コレクタ・高濃
度ｎ型単結晶Ｓｉ層、２６…外部ベース層（高濃度ｐ型
多結晶ＳｉＧｅＣ層、ＳｉＧｅ層）、２９…コレクタｎ
型単結晶ＳｉＧｅＣ層、３０…ベースｐ型単結晶ＳｉＧ
ｅ層、３１…エミッタｎ型単結晶ＳｉＧｅ層、３２…エ
ミッタｎ型単結晶ＳｉＣ層、３３…エミッタｎ型単結晶
ＳｉＧｅＣ層。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鷲尾 勝由
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F003 AP05 BB04 BB05 BB08 BC08
BE07 BE08 BF06 BF90 BG06
BM01 BP32 BP33 BP41
Claims (8)
- 【請求項１】 第１導電型の単結晶Ｓｉ層上に設けられ
た第１導電型の単結晶ＳｉＧｅ層からなるコレクタと、
前記第１導電型の単結晶ＳｉＧｅ層上に設けられた前記
第１導電型と反対導電型の第２導電型の単結晶ＳｉＧｅ
Ｃ層からなるベースと、前記第２導電型の単結晶ＳｉＧ
ｅＣ層上に設けられた第１導電型のエミッタとを有し、
且つ前記第１導電型の単結晶ＳｉＧｅ層の前記第２導電
型の単結晶ＳｉＧｅＣ層側のバンドギャップが前記第２
導電型の単結晶ＳｉＧｅＣ層の第１導電型の単結晶Ｓｉ
Ｇｅ層側のバンドギャップと略等しいかもしくは小さい
事を特徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項２】 前記第１導電型の単結晶ＳｉＧｅ層と前
記第２導電型の単結晶ＳｉＧｅＣ層との間に、コレクタ
の一部となる第１導電型の単結晶ＳｉＧｅＣ層を有し、
前記第１導電型の単結晶ＳｉＧｅＣ層の第１導電型の単
結晶ＳｉＧｅ層側のバンドギャップが、前記第１導電型
の単結晶ＳｉＧｅ層の第１導電型の単結晶ＳｉＧｅＣ層
側のバンドギャップと略等しいかもしくは大きく、且
つ、前記第１導電型の単結晶ＳｉＧｅＣ層の第２導電型
単結晶ＳｉＧｅＣ層側のバンドギャップが、前記第２導
電型の単結晶ＳｉＧｅＣ層の第１導電型の単結晶ＳｉＧ
ｅＣ層側のバンドギャップと略等しいか、もしくは小さ
いことを特徴とする請求項１記載のヘテロ接合バイポー
ラトランジスタ。 - 【請求項３】 第１導電型の単結晶Ｓｉ層上に設けられ
た第１導電型の単結晶ＳｉＧｅＣ層からなるコレクタ
と、前記第１導電型の単結晶ＳｉＧｅＣ層上に設けられ
た前記第１導電型と反対導電型の第２導電型の単結晶Ｓ
ｉＧｅ層からなるベースと、前記第２導電型の単結晶Ｓ
ｉＧｅ層上に設けられた第１導電型のエミッタとを有
し、且つ前記第１導電型の単結晶ＳｉＧｅＣ層の第２導
電型の単結晶ＳｉＧｅ層側のバンドギャップが、前記第
２導電型の単結晶ＳｉＧｅ層の第１導電型の単結晶Ｓｉ
ＧｅＣ層側のバンドギャップと略等しいか、もしくは小
さい事を特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項４】 前記第１導電型の単結晶Ｓｉ層と第１導
電型の単結晶ＳｉＧｅＣ層の間にコレクタの一部となる
第１導電型の単結晶ＳｉＧｅ層を有し、前記第１導電型
の単結晶ＳｉＧｅ層の第１導電型の単結晶ＳｉＧｅＣ層
側のバンドギャップが、前記第１導電型の単結晶ＳｉＧ
ｅＣ層の第１導電型の単結晶ＳｉＧｅ層側のバンドギャ
ップと略等しいか、もしくは小さいことを特徴とする請
求項３に記載のヘテロ接合バイポーラトランジスタ。 - 【請求項５】 単結晶基板上に設けられた開口部を有す
る絶縁膜と、前記絶縁膜の開口部内に設けられたコレク
タとなる第１導電型の単結晶ＳｉＧｅ層と前記第１導電
型の単結晶ＳｉＧｅ層上に設けられたベースとなる第２
導電型の単結晶ＳｉＧｅＣ層と、前記第２導電型の単結
晶ＳｉＧｅＣ層上に設けられた第１導電型のエミッタを
有することを特徴とする請求項１又は２に記載のヘテロ
接合バイポーラトランジスタ。 - 【請求項６】 単結晶基板上に設けられた開口部を有す
る絶縁膜と、前記絶縁膜の開口部内に設けられたコレク
タとなる第１導電型の単結晶ＳｉＧｅＣ層と、前記第１
導電型の単結晶ＳｉＧｅＣ層上に設けられた第２導電型
の単結晶ＳｉＧｅ層と、前記第２導電型の単結晶ＳｉＧ
ｅ層上に設けられた第１導電型のエミッタを有すること
を特徴とする請求項３又は４に記載のヘテロ接合バイポ
ーラトランジスタ。 - 【請求項７】 単結晶基板上に絶縁膜を形成する工程
と、前記絶縁膜に開口部を設ける工程と、前記開口部内
にコレクタとなる第１導電型の単結晶ＳｉＧｅ層を選択
エピタキシャル成長により形成する工程と、前記開口部
内の前記第１導電型の単結晶ＳｉＧｅ層上にベースとな
る第２導電型の単結晶ＳｉＧｅＣ層を選択エピタキシャ
ル成長により形成する工程とを有することを特徴とする
ヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項８】 単結晶基板上に絶縁膜を形成する工程
と、前記絶縁膜に開口部を設ける工程と、前記開口部内
にコレクタとなる第１導電型単結晶ＳｉＧｅＣ層を選択
エピタキシャル成長により形成する工程と、前記開口部
内の前記第１導電型の単結晶ＳｉＧｅＣ層上にベースと
なる第２導電型の単結晶ＳｉＧｅ層を選択エピタキシャ
ル成長により形成する工程を有することを特徴とするヘ
テロ接合バイポーラトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365037A JP4060580B2 (ja) | 2001-11-29 | 2001-11-29 | ヘテロ接合バイポーラトランジスタ |
| TW091133840A TWI279913B (en) | 2001-11-29 | 2002-11-20 | Heterojunction bipolar transistor and method for production thereof |
| US10/299,837 US6667489B2 (en) | 2001-11-29 | 2002-11-20 | Heterojunction bipolar transistor and method for production thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365037A JP4060580B2 (ja) | 2001-11-29 | 2001-11-29 | ヘテロ接合バイポーラトランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007166144A Division JP4823154B2 (ja) | 2007-06-25 | 2007-06-25 | へテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168689A true JP2003168689A (ja) | 2003-06-13 |
| JP4060580B2 JP4060580B2 (ja) | 2008-03-12 |
Family
ID=19175127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365037A Expired - Fee Related JP4060580B2 (ja) | 2001-11-29 | 2001-11-29 | ヘテロ接合バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6667489B2 (ja) |
| JP (1) | JP4060580B2 (ja) |
| TW (1) | TWI279913B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026483A (ja) * | 2003-07-03 | 2005-01-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2008226896A (ja) * | 2007-03-08 | 2008-09-25 | Hitachi Ltd | 半導体装置 |
| JP2009043866A (ja) * | 2007-08-08 | 2009-02-26 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7842973B2 (en) | 2005-08-30 | 2010-11-30 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3592981B2 (ja) * | 1999-01-14 | 2004-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6744079B2 (en) * | 2002-03-08 | 2004-06-01 | International Business Machines Corporation | Optimized blocking impurity placement for SiGe HBTs |
| WO2002061842A1 (fr) * | 2001-01-31 | 2002-08-08 | Matsushita Electric Industrial Co., Ltd. | Film cristallin a semi-conducteurs |
| US6759674B2 (en) * | 2002-02-04 | 2004-07-06 | Newport Fab, Llc | Band gap compensated HBT |
| JP3643100B2 (ja) * | 2002-10-04 | 2005-04-27 | 松下電器産業株式会社 | 半導体装置 |
| US20040115878A1 (en) * | 2002-12-13 | 2004-06-17 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for manufacturing a silicon germanium based device with crystal defect prevention |
| US7517768B2 (en) * | 2003-03-31 | 2009-04-14 | Intel Corporation | Method for fabricating a heterojunction bipolar transistor |
| US20040235228A1 (en) * | 2003-05-22 | 2004-11-25 | Chidambaram Pr. | System and method for depositing a graded carbon layer to enhance critical layer stability |
| US7064037B2 (en) * | 2004-01-12 | 2006-06-20 | Chartered Semiconductor Manufacturing Ltd. | Silicon-germanium virtual substrate and method of fabricating the same |
| US7190046B2 (en) * | 2004-03-29 | 2007-03-13 | International Business Machines Corporation | Bipolar transistor having reduced collector-base capacitance |
| JP4874527B2 (ja) * | 2004-04-01 | 2012-02-15 | トヨタ自動車株式会社 | 炭化珪素半導体基板及びその製造方法 |
| US6888221B1 (en) | 2004-04-14 | 2005-05-03 | International Business Machines Corporation | BICMOS technology on SIMOX wafers |
| KR20070006852A (ko) * | 2004-04-23 | 2007-01-11 | 에이에스엠 아메리카, 인코포레이티드 | 인-시츄 도핑된 에피택셜 막 |
| US7820511B2 (en) * | 2004-07-08 | 2010-10-26 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| US7329941B2 (en) * | 2004-07-20 | 2008-02-12 | International Business Machines Corporation | Creating increased mobility in a bipolar device |
| US7172949B2 (en) * | 2004-08-09 | 2007-02-06 | Micron Technology, Inc. | Epitaxial semiconductor layer and method |
| US7935617B2 (en) * | 2004-08-31 | 2011-05-03 | Sharp Laboratories Of America, Inc. | Method to stabilize carbon in Si1-x-yGexCy layers |
| GB2421354A (en) * | 2004-12-15 | 2006-06-21 | X Fab Uk Ltd | Bipolar Transistor and Method of making such a transistor |
| US20080050883A1 (en) * | 2006-08-25 | 2008-02-28 | Atmel Corporation | Hetrojunction bipolar transistor (hbt) with periodic multilayer base |
| US20070054460A1 (en) * | 2005-06-23 | 2007-03-08 | Atmel Corporation | System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop |
| WO2007015194A2 (en) * | 2005-08-03 | 2007-02-08 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
| US20070102729A1 (en) * | 2005-11-04 | 2007-05-10 | Enicks Darwin G | Method and system for providing a heterojunction bipolar transistor having SiGe extensions |
| US7300849B2 (en) * | 2005-11-04 | 2007-11-27 | Atmel Corporation | Bandgap engineered mono-crystalline silicon cap layers for SiGe HBT performance enhancement |
| US7439558B2 (en) | 2005-11-04 | 2008-10-21 | Atmel Corporation | Method and system for controlled oxygen incorporation in compound semiconductor films for device performance enhancement |
| US7651919B2 (en) * | 2005-11-04 | 2010-01-26 | Atmel Corporation | Bandgap and recombination engineered emitter layers for SiGe HBT performance optimization |
| US8530934B2 (en) | 2005-11-07 | 2013-09-10 | Atmel Corporation | Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto |
| US20070102834A1 (en) * | 2005-11-07 | 2007-05-10 | Enicks Darwin G | Strain-compensated metastable compound base heterojunction bipolar transistor |
| US7923754B2 (en) * | 2005-11-18 | 2011-04-12 | Japan Science And Technology Agency | Bipolar transistor |
| US7314799B2 (en) * | 2005-12-05 | 2008-01-01 | Semisouth Laboratories, Inc. | Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making |
| US7342293B2 (en) * | 2005-12-05 | 2008-03-11 | International Business Machines Corporation | Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same |
| US7345310B2 (en) * | 2005-12-22 | 2008-03-18 | Cree, Inc. | Silicon carbide bipolar junction transistors having a silicon carbide passivation layer on the base region thereof |
| KR20080089403A (ko) * | 2005-12-22 | 2008-10-06 | 에이에스엠 아메리카, 인코포레이티드 | 도핑된 반도체 물질들의 에피택시 증착 |
| US20070148890A1 (en) * | 2005-12-27 | 2007-06-28 | Enicks Darwin G | Oxygen enhanced metastable silicon germanium film layer |
| US7378324B2 (en) * | 2006-03-30 | 2008-05-27 | International Business Machines Corporation | Selective links in silicon hetero-junction bipolar transistors using carbon doping and method of forming same |
| US7501349B2 (en) * | 2006-03-31 | 2009-03-10 | Tokyo Electron Limited | Sequential oxide removal using fluorine and hydrogen |
| US7294869B2 (en) * | 2006-04-04 | 2007-11-13 | International Business Machines Corporation | Silicon germanium emitter |
| JP4182986B2 (ja) * | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US20070262295A1 (en) * | 2006-05-11 | 2007-11-15 | Atmel Corporation | A method for manipulation of oxygen within semiconductor materials |
| US7611955B2 (en) * | 2006-06-15 | 2009-11-03 | Freescale Semiconductor, Inc. | Method of forming a bipolar transistor and semiconductor component thereof |
| US7550758B2 (en) * | 2006-10-31 | 2009-06-23 | Atmel Corporation | Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator |
| US20080242032A1 (en) * | 2007-03-29 | 2008-10-02 | Texas Instruments Incorporated | Carbon-Doped Epitaxial SiGe |
| US7846806B1 (en) * | 2007-05-25 | 2010-12-07 | National Semiconductor Corporation | System and method for providing a self aligned silicon germanium (SiGe) heterojunction bipolar transistor using a mesa emitter-base architecture |
| KR101519062B1 (ko) * | 2008-03-31 | 2015-05-11 | 페어차일드코리아반도체 주식회사 | 반도체 소자 패키지 |
| US8946861B2 (en) * | 2013-06-11 | 2015-02-03 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| CN112490114B (zh) * | 2020-11-27 | 2023-11-14 | 上海华虹宏力半导体制造有限公司 | 一种调整多晶硅沉积速率的方法及锗硅hbt器件的制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798576B2 (ja) | 1993-01-27 | 1998-09-17 | 日本電気株式会社 | シリコン膜の成長方法 |
| US5523592A (en) * | 1993-02-03 | 1996-06-04 | Hitachi, Ltd. | Semiconductor optical device, manufacturing method for the same, and opto-electronic integrated circuit using the same |
| US6399970B2 (en) * | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
| US6750484B2 (en) * | 1996-12-09 | 2004-06-15 | Nokia Corporation | Silicon germanium hetero bipolar transistor |
| US5963817A (en) * | 1997-10-16 | 1999-10-05 | International Business Machines Corporation | Bulk and strained silicon on insulator using local selective oxidation |
| JP3549408B2 (ja) | 1998-09-03 | 2004-08-04 | 松下電器産業株式会社 | バイポーラトランジスタ |
| CN1168147C (zh) * | 1999-01-14 | 2004-09-22 | 松下电器产业株式会社 | 半导体结晶的制造方法 |
| JP3515944B2 (ja) | 1999-06-22 | 2004-04-05 | 松下電器産業株式会社 | ヘテロバイポーラトランジスタ |
| JP4882141B2 (ja) * | 2000-08-16 | 2012-02-22 | 富士通株式会社 | ヘテロバイポーラトランジスタ |
| US6465870B2 (en) * | 2001-01-25 | 2002-10-15 | International Business Machines Corporation | ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region |
-
2001
- 2001-11-29 JP JP2001365037A patent/JP4060580B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-20 US US10/299,837 patent/US6667489B2/en not_active Expired - Lifetime
- 2002-11-20 TW TW091133840A patent/TWI279913B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026483A (ja) * | 2003-07-03 | 2005-01-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US7842973B2 (en) | 2005-08-30 | 2010-11-30 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
| JP2008226896A (ja) * | 2007-03-08 | 2008-09-25 | Hitachi Ltd | 半導体装置 |
| JP2009043866A (ja) * | 2007-08-08 | 2009-02-26 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4060580B2 (ja) | 2008-03-12 |
| TW200303089A (en) | 2003-08-16 |
| US20030098465A1 (en) | 2003-05-29 |
| TWI279913B (en) | 2007-04-21 |
| US6667489B2 (en) | 2003-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4060580B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP4917051B2 (ja) | シリコン・ゲルマニウム・バイポーラ・トランジスタの製造方法 | |
| JP2005011915A (ja) | 半導体装置、半導体回路モジュールおよびその製造方法 | |
| JPH0744189B2 (ja) | インサイチュ・ドープされたｎ型シリコン層の付着方法およびＮＰＮトランジスタ | |
| US7507642B2 (en) | Vapor-phase growth method, semiconductor manufacturing method and semiconductor device manufacturing method | |
| JP2003297844A (ja) | 半導体装置，及び，半導体装置の製造方法 | |
| JP2003257868A (ja) | 混晶膜の成長方法、装置、及び半導体装置 | |
| CN101364543B (zh) | 半导体器件及其制造方法 | |
| JP4773101B2 (ja) | 半導体装置の製造方法 | |
| JP2000077425A (ja) | バイポーラトランジスタ | |
| JPWO2002099890A1 (ja) | 半導体層及びその形成方法、並びに半導体装置及びその製造方法 | |
| JP4823154B2 (ja) | へテロ接合バイポーラトランジスタ | |
| JP2002110690A (ja) | 半導体装置とその製造方法 | |
| JP2004221195A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2008186899A (ja) | 半導体装置、並びにバイポーラトランジスタ及びその製造方法 | |
| JP2004134548A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| Oda et al. | Ultra-Low-Power SiGe HBTs using High-Precision RT-CVD Epitaxial Growth | |
| JP2005277255A (ja) | 半導体装置 | |
| JPH04250630A (ja) | パワートランジスタおよびその製造方法 | |
| JP2009206325A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070625 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070807 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071005 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071220 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4060580 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131228 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |