JP2009206325A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ベース・エミッタをエピタキシャル成長により形成するバイポーラトランジスタにおいて、真性ベースを薄くして遮断周波数を向上すると同時に、厚い外部ベースを形成することでベース抵抗を低減する。
【解決手段】具体例を述べれば、ベース層をエピタキシャル成長した後に、低温アニールを行うことで、開口部周辺部分のシリコン・ゲルマニウム層に凸部ができるように変形させ、真性ベースのキャリア走行時間を増大させずにベース抵抗を低減する。
【選択図】図１

Description

本発明は、半導体装置に係り、特にバイポーラトランジスタに適用して有用な半導体装置の新規な構造とその製造方法に関するものである。

従来のエピタキシャル成長によってベース層とエミッタ層を形成したバイポーラトランジスタは、例えば、特開２００３０７７８４４号公報（特許文献１）に記載されている。この例のバイポーラトランジスタの、真性部分における断面構造を図８に示す。
シリコン基板５１上に高濃度ｎ型埋込層７４、低濃度ｎ型シリコン層５３、素子分離絶縁膜５４、高濃度ｎ型領域５２が形成される。素子分離領域５５、５６を形成した後、コレクタ・ベース分離絶縁膜５７、５８、ベース引き出し多結晶シリコン５９、エミッタ・ベース分離絶縁膜６０の多層膜が堆積される。エミッタ開口部を形成し、エミッタ・ベース分離絶縁膜６０及びベース引き出し多結晶シリコン５９の側壁に第２のエミッタ分離絶縁膜６１が形成される。次いで、コレクタ・ベース分離絶縁膜５８を選択的にエッチングすることによりベース引き出し多結晶シリコンのひさしを形成した後、低濃度ｎ型シリコン層の表面に低濃度ｐ型単結晶シリコン層が形成される。そして、再び選択成長により、低濃度ｐ型単結晶シリコン上にｐ型単結晶シリコン・ゲルマニウム層からなる真性ベース６３と、ベース引き出し多結晶シリコンのひさしの下にｐ型多結晶シリコン・ゲルマニウム層からなるつなぎベース６４が同時に形成される。次いで、開口部に単結ｎ型晶シリコン層からなるエミッタ６５を形成し、第３のエミッタ・ベース分離絶縁膜６６と多結晶シリコン層６７を開口部の側壁に堆積した後、エミッタ電極となる多結晶ｎ型シリコン層６８が形成され、更に、全面に絶縁膜６９が堆積される。この絶縁膜に、コンタクトのための開口が形成され、ベース電極７２、エミッタ電極７１、およびコレクタ電極７３が形成されている。

一方、外部ベース抵抗を低減するためにエッチングによって真性ベース部分のみを薄くし、外部ベースと真性ベースとの厚みに差を持たせたバイポーラトランジスタは、例えば特開平５８２５３５号公報（特許文献２）に例がある。

又、縦型バイポーラトランジスタの高速化の為、エミッタ領域に接続されるエミッタ引き出し電極と多結晶シリコン膜の２層の多結晶シリコン構造を有するトランジスタにおいて、斜め方向からの不純物のイオン注入によって、厚さの異なる、真性ベース領域、外部ベース領域の一部及び接続領域を形成する例が、特開平１１−３４０２４３号公報（特許文献３）に見られる。

特開２００３０７７８４４号公報 特開平５８２５３５号公報 特開平１１−３４０２４３号公報

ベースとエミッタを共にエピタキシャル成長で形成することにより、不純物拡散などの高温の熱処理が不要になる。このため、不純物が高濃度で薄い単結晶層を実現できる。従って、これを真性ベース層に適用することで、ベース中のキャリア走行時間を大幅に低減できるため、バイポーラトランジスタの遮断周波数が向上できる。しかし、非常に薄いベース層から電極を取り出す必要があるため、電極との接続部分の抵抗が高くなり、最大発振周波数が低下してしまう。

一方、前述の特許文献２に示された、外部ベース抵抗を低減するためにエッチングによって真性ベース部分のみを薄くしたバイポーラトランジスタは、エッチングで真性ベースの厚さを決定するため、エッチングレートの変動を考慮すると数ｎｍ程度のベース層を安定的に形成することは不可能である。又、真性ベース形成後にエミッタを拡散で形成するため、エミッタ拡散に伴う不純物の拡散により、真性ベース幅が広がると共にベースの不純物濃度が低下してベース抵抗が増大するため、トランジスタの特性が悪化する。

そこで、本発明の目的は、こうした具体的な事例を背景に、半導体層中のキャリアの走行時間を小さく保もちつつ、当該半導体層よりの外部への引き出しを容易ならしめる構造を有する半導体装置及びその製造方法を提供するにある。

本発明の構造を、バイポーラトランジスタに適用した場合、エピタキシャル成長によりベースおよびエミッタを形成するバイポーラトランジスタにおいて、外部ベースのみを厚くすることによって、真性ベース部のキャリア走行時間の増大を生じることなく、ベース抵抗を低減することが可能となる。

また同様に本発明の構造を、電界効果トランジスタに適用した場合、ソース・ドレインの引出部分を厚くすることで、引出部分にシリサイドを形成することが可能となり、ソース抵抗およびドレイン抵抗を低減することができる。

本発明に係る半導体装置は、単結晶基板上に設けられた第１の第１導電型単結晶領域すなわち低濃度ｎ型コレクタ領域上に、第１導電型と反対導電型である第２導電型単結晶層すなわちｐ型単結晶ベース層と、該第２導電型単結晶層上に設けられた第２の第１導電型単結晶層からなる半導体装置すなわちｎ型単結晶エミッタ層であって、前記第２導電型単結晶層と前記第２の第１導電型単結晶層は単一平面でのみ接しており、且つ、前記第２導電型単結晶層の前記第２の第一導電型単結晶層と接触している部分の厚さよりも接触平面の外側での厚さが大きい領域を有することを特徴とするものである。

又、前記第２導電型単結晶層すなわちｐ型単結晶ベース層は、シリコン、シリコン・ゲルマニウム混晶、又は、シリコンまたはゲルマニウムを５０％以上含む半導体材料が好適である。

更に、前記第２導電型単結晶層のうち、前記第２の第１導電型単結晶層と接している部分すなわち真性ベース領域の厚さが１０ｎｍ以下であれば、実際上、好適である。これは、トランジスタの遮断周波数を２００ＧＨｚ以上とするためには、真性ベース部のキャリア走行時間を低減する必要があり、その上限として実際的な厚さである。

又、前記第２導電型単結晶層すなわちｐ型単結晶ベース層中のキャリア濃度が５×１０^１９ｃｍ^−３以上であることが好ましい。キャリア濃度が５×１０^１９ｃｍ^−３の場合、ｐ型単結晶ベース層の厚さが１０ｎｍのとき、シート抵抗が約１０ｋΩ／□となり、エミッタ幅が約０．２μｍのトランジスタでの真性ベース抵抗が約３００Ωとなる。最大発振周波数や回路動作の高速化を図るためには、少なくともこれ以下の値にベース抵抗を低減する必要がある。更に高速動作をおこなうために真性ベース層の厚さを減少させた場合、ベース抵抗を上昇させないためには、キャリア濃度を更に向上する必要がある。

本願発明の半導体装置の製造方法の骨子は次の通りである。即ち、単結晶基板上部に設けられた第１の第１導電型単結晶領域と、該第１の第１導電型単結晶領域上に形成した第１導電型と反対導電型である第２導電型単結晶層と、該第２導電型単結晶層上に設けられた第２の第１導電型単結晶層を有する半導体装置の製造方法であって、
前記第２導電型単結晶層を形成する工程と、
こうして準備された半導体基体を、アニールし、前記第２導電型単結晶層に対して、前記第２の第１導電型単結晶層と接触して形成する領域の厚さよりも、この接触領域の外側での厚さが大きい領域を有せしめる工程と、
前記第２導電型単結晶層上に、平面で接して且つ結晶面内で前記第２導電型単結晶層より短い長さを有する前記第２の第１導電型単結晶層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。

この場合、前記第２導電型単結晶層がシリコン・ゲルマニウム層であり、前記第２の第１導電型単結晶層が、前記第２導電型単結晶層のバンドギャップより大きなバンドギャップを有するシリコン・ゲルマニウム層であることが、バイポーラトランジスタへの適用である。即ち、前記第２導電型単結晶層たるシリコン・ゲルマニウム層がベース層となる。この時、前記アニールの工程は、４００℃以上８００℃以下の熱処理を行う工程を含むことが実際的である。

本発明によれば、半導体層中のキャリアの走行時間を小さく保もちつつ、当該半導体層よりの外部への引き出しを容易ならしめる構造を有する半導体装置及びその製造方法を提供することが出来る。

以下、バイポーラトランジスタへの適用例を具体的に説明する。

本発明に係るバイポーラトランジスタの好適な製造方法の骨子は、シリコン基板上の高濃度埋込み領域と低濃度コレクタ領域上に、コレクタ領域と反対導電型の単結晶層からなる真性ベース層と、コレクタ領域と同じ導電型である単結晶層からなるエミッタ領域をエピタキシャル成長によって形成し、エピタキシャル成長後の低温アニールによって外部ベースを真性ベース部分よりも大きくすることを特徴とする。

このようにエピタキシャル成長と低温アニールのみによって真性ベース、エミッタ、外部ベースを形成するため、高温の熱処理が不要となる。従って、熱処理に伴うドーパントの拡がりを低減することができ、トランジスタの高速化が可能となる。しかも、外部ベースを厚くすることでベース抵抗が低減できるため、最大発振周波数の向上が可能になると共に、トランジスタの雑音特性を向上することができる。

次に、本発明に係る半導体多層膜の製造方法の更に具体的な実施例につき、添付図面を参照しながら以下詳細に説明する。

＜実施例１＞
図１に、本発明に係る半導体装置の一実施例を示すバイポーラトランジスタの断面構造を示す。図１を参酌して構造の骨子を説明する。

構造の骨子は、次の通りである。単結晶基板（２１）上に設けられた第１の第１導電型単結晶領域（３２：本例の具体例では、低濃度ｎ型コレクタ領域）上に、第１導電型と反対導電型である第２導電型単結晶層（３３ａ、３３ｂ：本例の具体例では、ｐ型単結晶ベース層）と、この第２導電型単結晶層上に設けられた第２の第１導電型単結晶層（３７：本例の具体例では、ｎ型単結晶エミッタ層）を有する半導体装置であって、前記第２導電型単結晶層と前記第２の第１導電型単結晶層は単一平面で接しており、且つ、前記第２導電型単結晶層の前記第２の第一導電型単結晶層と接触している部分の厚さ（３３ａに対応する層の厚さ）よりも接触平面の外側での厚さ（３３ｂに対応する層の厚さ）が大きい領域を有することを特徴とするものである。尚、前記第２導電型単結晶層と前記第２の第１導電型単結晶層は単一平面で接しておりとは、具体例において、第２の第１導電型単結晶層（３７）が、第１導電型と反対導電型である第２導電型単結晶層（３３ｂ）と接していることを意味している。

尚、以下の具体例では、バイポーラトランジスタで固有の、例えば、コレクタ、ベース、エミッタのような用語を用いて説明する。

［図２の（ａ）］
単結晶基板上（シリコン基板）２１上に、コレクタとなる、高濃度ｎ型シリコン層２２および低濃度ｎ型シリコン層２３の積層を形成する。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜２４を形成し、各トランジスタ間にドライエッチングによって溝（参照符号２５、２６の絶縁膜で埋め込まれた領域）を形成する。溝の内壁に絶縁膜２５を形成した後、溝の中に、更に絶縁膜２６を埋め込むことによって素子分離領域を形成する。尚、絶縁膜２５、絶縁膜２６は、通例シリコン酸化膜やシリコン窒化膜が用いられる。コレクタ・ベース分離絶縁膜２７上にベース引き出し電極となる多結晶シリコン層２８およびエミッタ・ベース分離絶縁膜２９が形成され、コレクタ・ベース分離絶縁膜２７の開口部にある低濃度ｎ型シリコン層２３上のみに低濃度コレクタとなるｎ型シリコン・ゲルマニウム層３２（第１の第１導電型単結晶領域に相当する）と真性ベース（第２導電型単結晶層に相当する）となるｐ型シリコン・ゲルマニウム層３３とエミッタ層（第２の第１導電型単結晶層に相当する）となるｎ型シリコン層３７が順次エピタキシャル成長されている。尚、ここで、エミッタ・ベース分離絶縁膜２９は、シリコン酸化膜やシリコン窒化膜で形成される。更に、シリコン酸化膜になる絶縁膜３９が堆積され、この絶縁膜３９にコレクタ部分が開口される。このコレクタ部分の開口部に、コレクタ引き出し電極となる高濃度ｎ型領域４０が形成された後、エミッタ電極４１、ベース電極４２、コレクタ電極４３がそれぞれ形成される。

図２及び図３に、図１に示した構造を有する半導体装置を実現するための製造方法のフロー図を示す。尚、図２及び図３では、シリコン基板２１の図示は一部に止まり、コレクタ層となる高濃度ｎ型単結晶シリコン層２２以下は省略されている。シリコン基板との関係は図１の参酌によって理解される。先ず、シリコン基板２１上に、コレクタ層となる高濃度ｎ型単結晶シリコン層２２、そしてコレクタ・ベース分離絶縁膜２４が形成される。このコレクタ・ベース分離絶縁膜２４に開口部が形成され、この開口部に低濃度コレクタ層となる低濃度ｎ型単結晶シリコン層２３が形成される。この上部に、コレクタ・ベース分離絶縁膜２７が堆積され、その上にベース引き出し電極となるｐ型多結晶シリコン層２８とエミッタ・ベース分離絶縁膜２９が形成される。尚、この段階では、コレクタ・ベース分離絶縁膜２７、ｐ型多結晶シリコン層２８及びエミッタ・ベース分離絶縁膜２９とが積層された状態である。図２（ａ）では、ｐ型多結晶シリコン層２８の下部に空間が示されているが、これは、後述の工程で形成される。

ｐ型多結晶シリコン層２８とエミッタ・ベース分離絶縁膜２９に、開口部が設けられる。この開口部の側壁にエミッタ・ベース分離絶縁膜３０を形成する。たとえば絶縁膜３０としてはＣＶＤ法によって形成されたシリコン酸化膜を用いれば好適である。前記開口部を介して、イオン注入することにより、前記低濃度ｎ型単結晶シリコン層２３にｎ型コレクタ領域３１が形成される。次いで、コレクタ・ベース分離絶縁膜２７をエッチングすることにより、低濃度ｎ型単結晶シリコン層２３の表面を露出させる。このエッチングによって、開口部の両側も除去され、図２に示される空間形状となる。

このｎ型コレクタ領域３１が形成された低濃度ｎ型単結晶シリコン層２３上に、低濃度ｎ型単結晶シリコン・ゲルマニウム層３２が形成される。

［導電型の異なるドーピングを行った多層膜の形成について］
次に、低濃度ｎ型単結晶シリコン・ゲルマニウム層３２上に、ｐ型単結晶シリコン・ゲルマニウム層３３がエピタキシャル成長されるが、ここで、導電型の異なるドーピングを行った多層膜の形成について、一般的な形成方法、その留意点などについて説明する。

導電型の異なるドーピングを行って多層膜を形成するには、一方の導電型のドーピングを行った後に、同一の成長室で他方の導電型のドーピングを行うと、残留しているドーパントが取り込まれることによりドーピング濃度の制御性が悪化してしまう。又、残留しているドーパントが、結晶成長表面でのガスの吸着を阻害すること等から均一に成長が進行せず、エピタキシャル層の結晶性が悪化してしまう。従って、異なる導電型の半導体多層構造を形成する場合には、それぞれの導電型に応じた結晶成長の為の成長室を設ける必要がある。例えば、成長室１でｎ型ドーピングされた半導体層を形成する場合、ｐ型ドーピングされた半導体層を形成する場合は、成長室１とは別に設けた成長室２内で成長する必要がある。

まず始めに、基板表面の汚染物や自然酸化膜をあらかじめ除去するために基板の洗浄をおこなう。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、表面の重金属や有機物による汚染に加え、基板表面に付着したパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に基板表面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、シリコン基板表面は水素原子で覆われた状態となる。この状態では、基板の最表面に存在するシリコン原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に、表面に自然酸化膜が形成されにくくなる。この洗浄による基板表面の水素終端処理に加え、更に表面に自然酸化膜が形成されるのを防ぐためには、シリコン基板を清浄な窒素中にて搬送すれば好適である。それは、基板の洗浄を行った後、基板表面が再び酸化されたり、汚染物が付着するのを防ぐためである。以下の実施例に関しても、エピタキシャル成長前に行う基板の洗浄と搬送方法に関しては同様である。

次いで、洗浄を行った基板をロードロック室内に設置し、ロードロック室の真空排気を開始する。ロードロック室の真空排気が完了した後、シリコン基板を、搬送室を経由して成長室１に搬送する。基板表面に汚染物が付着するのを防ぐため、搬送室及び成長室１は高真空状態もしくは超高真空状態であることが望ましく、例えば圧力が１×１０^−５Ｐａ程度以下であると好適である。後に述べる成長室２に関しても、真空度に関しては同様である。又、これらの成長室内で形成した単結晶層中に酸素や炭素が取り込まれることによる結晶欠陥の発生を防ぐため、搬送室や成長室１および成長室２に酸素や水分、又は有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、シリコン基板の搬送を開始するのはロードロック室の圧力が１×１０^−５Ｐａ程度以下になってから行うことが望ましい。

シリコン基板表面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできないため、エピタキシャル成長前にシリコン基板表面のクリーニングを行う。クリーニング方法としては、例えば真空中でシリコン基板を加熱することによって基板表面の自然酸化膜を以下の反応によって除去することが可能となる。
Ｓｉ＋ＳｉＯ_２→２ＳｉＯ↑
或いは、成長室１内に清浄な水素を供給した状態でシリコン基板を加熱することによっても基板表面のクリーニングを行うことが可能である。

前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。又、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を基板表面に供給した状態でシリコン基板を加熱した場合、５００℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されているため、基板表面のシリコンと水素が結合と脱離を繰り返す。その結果、表面のシリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。

水素雰囲気中でクリーニングを行うため、まず始めに成長室１に水素ガスを供給する。このとき、水素ガスを供給する前に基板表面から水素が脱離するのを防ぐため、基板温度を水素の脱離する５００℃より低くすれば好適である。また、水素ガスの流量は制御性良くガスが供給できるように１０ｍｌ／ｍｉｎ以上とし、排気されたガスを安全に処理するためには１００ l／ｍｉｎ以下とすれば好適である。このとき、成長室１内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように１０Ｐａとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、シリコン基板をクリーニング温度まで加熱する。このときの加熱方法としては、加熱に際してのシリコン基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えばワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。

クリーニング温度までシリコン基板を加熱した後、所定の時間基板を加熱することにより表面の自然酸化膜や汚染物が除去できるが、例えばクリーニング温度は、クリーニングの効果が得られる温度として６００℃以上であれば良く、又、熱処理による基板中のドーパントの拡散が顕著となる１０００℃以下とすれば好適である。更に、エピタキシャル成長の前に形成されている構造へ与える影響を低減するため、クリーニング温度は可能な限り低くする必要がある。又、基板表面の自然酸化膜や汚染物質の除去効率はクリーニング温度によって変化し、温度が高いほど短時間で効果が得られるため、必要以上に熱処理を行わない条件で加熱を行うことが望ましい。クリーニング温度が７００℃の場合、クリーニングの効果が小さいため、クリーニング時間を３０分とする必要があるのに対し、クリーニング時間を９００℃とした場合、クリーニング時間は２分以上であればよい。既に形成されている構造への影響として、例えば基板中のドーパントの拡散による特性変動を考えると、ドーパントの拡散を押さえるためには、クリーニング温度を約８００℃以下とする事が望ましく、この時のクリーニング時間は１０分とすればよい。

又、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、基板表面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。原子状水素の発生方法としては、高温に加熱したタングステンなどのフィラメントに水素ガスを照射することにより熱的に水素分子を解離させる方法や、水素ガス中でプラズマを発生させて電気的に水素分子を解離させる方法や、紫外線などの照射による原子状水素の発生などが可能である。但し、この場合、フィラメントやプラズマを発生する電極周辺からの金属汚染の発生や、プラズマによる石英部品などからの汚染物の発生などに十分注意をする必要がある。各方法とも、水素原子を大量に発生させるのは非常に困難であるため、水素ガスの中で、ある割合の分子を原子状態に解離させて基板表面に照射することにより、低温化が可能となる。例えば、クリーニング時間を１０分以内とするためには、クリーニング温度を６５０℃とすればよい。

以上、水素を用いたクリーニングについて説明を行ったが、クリーニング方法に関しては他の実施例に関しても同様である。

クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける）。温度の安定化を行うステップでは、クリーニング後のシリコン基板表面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは基板表面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。また、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。

そして、エピタキシャル層の原料ガスとｎ型ドーピングガスを供給することによって低濃度コレクタ層のエピタキシャル成長を開始する。ここで使用する原料ガスとしてはシリコン、ゲルマニウム等の４族元素と水素、塩素、フッ素などからなる化合物を用いることができる。例えば、モノシラン（ＳｉＨ_４）、ジシラン（Ｓｉ_２Ｈ_６）、モノゲルマン（ＧｅＨ_４）、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）、三塩化シリコン（ＳｉＨＣｌ_３）、四塩化シリコン（ＳｉＣｌ_４）などが挙げられるが、このほかのガスに関しても使用方法は同様である。低濃度コレクタ層の表面側にはゲルマニウムを添加することによってベース・コレクタ間のエネルギー障壁をベースから遠ざける効果を発生させると良い。その場合に添加するゲルマニウム組成比は、真性ベース層よりも高くすることで、ベース・コレクタ接合にはエネルギー障壁は生じない。たとえば、ベース層のゲルマニウム組成比を１０％とした場合、低濃度コレクタ層中のゲルマニウム組成比を１５％程度とすればよい。低濃度コレクタ層であるシリコン・ゲルマニウム層の膜厚の上限は、ベース層と併せてシリコン・ゲルマニウム層のひずみが緩和しない膜厚以下であれば良い。たとえば、ベース層のゲルマニウム組成比を１０％、ベース層の膜厚を１０ｎｍ、低濃度コレクタ層のゲルマニウム組成比を１５％とした場合、低濃度コレクタ層のシリコンゲルマニウム層は約１００ｎｍ以下であれば、トランジスタ作製プロセス中での熱処理によっても歪緩和による欠陥が生じにくい。本実施例では、単結晶シリコン・ゲルマニウムからなる多層膜の形成方法を例に挙げて説明を行うが、４族元素の炭素を導入した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するには、炭素の原料ガスとして、モノメチルシラン（ＣＨ_３ＳｉＨ_３）、ジメチルシラン（（ＣＨ_３）_２ＳｉＨ_２）、トリメチルシラン（（ＣＨ_３）_３ＳｉＨ）等を添加すればよい。

尚、本項目において、説明した各種の方法、留意点は、本実施例の工程及び以下の他の実施例において同様に留意されることである。

［図２の（ｂ）］
図２の（ａ）に示された工程に次いで、低濃度ｎ型単結晶シリコン・ゲルマニウム層３２上に、ｐ型単結晶シリコン・ゲルマニウム層３３をエピタキシャル成長する。ｐ型ドーピングガスとしては、３族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ジボラン（Ｂ_２Ｈ_６）が挙げられる。又、シリコン及びゲルマニウムの原料ガスに関しては低濃度コレクタ層と同様であるが、特に、１０ｎｍ以下でプロファイルが変化する真性ベース周辺のエピタキシャル成長を行うためには、膜厚や組成比、ドーパントの高精度制御が要求される。そのため、低温で分解・反応し結晶性の良いｐ型シリコン・ゲルマニウムを成長することができるジシランとゲルマンを用いると好適である。エピタキシャル成長を行う温度範囲は、ジシランが基板表面で反応を起こす５００℃以上で、上限は表面モフォロジーが良好な８００℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される０．０１Ｐａ以上で、上限は気相中での反応が起こり始める１Ｐａ以下であればよい。以下の実施例においても、ｐ型単結晶シリコン・ゲルマニウムのエピタキシャル成長条件に関しては同様である。ドーピング濃度は、ドーピングガスの流量によって制御でき、例えば１×１０^１９ｃｍ^−３のｐ型ドーピングを行うためには、ジボランの流量を０．０１ｍｌ／ｍｉｎとすればよい。ベース層となるｐ型単結晶シリコン・ゲルマニウム中のゲルマニウム組成比は、バイポーラトランジスタのエミッタからベースへの注入効率を上げる効果を発生させるためには５％程度以上が必要で、また、１０ｎｍ程度の膜厚でも結晶欠陥が発生しないためには４０％以下であれば好適である。また、ｐ型単結晶シリコン・ゲルマニウム層３３のエピタキシャル成長と同時に、ベース引き出し電極となるｐ型多結晶シリコン層２８の下面にはｐ型多結晶シリコン・ゲルマニウム層３４が堆積する。

［図２の（ｃ）］
ここで、低温でのアニールを行うことにより、シリコン・ゲルマニウム層を変形させる。シリコン基板上にシリコン・ゲルマニウム層を成長すると、シリコンとゲルマニウムの格子定数差に起因した歪みを内包しており、アニールにより表面原子のマイグレーションを促進させると、表面エネルギーを下げて安定な形状となるために、開口部周辺の領域が盛り上がって凸部となる。更に温度を上げると、変形と同時に歪みが緩和して結晶欠陥が発生するため、アニール温度の最適な上限値は約７００℃となる。従って、アニールの工程は、４００℃以上８００℃以下の熱処理を行う工程を含むことが実際的である。４００℃以下では、シリコン・ゲルマニウム層中のゲルマニウム組成比の上限においても変形が生じない温度であり、上限はこれを超えると、トランジスタの高性能化に必要な最低ゲルマニウム組成比においても歪緩和による結晶欠陥が発生してしまう。このように、真性ベースが薄くても開口部周辺を厚くすることで、ベース引き出し電極となるｐ型多結晶シリコン２８のひさしの底面より成長した多結晶ｐ型シリコン・ゲルマニウム３４と外部ベース３３ｂが接続されやすくなり、外部ベース３３ｂ自体の厚膜化による低抵抗化と併せてベース抵抗が低減できる。

ここで、本工程の基本思想を説明する。図７に、アニールによる変形量とアニール温度の関係を示す。横軸はアニール温度、縦軸は真性部と周辺部との膜厚比（周辺部の膜厚／真性部の膜厚）である。各曲線は、Ｇｅ組成比がパラメータとなっている。アニールによる変形量が、真性部と周辺部との膜厚比に現れてくる。そして、図７には結晶性が良好に保たれる領域と、歪み緩和などによる転位が発生する領域を図示している。

Ｇｅ組成比によって歪み量が変化するため、アニールによる変形と転位の入りやすさはＧｅ組成比によって変化する。ここでは、超高速バイポーラトランジスタのベース層に用いることを前提としているため、ゲルマニウム組成比は約１０％、エピタキシャル成長後の膜厚は約２０ｎｍの場合について説明する。また、アニール時間は１０分に固定した。エピタキシャル成長と同じ温度（５００℃）ではシリコン・ゲルマニウム層の変形は見られなかったのに対し、アニール温度を上昇させると変形が顕著となり、約７００℃でシリコン・ゲルマニウム層の中心と周辺の凸部の厚さの比は約１７５：１００となる。

［図３の（ａ）］
次いで、シリコン酸化膜からなるエミッタ・ベース分離絶縁膜３５、シリコン窒化膜からなるエミッタ・ベース分離絶縁膜３６を形成し、ドライエッチングによって絶縁膜３６をエッチングすることで、側壁のみに絶縁膜３６を残すことができる。次いで、真性ベース３３ａにエッチングダメージが入らないように絶縁膜３５はウェットエッチングを行って真性ベース３３ａを露出させる。そして、エミッタとなるｎ型単結晶シリコン層３７をｐ型単結晶シリコン・ゲルマニウム層３３ａ上に形成する。ｎ型ドーピングガスとしては、５族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ホスフィン（ＰＨ_３）、アルシン（ＡｓＨ_３）などが挙げられる。ｎ型ドーパントとしてリンをドーピングする場合、エミッタ抵抗が高くならないように１×１０^２０ｃｍ^−３以上とすれば好適である。更に、エミッタ層のエピタキシャル成長は、開口部内の単結晶シリコン・ゲルマニウム層３３上のみに選択成長する必要はなく、全面にエピタキシャル成長を行うこともできる。その後、図３（ｂ）の形状に見られるように、不要な部分をエッチングし、電極４１、４２、４３等を形成することにより、図１に示した形状となる。

本実施例により、低濃度コレクタ、真性ベース、エミッタをエピタキシャル成長により形成するため、コレクタ／ベースおよびベース／エミッタ界面における結晶性を向上できることから、トランジスタのリーク電流を抑制し、耐圧を向上することができる。又、拡散などの高温の熱処理が不要となることから、不純物拡散や界面でのミキシングを防ぐことが可能となる。その結果、高濃度で厚さの薄い真性ベース層を形成できる。この為、本発明は、バイポーラトランジスタの高速化・高性能化に有効である。例えばベースドーピング濃度を１×１０^２０ｃｍ^-3とした場合、本実施例を用いて形成したバイポーラトランジスタでは、１×１０^２０ｃｍ^-3のベースドーピング濃度を維持したまま１０ｎｍ程度以下の厚さのベース幅が実現できる。従って、このトランジスタでは２００ＧＨｚを超える遮断周波数が実現できる。又、同時に、ベース層の高いドーピング濃度が維持でき、外部ベース抵抗も低くなることから、全体のベース抵抗が低減できる。従って、選択成長によるコレクタ・ベース間容量の低減と共にバイポーラトランジスタの最大発信周波数を著しく向上することができる上に、トランジスタの雑音の低減が可能となる。更に、真性ベースはゲルマニウム組成比、ドーピング濃度、膜厚を高精度に制御でき、高性能化と歩留まりの向上が実現することができる。

＜実施例２＞
図４は、本発明に係る半導体装置の第２の実施例を示すバイポーラトランジスタの断面構造を示す。実施例１と異なるのは、ベース引き出し電極を真性ベース層と同時に堆積した多結晶ｐ型単結晶シリコン・ゲルマニウム層とする点である。本例では、この為に絶縁膜上を含めた基体上にシリコン・ゲルマニウム層を形成する。

図４を参酌すれば、シリコン基板１上にコレクタとなる高濃度ｎ型シリコン層２が形成され、更にこの上部に低濃度ｎ型シリコン層３が形成される。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜４が形成され、この基体の全面にｐ型シリコン・ゲルマニウム層が形成されると、真性ベースとなる開口部にはｐ型単結晶シリコン・ゲルマニウム層５が成長し、コレクタ・ベース絶縁膜４上にはｐ型多結晶シリコン・ゲルマニウム層が堆積する。次いで、エミッタ・ベース分離絶縁膜７、８が堆積される。これらの層に、エミッタ開口部を形成した後に、エミッタ領域となる高濃度ｎ型単結晶シリコン９が結晶成長される。更に、ベース、コレクタ電極部分が開口され、コレクタ引き出し電極となる高濃度ｎ型領域１１が形成される。この後、エミッタ電極１２、ベース電極１３、コレクタ電極１４がそれぞれ形成されている。

図５及び図６に、図４に示した構造を有する半導体装置を実現するための製造方法のフロー図を示す。尚、図５及び図６では、シリコン基板１の図示は一部に止まり、コレクタ層となる高濃度ｎ型単結晶シリコン層２以下は省略されている。シリコン基板との関係は図４の参酌によって理解される。

［図５の（ａ）］
先ず、コレクタ層となる高濃度ｎ型単結晶シリコン層２と、低濃度コレクタ層となる低濃度ｎ型単結晶シリコン層３が形成される。そして、この上部に、コレクタ・ベース分離絶縁膜４が形成され、このコレクタ・ベース分離絶縁膜４に開口部が形成される。

［図５の（ｂ）］
その上に真性ベースとなるｐ型単結晶シリコン・ゲルマニウム層５と、ベース引き出し電極となるｐ型多結晶シリコン層６を同時に結晶成長する。エピタキシャル成長前のクリーニングと、エピタキシャル成長に使用する原料ガス・ドーピングガスは実施例１と同様である。但し、本実施例では、絶縁膜上にも多結晶シリコン・ゲルマニウムを均一に成長させたいため、成長条件は調整する必要がある。原料ガスとしては選択性が出やすい塩化水素を含んだものよりも、低温で反応性が高いジシランやモノシランを使用した方が好適である。又、選択性が出にくいように成長圧力を高めにした方が良く、下限は選択性の出にくい１、０００Ｐａ程度から、上限は気相中での反応が起こり始める１０、０００Ｐａ程度以下とすれば好適である。

［図５の（ｃ）］
次いで低温アニールにより単結晶シリコン・ゲルマニウム層を変形させ、領域５ａ及び５ｂが形成される。この場合の形成条件は実施例１と同様である。

［図６の（ａ）］
外部ベースの形成後、エミッタ・ベース分離絶縁膜７、８を形成する。

［図６の（ｂ）］
この後、エミッタとなる高濃度単結晶シリコン層９を結晶成長する。更に、エミッタ引き出し層１０が高濃度ｎ型多結晶シリコンによって形成される。その後、不要な部分をエッチングし、電極１２、１３、１４等を形成することにより、図４に示した形状となる。

本実施例により、トランジスタ真性部のプロファイルを維持したまま構造を大幅に簡略化できるため、高速動作と低コスト我が両立できる。

以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、実施例中ではｎ型単結晶シリコン・ゲルマニウム層、ｐ型単結晶シリコン・ゲルマニウム層およびｎ型単結晶シリコン層からなる多層膜の場合について説明したが、単結晶シリコン・ゲルマニウム・カーボン層等を用いてよいことは言うまでもない。

前述した実施例より明らかなように、本発明によれば、真性ベースの膜厚を増大させることなく外部ベース領域のみを厚くできることから、トランジスタの遮断周波数を高く保ったままベース抵抗を低減することができる。また、エピタキシャル成長の工程以降は高温の熱処理を行わないことから、高濃度で非常に薄い接合が得られる。これをバイポーラトランジスタに適用することにより、トランジスタの高速動作と雑音の低減が可能となる。

本発明に係る半導体装置の一実施例を示す断面構造図である。 図１に示した本発明に係る半導体装置の製造方法を工程順に示す拡大断面図である。 図２の次の工程以降を順に示す拡大断面図である。 本発明に係る半導体装置の一実施例を示す断面構造図である。 図４に示した本発明に係る半導体装置の製造方法を工程順に示す拡大断面図である。 図５の次の工程以降を順に示す拡大断面図である。 アニール温度とシリコン・ゲルマニウム層の変形量の関係を示す特性線図である 従来の半導体装置を示す断面構造図である。

符号の説明

１、２１、５１…シリコン基板、
２、２２、３１、５２…コレクタ領域（ｎ型単結晶シリコン）、
３、２３、５３…低濃度コレクタ層（低濃度ｎ型単結晶シリコン）、
４、２４、２７、５４、５７、５８…コレクタ・ベース分離絶縁膜、
２５、２６、５５、５６…素子分離絶縁膜、
６、２８、５９…ベース引き出し電極（ｐ型多結晶シリコン）、
７、２９、３０、３５、３６、３８、３９、６０、６１、６６、６７…エミッタ・ベース分離絶縁膜、
３２、６２…低濃度コレクタ層（低濃度ｎ型単結晶シリコン・ゲルマニウム）、
５、５ａ、３３、３３ａ、６３…真性ベース層（ｐ型単結晶シリコンゲルマニウム）、
５ｂ、３３ｂ…外部ベース層（ｐ型単結晶シリコン・ゲルマニウム）、
３４、６４…外部ベース層（ｐ型多結晶シリコン・ゲルマニウム）、
９、３７、６５…エミッタ層（ｎ型単結晶シリコン）、
１０、６８…エミッタ引き出し層（高濃度ｎ型多結晶シリコン）、
８、６９…絶縁膜、
１１、４０、７０…コレクタ引き出し領域（高濃度ｎ型単結晶シリコン）、
１２、４１、７１…エミッタ電極、
１３、４２、７２…ベース電極、
１４、４３、７３…コレクタ電極。

Claims (8)

1. 単結晶基板上に設けられた第１の第１導電型単結晶領域上に、第１導電型と反対導電型である第２導電型単結晶層と、該第２導電型単結晶層上に設けられた第２の第１導電型単結晶層とを有する半導体装置であって、
   前記第２導電型単結晶層と前記第２の第１導電型単結晶層とは単一平面でのみ接しており、且つ、前記第２導電型単結晶層の前記第２の第一導電型単結晶層と接触している部分の厚さよりも接触平面の外側での厚さが大きい領域を有する
   ことを特徴とする半導体装置。
2. 請求項１において、
   前記第１の第１導電型単結晶領域がコレクタであり、前記第２導電型単結晶層がベースであり、前記第２の第１導電型単結晶層がエミッタであることを特徴とする半導体装置。
3. 請求項１において、
   前記第２導電型単結晶層の５０％以上の成分がシリコンおよびゲルマニウムの少なくともいずれか一方であることを特徴とする半導体装置。
4. 請求項１において、
   前記第２導電型単結晶層のうち、前記第２の第１導電型単結晶層と接している部分の厚さが１０ｎｍ以下であることを特徴とする半導体装置。
5. 請求項１において、
   前記第２導電型単結晶層中のキャリア濃度が５×１０^１９ｃｍ^−３以上であることを特徴とする半導体装置。
6. 単結晶基板上部に設けられた第１の第１導電型単結晶領域と、該第１の第１導電型単結晶領域上に形成した第１導電型と反対導電型である第２導電型単結晶層と、該第２導電型単結晶層上に設けられた第２の第１導電型単結晶層とを有する半導体装置の製造方法であって、
   前記第２導電型単結晶層を形成する工程と、
   こうして準備された半導体基体を、アニールし、前記第２導電型単結晶層に対して、前記第２の第１導電型単結晶層と接触して形成する領域の厚さよりも、この接触領域の外側での厚さが大きい領域を有せしめる工程と、
   前記第２導電型単結晶層上に、平面で接して且つ結晶面内で前記第２導電型単結晶層より短い長さを有する前記第２の第１導電型単結晶層を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
7. 請求項６において、
   前記第２導電型単結晶層がシリコン・ゲルマニウム層であり、前記第２の第１導電型単結晶層が、前記第２導電型単結晶層のバンドギャップより大きなバンドギャップを有するシリコン・ゲルマニウム層であることを特徴とする半導体装置の製造方法。
8. 請求項７において、
   前記アニールの工程は、４００℃以上８００℃以下の熱処理を行う工程を含むことを特徴とする半導体装置の製造方法。

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