JP2013168458A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 スーパージャンクション構造を有する場合であっても、リーク電流や耐圧低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】 基板１のｎ型領域と、ｎ型領域を貫通して形成されたビア１６と、ビアの側壁に単結晶ｐ型領域９を選択エピタキシャル成長により形成することで、半導体装置の厚さ方向全体に渡って均一で結晶性が良いｐｎ接合を形成する。
【選択図】 図１

Description

本発明は、スーパージャンクション構造を有する半導体装置およびその製造方法に関する。

従来のスーパージャンクション構造を有するIGBTは、例えば非特許文献１に記載されている。ｎ型ドリフト層となる基板内部にｐ型ピラーとｎ型ピラーを並列に形成することで、ピラー間のｐｎ接合部分に形成される空乏層領域でソフトパンチスルーを生じさせ、オン抵抗の低減とターンオフ時の損失低減を同時に実現することができる。また、従来のスーパージャンクション構造を有するパワーＭＯＳＦＥＴは、例えば特許文献１、特許文献２に記載されている。パワーＭＯＳＦＥＴのソース・ドレイン間にスーパージャンクション構造を形成してｐｎ接合領域に空乏層を発生させることで、オフ状態での高耐圧を確保しながらオン抵抗を通常のパワーＭＯＳＦＥＴと比べて大幅に低減することが可能となる。

特許第４５９７２９３号 特開２００７−９６１３８号

Marina Antoniou, Florin Udrea, Friedhelm Bauer, Andrei Mihaila, Iulian Nistor, "Towards Achieving the Soft-Punch-Through Superjunction Insulated-Gate Bipolar Transistor Breakdown Capability", IEEE Electron Device Letters, Vol. 32, No. 9 (2011), pp.1275-1277.

前述したスーパージャンクションを有するＩＧＢＴの、真性部分における断面構造を図８に示す。低濃度ｎ型単結晶シリコン基板１０１の表面にｐ型エミッタ１０２、ゲート絶縁膜１０４、ゲート１０５、ゲート側壁絶縁膜１０６、ゲート電極１１１、高濃度ｎ型領域１０３が形成されており、裏面にはｎ型バッファ層１０７と高濃度ｐ型層１０８が形成されている。さらに低濃度ｎ型単結晶シリコン基板１０１の内部にｐ型ピラー１１２が形成されている。非特許文献１においては、低濃度ｎ型単結晶シリコン基板１０１の内のｐ型ピラー１１２と接する領域に空乏層が生じるため、通常のＩＧＢＴよりもｎ型単結晶シリコン基板１０１中のドーピング濃度を上げても耐圧が確保できるため、オン状態での抵抗を低減することができる。また、ターンオフ時には少数キャリアがｐ型ピラー層で消滅させることができるため、損失を低減することができる。しかし、非特許文献１では１３５μｍもの厚さを有するＩＧＢＴ内部にｐ型ピラーを形成する方法は開示されていない。

一方、スーパージャンクション構造は、パワーＭＯＳＦＥＴに対しても適用されている。スーパージャンクション構造を有するパワーＭＯＳＦＥＴの、真性部分における断面構造を図９および図１０に示す。低濃度ｎ型単結晶シリコン基板２０１の表面に高濃度ｐ型領域２０２と高濃度ｎ型領域２０３が形成され、ゲート絶縁膜２０４、ゲート２０５、絶縁膜２０６が形成されており、裏面には高濃度ｎ型ソース領域２０７が形成されている。さらに低濃度ｎ型単結晶シリコン基板２０１の内部にｐ型領域２１０、２１１が形成されている。図９に示した特許文献１では、ｐ型領域２１０を形成するために、エピタキシャル成長によるｎ型シリコン層の形成とｐ型不純物のイオン注入を複数回繰り返すことで、ｐ型領域２１０を形成しているが、イオン注入によるダメージが残留することで、ｐ型領域２１０周辺の結晶性が悪化し、耐圧が低下するという問題が発生する。また、エピタキシャル成長とイオン注入を繰りかえす必要があるため、非常にスループットが悪く、コストが高くなるという問題がある。また、図１０に示した特許文献２では、深溝をエッチングによって形成し、その溝内にｐ型シリコン層をエピタキシャル成長することでｐ型領域２１１を形成しているが、溝の上方での成長が進行すると、エピタキシャル成長の原料ガスが溝の底部まで供給されないため、深溝内全面にｐ型層を埋めることが困難である。

本発明の目的は、深さが１００μｍを超えるような厚みを有する半導体装置にスーパージャンクション構造を形成する場合であっても、低コストで結晶性の良いスーパージャンクション構造を形成することで安定した動作が得られる半導体装置やその製造方法を提供することにある。

前述した課題を解決するための一実施形態として、第１のｎ型領域と、前記第１のｎ型領域を貫通して形成された開口部と、前記開口部の側壁に設けられたｐ型領域を有することを特徴とする半導体装置とする。

また、第１のｎ型領域を貫通して開口部を形成する第１の工程と、前記開口部の側壁にｐ型領域を形成する第２の工程とを有することを特徴とする半導体装置の製造方法とする。

本発明によれば、ｎ型領域内に半導体装置の厚さ方向に均一なｐ型領域を形成することにより、深さ方向に均一なｐｎ接合が形成され、電界集中による耐圧低下を抑制することで、安定した動作が得られる半導体装置やその製造方法を提供することができる。また、一度のエピタキシャル成長でｐ型領域を形成することができるため、半導体装置の製造コストを大幅に低減することが可能となる。

本発明の第１の実施例に係る半導体装置の概略断面図である。 本発明の第１の実施例に係る半導体装置の製造方法を工程順に示す概略断面図である。 本発明の第１の実施例に係る半導体装置の製造方法を工程順に示す概略断面図である。 本発明の第１の実施例に係る半導体装置の製造方法を工程順に示す概略断面図である。 本発明の第１の実施例に係る半導体装置の製造方法を工程順に示す概略断面図である。 本発明の第１の実施例に係る半導体装置の形状および配置を示す表面図である。 本発明の第１の実施例に係る半導体装置の表面側から見た鳥瞰図である。 本発明の第２の実施例に係る半導体装置の形状および配置を示す表面図である。 本発明の第３の実施例に係る半導体装置の形状および配置を示す表面図である。 本発明の第４の実施例に係る半導体装置の概略断面図である。 従来のスーパージャンクション構造を有するＩＧＢＴの概略断面図である。 従来のスーパージャンクション構造を有するＭＯＳＦＥＴの概略断面図である。 従来のスーパージャンクション構造を有するＭＯＳＦＥＴの概略断面図である。

本発明に係るスーパージャンクション構造を有する半導体装置の好適な実施の形態は、低濃度ｎ型シリコン基板を貫通するビアを形成し、このビアの側壁にｐ型シリコン層をエピタキシャル成長によって形成したものである。

このように貫通ビアの側壁にｐ型領域を形成することで、半導体装置の厚み方向に均一なｐ型層を低コストで形成することが可能となり、オン抵抗を低減した上に、ｐ型領域の不均一性や結晶性の低下に起因した特性変動やリーク電流を低減することが可能となる。

次に、本発明に係る半導体装置とその製造方法について実施例により、以下詳細に説明する。

本発明の第1の実施例について、図１、図２Ａ〜図２Ｄ、図３、図４を用いて説明する。図１は、本実施例係る半導体装置の真性部分の断面構造図である。図２Ａ〜図２Ｄは、本実施例の製造方法を工程順に示した断面構造図である。

半導体基板（ここでは低濃度ｎ型Ｓｉ基板を使用）１の表面側に設けられたｐ型エミッタ２およびｎ型領域３を形成する。ここでは基板１表面にチャネルを形成する構造を例に示しているが、基板１の一部をエッチングして溝を形成し、溝の側壁にゲート絶縁膜を形成する埋め込みゲート構造であっても良い。次いで、ＩＧＢＴのスイッチング時間を低減するため、裏面から研磨することで基板の厚さを２００μｍ以下に薄くする（図２Ａ）。なお、図示していないが、基板１裏面の研磨を行なう際は、基板１表面は保護膜で保護されている。

次に、基板裏面研磨後のダメージ層を除去した後、基板の表面および裏面を絶縁膜１４，１５で保護し、基板１に貫通ビア１６を形成する。貫通ビアを形成する代表的な方法として、反応性イオンエッチングによる浅い穴の形成と絶縁膜の形成を繰り返して行うことで垂直に深い穴を形成していく方法と、プラズマエッチングの異方性を高くして深い穴開けを行う方法があるが、この他にも貫通ビアの形成方法としては特に制限はない。貫通ビアの加工サイズとしては、ＩＧＢＴのドリフト領域の面積を確保するために概ね１００μｍ以下程度であればよく、下限としては、貫通ビアの加工精度の限界と、後に側壁に形成するｐ型領域の膜厚を確保するために、０．１μｍ以上とすれば好適である。

貫通ビアの形成の後、基板洗浄をおこない、貫通ビア１６内面の汚染物や自然酸化膜をあらかじめ除去する。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、重金属や有機物による汚染に加えパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に貫通ビア１６内面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、貫通ビア１６内面は水素原子で覆われた状態となる。この状態では、貫通ビア１６内面に露出しているシリコン原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に自然酸化膜が形成されにくくなる。この洗浄による貫通ビア１６内面の水素終端処理に加え、さらに自然酸化膜が形成されるのを防ぐためには、基板の洗浄を行った後、貫通ビア１６内面が再び酸化されたり汚染物が付着するのを防ぐため、シリコン基板を清浄な窒素中にて搬送すれば好適である。以下の実施例に関しても、エピタキシャル成長前に行う基板の洗浄と搬送方法に関しては同様である。

次いで、洗浄を行った基板１をエピタキシャル装置のロードロック室内に設置し、ロードロック室の真空排気を開始する。ロードロック室の真空排気が完了した後、シリコン基板１を、搬送室を経由してｐ型ドープを行う第1の成長室に搬送する。貫通ビア１６内面に汚染物が付着するのを防ぐため、搬送室及び第1の成長室は高真空状態もしくは超高真空状態であることが望ましく、例えば圧力が１×１０^−５Ｐａ程度以下であると好適である。後に述べるｎ型ドープを行う第２の成長室に関しても、真空度に関しては同様である。

また、これらの成長室内で形成した単結晶層中に酸素や炭素が取り込まれることによる結晶欠陥の発生を防ぐため、搬送室や第１の成長室および第２の成長室に酸素や水分、または有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、シリコン基板１の搬送を開始するのはロードロック室の圧力が１×１０^−５Ｐａ程度以下になってから行うことが望ましい。貫通ビア１６内面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできないため、エピタキシャル成長前に貫通ビア１６内面のクリーニングを行う。クリーニング方法としては、例えば真空中でシリコン基板１を加熱することによって基板表面の自然酸化膜を式(１)の反応によって除去することが可能となる。

Ｓｉ＋ＳｉＯ_２→２ＳｉＯ↑ （１）
または、第１の成長室内に清浄な水素を供給した状態でシリコン基板１を加熱することによっても貫通ビア１６内面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、貫通ビア１６内面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。

また、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を貫通ビア１６内面に供給した状態でシリコン基板を加熱した場合、５００℃以上の温度で水素が貫通ビア１６内面から脱離してしまっても、常に清浄な水素ガスが供給されているため、貫通ビア１６内面のシリコンと水素が結合と脱離を繰り返す。その結果、シリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。

水素雰囲気中でクリーニングを行うため、まず始めに第１の成長室に水素ガスを供給する。このとき、水素ガスを供給する前に貫通ビア１６内面から水素が脱離するのを防ぐため、基板温度を水素の脱離する５００℃より低くすれば好適である。また、水素ガスの流量は制御性良くガスが供給できるように１０ｍｌ／ｍｉｎ以上とし、排気されたガスを安全に処理するためには１００ l／ｍｉｎ以下とすれば好適である。

このとき、第１の成長室内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように１０Ｐａとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、シリコン基板をクリーニング温度まで加熱する。このときの加熱方法としては、加熱に際してのシリコン基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えばワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。

クリーニング温度までシリコン基板を加熱した後、所定の時間基板を加熱することにより貫通ビア１６内面の自然酸化膜や汚染物が除去できるが、例えばクリーニング温度は、クリーニングの効果が得られる温度として６００℃以上であれば良く、エピタキシャル成長の前に形成されている表面構造へ与える影響を低減するため、クリーニング温度は９００℃以下にする必要がある。

また、貫通ビア１６内面の自然酸化膜や汚染物質の除去効率はクリーニング温度によって変化し、温度が高いほど短時間で効果が得られるため、必要以上に熱処理を行わない条件で加熱を行うことが望ましい。クリーニング温度が７００℃の場合、クリーニングの効果が小さいため、クリーニング時間を３０分とする必要があるのに対し、クリーニング時間を９００℃とした場合、クリーニング時間は２分以上であればよい。表面構造への影響として、例えば基板中のドーパントの拡散による特性変動を考えると、ドーパントの拡散を押さえるためには、クリーニング温度を約８００℃以下とする事が望ましく、この時のクリーニング時間は１０分とすればよい。

また、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、貫通ビア１６内面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。原子状水素の発生方法としては、高温に加熱したタングステンなどのフィラメントに水素ガスを照射することにより熱的に水素分子を解離させる方法や、水素ガス中でプラズマを発生させて電気的に水素分子を解離させる方法や、紫外線などの照射による原子状水素の発生などが可能である。但しこの場合、フィラメントやプラズマを発生する電極周辺からの金属汚染の発生や、プラズマによる石英部品などからの汚染物の発生などに十分注意をする必要がある。各方法とも、水素原子を大量に発生させるのは非常に困難であるため、水素ガスの中で、ある割合の分子を原子状態に解離させて貫通ビア１６内面に照射することにより、低温化が可能となる。例えば、クリーニング時間を１０分以内とするためには、クリーニング温度を６５０℃とすればよい。

更に、加熱を必要としない化学反応によって貫通ビア１６内面の自然酸化膜を除去することもできる。たとえばＨＦガスを供給することにより、酸化膜がエッチング反応によって除去されるため、室温で表面のクリーニングが可能となる。以上、エピタキシャル成長前のクリーニングについて説明を行ったが、クリーニング方法に関しては他の実施例に関しても同様である。

クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける。温度の安定化を行うステップでは、クリーニング後の貫通ビア１６内面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは貫通ビア１６内面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。

また、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。

次いで、エピタキシャル層の原料ガスとｐ型ドーピングガスを供給することによってｐ型領域９のエピタキシャル成長を開始する。ここで使用する原料ガスとしてはシリコン、ゲルマニウム等の４族元素と水素、塩素、フッ素などからなる化合物を用いることができる。例えば、モノシラン（ＳｉＨ_４）、ジシラン（Ｓｉ_２Ｈ_６）、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）、三塩化シリコン（ＳｉＨＣｌ_３）、四塩化シリコン（ＳｉＣｌ_４）などが挙げられるが、このほかのガスに関しても使用方法は同様である。本実施例では、単結晶シリコンからなる高濃度ｐ型層８の形成方法を例に挙げて説明を行うが、４族元素のゲルマニウムを導入した単結晶シリコン・ゲルマニウムを形成するにはゲルマニウムの原料ガスとしてモノゲルマン（ＧｅＨ_４）やジゲルマン（Ｇｅ_２Ｈ_６）を添加すればよく、炭素を導入した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するには、炭素の原料ガスとして、モノメチルシラン（ＣＨ_３ＳｉＨ_３）、ジメチルシラン（（ＣＨ_３）_２ＳｉＨ_２）、トリメチルシラン（（ＣＨ_３）_３ＳｉＨ）等を添加すればよい。

また、ｐ型ドーピングガスとしては、３族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ジボラン（Ｂ_２Ｈ_６）などが挙げられる。ｐ型領域９は絶縁膜１４、１５以外の貫通ビア１６内面にのみに選択的にエピタキシャル成長する必要があるため、絶縁膜１４、１５の材料としては、選択性の大きいシリコン酸化膜にすれば好適である。シリコン酸化膜１４、１５の開口部に単結晶シリコンを選択エピタキシャル成長により形成すると、シリコン酸化膜上では、シリコンの原料ガスと表面分子が反応して以下のような反応が生じる。例えば、シリコンの原料ガスとしてジシラン（Ｓｉ_２Ｈ_６）を用いたとき、
Ｓｉ_２Ｈ_６ ＋ ２ＳｉＯ_２ → ４ＳｉＯ↑ ＋ ３Ｈ_２↑ （２）
また、シリコンの原料ガスとしてモノシラン（ＳｉＨ_４）を用いたとき、
ＳｉＨ_４ ＋ ＳｉＯ_２ → ２ＳｉＯ↑ ＋ ２Ｈ_２↑ （３）
さらに、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）を原料ガスとして用いると、
ＳｉＨ_２Ｃｌ_２ ＋ ＳｉＯ_２ → ２ＳｉＯ↑ ＋ ２ＨＣｌ↑ （４）
といった還元反応が生じる。また、ゲルマニウムの原料ガスであるゲルマン（ＧｅＨ_４）についても同様である。ゲルマンに関しての還元反応は、
ＧｅＨ_４ ＋ ＳｉＯ_２ → ＳｉＯ↑ ＋ ＧｅＯ↑ ＋ ２Ｈ_２↑ （５）
となる。上記の還元反応は数多くの反応のうちの一部であり、この他にも原料ガスが分解してエネルギーが高い状態になったラジカル分子と酸化膜との還元反応なども存在する。その結果、酸化膜上では上記還元反応によるエッチングと原料ガスが分解して生じる堆積とが同時に進行しており、成長温度及び圧力に依存してエッチングと堆積の大小関係が変化する。上記の還元反応だけでは選択性を保持できる膜厚に限界があるため、比較的厚い単結晶シリコンまたは単結晶シリコン・ゲルマニウム層を選択エピタキシャル成長する場合、原料ガスに加えて、塩素ガス（Ｃｌ）や塩化水素ガス（ＨＣｌ）といったハロゲン系のガスを添加して、シリコン層自体のエッチングを行う。その反応には、
Ｓｉ ＋ ２Ｃｌ_２ → ＳｉＣｌ_４↑ （６）
Ｓｉ ＋ ２ＨＣｌ → ＳｉＨ_２Ｃｌ_２↑ （７）
といったものがある。以上の反応が同時に進行する結果、選択性が維持されている状態では、シリコン酸化膜上にシリコンは堆積しない。エピタキシャル成長を行う温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる５００℃以上で、上限は表面モフォロジーが良好な８００℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される０．１Ｐａ以上で、上限は気相中での反応が起こり始める１００Ｐａ以下であればよい。以下の実施例においても、単結晶シリコンの選択エピタキシャル成長条件に関しては同様である。ドーピング濃度はドーピングガスの流量によって制御でき、ドリフト領域内で空乏層を形成しやすくするために５×１０^１５ｃｍ^−３のドーピングを行うためには、１×１０^−４ｍｌ／ｍｉｎとすればよい。膜厚の上限は貫通ビア１６が埋まりきるために貫通ビア１６の短辺の半分以上であればよい（図２Ｃ）。ｐ型領域９の堆積後の空間を埋めるため、絶縁膜１０を形成する。図３に、図２ＣのＡ−Ａ‘面における平面図を示す。本実施例では、貫通ビアを長方形としている。

次いで、表面側の絶縁膜１４を除去した後、ゲート絶縁膜４、ゲート５を従来のＩＧＢＴと同様に形成する。符号６はゲート側壁絶縁膜を示す。裏面のｎ型バッファ層７、ｐ型層８はエピタキシャル成長で形成しても、イオン打ち込みで形成しても、また双方を組み合わせて形成してもよい。エピタキシャル成長で形成する場合には、裏面の絶縁膜１５、１０を部分的に除去することで基板１の裏面を露出させ、基板１の裏面のクリーニング後、ｎ型層７とｐ型層８を連続的に選択エピタキシャル成長する。選択エピタキシャル成長の条件に関しては、ｐ型領域９の形成条件と同様である。ｎ型バッファ層のみをイオン打ち込みで形成する場合には、基板１の裏面にイオン打ち込みを行ない、その後、基板裏面のクリーニング、ｐ型層８のエピタキシャル成長を行なう。ｎ型バッファ層７とｐ型層８を両方イオン打ち込みで形成する場合には、イオン打ち込みのドーズ量と加速エネルギーを調整することで、ｎ型不純物を深い領域に、ｐ型不純物を浅い領域に高濃度でドーピングし、その後活性化アニールを行う。（図２Ｄ）最後に表面と裏面に電極を形成することで、スーパージャンクション構造を有するＩＧＢＴが完成する。（図１）スーパージャンクション構造を有するＩＧＢＴの表面からの鳥瞰図を図４に示す。表面側のゲート、エミッタ領域、および裏面側のコレクタ領域は繰り返しの構造となっており、ＩＧＢＴの最大許容電流値に応じた面積をなる様に各領域と繰り返し回数を決定すればよい。

本実施例により、半導体装置の厚み方向に均一なｐ型層を低コストで形成することが可能となり、オン抵抗を低減した上に、ｐ型領域の不均一性や結晶性の低下に起因した特性変動やリーク電流を低減することが可能となる。

第２の実施例について図５を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。

本実施例と実施例１との違いは貫通ビアの形状を正方形とする点にある。図５は本実施例に係る半導体装置（ＩＧＢＴ）の製造工程の内、図２ＣのＡ−Ａ‘面における平面図を示す。本実施例では、貫通ビアを正方形とし、平面内に２次元的に繰り返すことで、平面内に格子状にｐｎ接合の空乏層を形成することが可能となる。

本実施例により、実施例1と同様の効果が得られる。さらに、ＩＧＢＴのドリフト層内で、平面内に格子状に空乏層を形成することで、電界が集中する領域と電流が流れる領域が平面内で分散されるため、より安定的なＩＧＢＴの動作が可能となる。

第３の実施例について図６を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。

本実施例と実施例２との違いは貫通ビアの形状を円形とする点にある。図６は本実施例に係る半導体装置（ＩＧＢＴ）の製造工程の内、図２ＣのＡ−Ａ‘面における平面図を示す。本実施例では、貫通ビアを円形とし、平面内に２次元的に繰り返すことで、平面内に格子状にｐｎ接合の空乏層を形成することが可能となる。

本実施例により、実施例２と同様の効果が得られる。さらに、貫通ビアが円形のため、ここの貫通ビアに対しては等方的に空乏層が形成されるため、電界が集中する領域と電流が流れる領域が生じないため、より安定的なＩＧＢＴの動作が可能となる。

第４の実施例について図７を用いて説明する。なお、実施例１〜３に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。

本実施例では、パワーＭＯＳＦＥＴに貫通ビアを用いたスーパージャンクション構造を適用したものである。 半導体基板（ここでは低濃度ｎ型Ｓｉ基板を使用）２１の表面側に設けられたソース領域となる高濃度ｎ型領域２３，ｐ型領域２２、ゲート絶縁膜２４、ゲート２５を通常のパワーＭＯＳＦＥＴと同様に形成する。基板裏面を研磨することで基板を薄くし、基板の表面および裏面を絶縁膜で保護した状態でソース領域に貫通ビアを形成し、貫通ビアの側壁にｐ型領域２７を形成する。基板の裏面研磨、貫通ビアとｐ型領域２７の形成方法は実施例と同様である。貫通ビアの隙間を絶縁膜２８で埋めた後、裏面に絶縁膜のパターニングを行い、選択エピタキシャル成長によってドレインとなる高濃度ｎ型領域２９を形成する。最後にゲート電極３０、ソース電極３１、ドレイン電極３２を形成することでスーパージャンクション構造を有するパワーＭＯＳＦＥＴが完成する。

本実施例により、高耐圧と低オン抵抗の両立が可能なスーパージャンクション構造を有するＭＯＳＦＥＴにおいて、ｐ型領域２７とｎ型領域２１の界面で深さ方向に均一な空乏層が形成できるため、電界が均一にかかることでさらなる高耐圧と特性の安定化が可能となる。

以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、実施例中ではｐ型単結晶シリコンの場合について説明したが、ｐ型単結晶シリコン・ゲルマニウム層および単結晶シリコン・ゲルマニウム・カーボン層等を用いてよいことは言うまでもない。

１、２１、１０１、２０１…低濃度ｎ型シリコン層（基板）、
２、１０２、２０２…ｐ型エミッタ、
３、１０３、２０３…ｎ型領域、
４、２４、１０４、２０４…ゲート絶縁膜、
５、２５、１０５、２０５…ゲート、
６、１０、１４、１５、２６、２８、１０６、２０６…絶縁膜、
７、１５、１０７…ｎ型バッファ層、
８、１６、１０８…高濃度ｐ型層、
９、２７、２１０、２１１…ｐ型層、
１１、１２、１３、３０、３１、３２、１０９、１１０、１１１、２０８、２０９…電極、
１６…貫通ビア、
２２…ｐ型領域、
２３…ｎ型領域、
２９、２０７…ｎ型ドレイン。

Claims (8)

1. 第１のｎ型領域と、
   前記第１のｎ型領域を貫通するビアと、
   前記ビアの内部に形成された第１のｐ型領域を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第１のｎ型領域の第１領域上に設けられた第２のｐ型領域と、
   前記第２のｐ型領域上に、前記第１のｎ型領域とは隔てて設けられた第２のｎ型領域と、
   前記第２のｐ型領域上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   前記第１のｎ型領域の、前記第１領域とは異なる第２領域上に形成された第３のｐ型領域と、を有することを特徴とする半導体装置。
3. 請求項１において、
   前記第１のｎ型領域の第１領域上に設けられた第２のｐ型領域と、
   前記第２のｐ型領域上に前記第１のｎ型領域とは隔てて設けられた第２のｎ型領域と、
   前記第１のｎ型領域上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   前記第１のｎ型領域の、前記第１領域とは異なる第２領域上に形成された第３のｎ型領域と、を有することを特徴とする半導体装置。
4. 請求項１において、
   前記第１のｐ型領域がシリコンおよびゲルマニウムの少なくとも一方を含むことを特徴とする半導体装置。
5. 請求項２または３において、
   前記第１のｐ型領域は、前記第１のｎ型領域により複数に分離されていることを特徴とする半導体装置。
6. 請求項１において、
   前記ビアの短辺の距離が１００μｍ以下であることを特徴とする半導体装置。
7. 請求項１において、
   前記第１のｐ型領域のキャリア濃度が５×１０^１５ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下であることを特徴とする半導体装置。
8. 請求項５記載の半導体装置を用いた電源制御用モジュール。

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