WO2011158534A1 - 炭化珪素半導体装置の製造方法 - Google Patents

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里美 伊藤
弘 塩見
靖生 並川
和田　圭司
嶋津　充
透 日吉
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住友電気工業株式会社
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a method for manufacturing a silicon carbide (SiC) semiconductor device, and more particularly to a method for manufacturing a SiC semiconductor device having an oxide film.
  • SiC silicon carbide
  • SiC has a large band gap, and a maximum dielectric breakdown electric field and thermal conductivity are larger than those of silicon (Si), while carrier mobility is as large as that of silicon, and an electron saturation drift velocity and breakdown voltage are also large. . Therefore, it is expected to be applied to a semiconductor device that requires high efficiency, high voltage, and large capacity.
  • a method for manufacturing such a SiC semiconductor device for example, a technique disclosed in Japanese Patent Laid-Open No. 2008-294204 (Patent Document 1) can be cited.
  • Patent Document 1 in a method of manufacturing a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) as a SiC semiconductor device, surface roughness generated by an ion implantation process or activation heat treatment before forming a gate oxide film is removed.
  • thermal oxidation at about 1000 ° C. is disclosed.
  • FIG. 13 and 14 are cross-sectional views showing each manufacturing process of the MOSFET of Patent Document 1.
  • FIG. 13 As shown in FIG. 13, n ⁇ epi layer 202 is epitaxially grown on SiC substrate 201. Ions are implanted into the n ⁇ epi layer 202 to form a p ⁇ base region 203.
  • An n ⁇ channel layer 205 is epitaxially grown on the n ⁇ epi layer 202 including the p ⁇ base region 203. Thereafter, ion implantation is performed using the LTO film 221 as a mask to form an n + source region 204.
  • the time of thermal oxidation for forming the gate oxide film 207 is performed in a later step (see FIG. 14), the area 204b for oxidizing, without oxidizing n + Compared with the region 204a to be left as the source region 204, the n-type impurity concentration is made lower. Thereafter, activation heat treatment is performed.
  • the LTO film 221 is removed, a gate oxide film 207 is formed on the surface of the epitaxial layer, and a gate electrode 208 is formed thereon. Further, an insulating film 209 is formed, and a source electrode 210 and a drain electrode 211 are formed.
  • Patent Document 1 a p ⁇ base region 203, an n + source region 204 and an n ⁇ channel layer 205 are formed on the surface of the epitaxial layer. If the surface of this epitaxial layer is oxidized to form a gate oxide film, regions of different types and different concentrations of impurities (dopants) are oxidized at once. In this case, the oxidation rate varies depending on the type and concentration of the impurity formed, and the film quality of the gate oxide film may vary. Patent Document 1 describes that suppression of accelerated oxidation in the n + source region 204 is considered, but the region other than the n + source region 204 (n ⁇ channel layer 205) is considered. The formed gate oxide film 207 and the gate oxide film 207 on the n + source region 204 region may have variations in film quality because the ground state is different. When the film quality of the gate oxide film 207 varies, the performance of the MOSFET deteriorates.
  • an object of the present invention is to provide a method of manufacturing a SiC semiconductor device capable of improving performance.
  • the manufacturing method of the SiC semiconductor device of the present invention includes the following steps.
  • An SiC semiconductor including a first surface into which an impurity (dopant) is implanted at least partially is prepared.
  • the second surface is formed by cleaning the first surface of the SiC semiconductor.
  • a film containing silicon (Si) is formed on the second surface. By oxidizing the film containing Si, an oxide film constituting the SiC semiconductor device is formed.
  • the film containing Si since the film containing Si is formed on the second surface formed by cleaning the first surface of the SiC semiconductor, the film containing Si can be cleaned. At the same time, the influence of the second surface on the film quality of the film containing Si can be reduced. For this reason, uniformity of the film quality of the film containing Si can be improved.
  • a film containing Si with improved film quality is oxidized, variation in the oxidation rate in the depth direction can be reduced at each position of the film containing Si.
  • variations in the quality of an oxide film formed by oxidizing a film containing Si with improved film quality can be reduced. Therefore, since the quality of the oxide film constituting the SiC semiconductor device can be improved, the performance of the SiC semiconductor device can be improved.
  • the film containing Si is a SiC film.
  • the film containing Si since the crystal of the film containing Si is the same as the crystal of the underlying SiC semiconductor, the film containing Si can be easily formed.
  • the Si-containing film is preferably a Si film.
  • the step of forming the film containing Si is determined when the thickness of the oxide film constituting the SiC semiconductor device is determined and when all the films containing Si are oxidized. And a step of controlling the thickness of the Si-containing film so as to be the thickness of the oxide film.
  • an oxide film having a desired thickness can be formed by controlling the thickness of the film containing Si. Further, by oxidizing so that the film containing Si becomes an oxide film, an oxide film with a reduced content of impurities implanted into the first surface can be formed.
  • an oxide film constituting the SiC semiconductor device is formed by oxidizing a film containing Si, so that an SiC semiconductor device capable of improving performance can be manufactured.
  • FIG. 10 is a cross-sectional view showing each manufacturing process of a MOSFET of Patent Document 1.
  • FIG. 10 is a cross-sectional view showing each manufacturing process of a MOSFET of Patent Document 1.
  • FIG. 1 is a schematic diagram of a SiC semiconductor device manufacturing apparatus 10 according to an embodiment of the present invention. Referring to FIG. 1, a SiC semiconductor device manufacturing apparatus 10 according to an embodiment of the present invention will be described.
  • the SiC semiconductor device manufacturing apparatus 10 includes a cleaning unit 11, a first forming unit 12, a second forming unit 13, a first connecting unit 14, and a second connecting unit. 15.
  • the cleaning unit 11 and the first forming unit 12 are connected by a first connection unit 14.
  • the insides of the cleaning unit 11, the first forming unit 12, and the first connecting unit 14 are shielded from the atmosphere, and the insides can communicate with each other.
  • the first forming part 12 and the second forming part 13 are connected by a second connecting part 15.
  • the insides of the first forming part 12, the second forming part 13, and the second connecting part 15 are shielded from the atmosphere, and the insides can communicate with each other.
  • Cleaning unit 11 forms the second surface by cleaning the first surface in which impurities are implanted into at least a part of the SiC semiconductor.
  • an H etching apparatus for dry etching hereinafter, also referred to as “H etching”
  • H 2 gas containing hydrogen gas
  • the H etching apparatus for example, a high frequency heating furnace or the like can be used.
  • the cleaning unit 11 is not particularly limited to the H etching apparatus, and an apparatus for cleaning by forming an oxide film on the first surface of the SiC semiconductor and removing the oxide film may be used.
  • the apparatus for forming the oxide film and the apparatus for removing the oxide film may be the same or different.
  • a connection portion that is shielded from the atmosphere and that connects the SiC semiconductors so as to be transportable is further disposed. .
  • the first forming unit 12 forms a film containing Si on the second surface.
  • a CVD (Chemical Vapor Deposition) apparatus is used for the first forming unit 12.
  • 2nd formation part 13 forms the oxide film which constitutes a SiC semiconductor device by oxidizing the film containing Si.
  • a dry oxidation (thermal oxidation) apparatus, a wet oxidation apparatus heated in an oxygen atmosphere containing water vapor, or the like can be used as the second formation unit 13, and a dry oxidation apparatus is preferably used.
  • the first connection unit 14 connects the cleaning unit 11 and the first forming unit 12 so that the SiC semiconductor can be transported.
  • a region (internal space) in which the epitaxial wafer 100 is transported in the first connection portion 14 can be shielded from the atmosphere.
  • the second connecting portion 15 connects the first forming portion 12 and the second forming portion 13 so as to be able to transport a SiC semiconductor in which a film containing Si is formed.
  • a region (internal space) in which the epitaxial wafer 100 is transported in the second connection portion 15 can be shut off from the atmosphere.
  • the interruption of the atmosphere means an atmosphere in which the atmosphere is not mixed, for example, an atmosphere made of at least one kind of gas such as nitrogen gas, hydrogen gas and inert gas, or a vacuum.
  • the atmosphere from which the air is blocked is, for example, nitrogen (N), hydrogen (H), helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe), radon ( Rn), or an atmosphere filled with a gas composed of a combination of these, or a vacuum.
  • the first connection part 14 connects the inside of the cleaning part 11 and the inside of the first forming part 12.
  • the first connection unit 14 has a space for transporting the SiC semiconductor unloaded from the cleaning unit 11 to the first forming unit 12. That is, the 1st connection part 14 is installed in order to convey the SiC semiconductor from the washing
  • the second connecting portion 15 connects the inside of the first forming portion 12 and the inside of the second forming portion 13.
  • Second connecting portion 15 has a space for transporting the SiC semiconductor unloaded from first forming portion 12 to second forming portion 13. That is, the 2nd connection part 15 is installed in order to convey to the 2nd formation part 13 from the 1st formation part 12 so that a SiC semiconductor may not be open
  • the first and second connecting portions 14 and 15 have such a size that the SiC semiconductor can be transported inside. Moreover, the 1st and 2nd connection parts 14 and 15 may have a magnitude
  • 1st connection part 14 is a load lock room which connects the exit of cleaning part 11 and the entrance of the 1st formation part 12, for example.
  • the second connecting portion 15 is a load lock chamber that connects, for example, the outlet of the first forming portion 12 and the inlet of the second forming portion 13.
  • the manufacturing apparatus 10 may further include a first transport unit that is disposed inside the first connection unit 14 and transports the SiC semiconductor from the cleaning unit 11 to the first formation unit 12. Good.
  • the manufacturing apparatus 10 further includes a second transport unit that is disposed inside the second connection unit 15 and transports the SiC semiconductor from the first formation unit 12 to the second formation unit 13. Also good.
  • the first transport unit and the second transport unit may be the same or different.
  • the manufacturing apparatus 10 may further include a first blocking unit that is disposed in the first connecting unit 14 and that blocks the inside of the cleaning unit 11 and the inside of the first forming unit 12. Good.
  • the manufacturing apparatus 10 further includes a second blocking unit that is disposed in the second connecting unit 15 and that blocks the inside of the first forming unit 12 and the inside of the second forming unit 13. May be.
  • the first and second blocking portions for example, a valve or a door that can block each communicating portion can be used, and a plurality of the first and second blocking portions may be provided.
  • the manufacturing apparatus 10 may further include a vacuum pump for discharging the internal atmospheric gas and a replacement gas cylinder for replacing the internal atmospheric gas.
  • the vacuum pump and the replacement gas cylinder may be connected to each of the cleaning unit 11, the first forming unit 12, the second forming unit 13, the first connecting unit 14, and the second connecting unit 15. Or may be connected to one.
  • the manufacturing apparatus 10 may include various elements other than the above, illustration and description of these elements are omitted for convenience of explanation.
  • the 1st connection part 14 connects only between the washing
  • the shape which connects only between 13 was shown, it is not limited to this in particular.
  • the first and second connection portions 14 and 15 for example, a chamber in which the atmosphere is shut off is used, and the cleaning portion 11, the first formation portion 12, and the second formation portion 13 are disposed in the chamber. Good.
  • FIG. 2 is a flowchart showing a method for manufacturing the SiC semiconductor device according to the embodiment of the present invention.
  • 3 to 8 are cross-sectional views schematically showing each manufacturing process of the SiC semiconductor device according to the embodiment of the present invention.
  • FIG. 9 is a cross sectional view schematically showing a SiC semiconductor device manufactured in the embodiment of the present invention. In the present embodiment, a method of manufacturing MOSFET 101 shown in FIG. 9 as an SiC semiconductor device using SiC semiconductor device manufacturing apparatus 10 shown in FIG. 1 will be described.
  • SiC substrate 2 is prepared (step S1).
  • SiC substrate 2 is not particularly limited, but can be prepared, for example, by the following method.
  • a SiC ingot grown by a vapor phase growth method such as a sublimation method or a CVD method, a liquid phase growth method, or the like is prepared. Thereafter, a SiC substrate having a surface is cut out from the SiC ingot.
  • the cutting method is not particularly limited, and the SiC substrate is cut from the SiC ingot by slicing or the like.
  • the surface of the cut SiC substrate is polished.
  • the surface to be polished may be only the front surface, or the back surface opposite to the front surface may be further polished.
  • the polishing method is not particularly limited, but CMP (Chemical Mechanical Polishing), for example, can be employed to flatten the surface and reduce damage such as scratches.
  • CMP Chemical Mechanical Polishing
  • colloidal silica is used as an abrasive, and an adhesive, wax, or the like is used as a fixing agent.
  • other polishing such as an electric field polishing method, a chemical polishing method, and a mechanical polishing method may be further performed. Polishing may be omitted.
  • the cleaning method is not particularly limited. For example, after the oxide film is formed by thermal oxidation or the like, cleaning by removing the oxide film by thermal decomposition or thermal etching can be employed. The cleaning of the SiC substrate may be omitted.
  • the SiC substrate 2 shown in FIG. 3 can be prepared.
  • SiC substrate 2 for example, a substrate having an n-type conductivity and a resistance of 0.02 ⁇ cm is used.
  • an epitaxial layer is formed on the SiC substrate 2 by a vapor phase growth method, a liquid phase growth method, or the like (step S2).
  • the epitaxial layer is formed as follows.
  • the buffer layer 121 is formed on the SiC substrate 2.
  • Buffer layer 121 is an epitaxial layer made of, for example, n-type SiC and having a thickness of 0.5 ⁇ m, for example.
  • the concentration of the n-type conductive impurity in the buffer layer 121 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the drift layer 122 is formed on the buffer layer 121.
  • drift layer 122 a layer made of SiC of n-type conductivity is formed by vapor phase growth, liquid phase growth, or the like.
  • the thickness of drift layer 122 is, for example, 10 ⁇ m.
  • the concentration of the n-type conductive impurity in drift layer 122 is, for example, 5 ⁇ 10 15 cm ⁇ 3 .
  • p body region 123, n + source region 124, and p + region 125 shown in FIG. 4 are formed as follows. First, a body region 123 is formed by selectively injecting a p-type impurity into part of the drift layer 122. Thereafter, a source region 124 is formed by selectively injecting n-type conductive impurities into a predetermined region, and p-type by selectively injecting p-type conductive impurities with a p-type conductivity into the predetermined region. A + region 125 is formed. Note that the selective implantation of conductive impurities is performed using a mask made of an oxide film, for example, and is removed after the implantation.
  • each implantation profile takes into account the thickness removed by cleaning in step S4 described later. That is, the ion implantation is controlled so that the impurity diffusion region is in a desired arrangement when the first surface of the epitaxial layer is removed in the cleaning step S4.
  • an activation annealing process may be performed.
  • annealing is performed in an argon atmosphere at a heating temperature of 1700 ° C. for 30 minutes.
  • the epitaxial wafer 100 provided with 120 can be prepared.
  • first surface 120a of epitaxial layer 120 has regions in which at least one of the kind and concentration of impurities is different.
  • the first surface 120a of the epitaxial wafer 100 is cleaned to form the second surface 120b (step S4).
  • the cleaning method is not particularly limited, and for example, a method of dry etching (H etching) using a gas containing hydrogen gas, a method of forming an oxide film and removing this oxide film, and the like can be adopted. It is preferable to employ H etching.
  • the first surface 120a of the epitaxial layer 120 is dry-etched with hydrogen gas, and impurities, particles, and the like attached to the first surface 120a are removed together with the first surface 120a.
  • the clean second surface 120b shown in FIG. 5 can be formed by removing the first surface 120a.
  • H etching is preferably performed in a temperature range of 1300 ° C. or higher and 1650 ° C. or lower.
  • the etching rate can be increased, and by performing the etching at a temperature of 1650 ° C. or lower, it is possible to suppress an excessive increase in the etching rate, so that the etching amount can be easily controlled. . Therefore, by adjusting the temperature condition of the H etching to 1300 ° C. or more and 1650 ° C. or less, it is possible to control the etching rate to a suitable etching rate. Therefore, the first surface 120a can be H-etched with high accuracy.
  • the quality of the MOSET 101 see FIG.
  • Such temperature setting is performed, for example, by heating the epitaxial wafer 100 disposed in the H etching apparatus to 1300 ° C. or higher and 1650 ° C. or lower and etching gas (hereinafter referred to as “etching gas”) of 1300 ° C. or higher and 1650 ° C. or lower.
  • etching gas etching gas
  • the flow rate of hydrogen gas during H etching is not particularly limited, but is preferably about several hundred slm (standard liter per minute).
  • the pressure during H etching is preferably about several tens hPa to several hundreds hPa. In this case, H etching can be performed at a preferable rate.
  • the etching gas only hydrogen gas may be used, or a mixed gas of hydrogen gas and another gas may be used.
  • a mixed gas in which hydrogen chloride (HCl) gas is mixed with hydrogen gas By using such a mixed gas, the etching rate can be increased. If the content of hydrogen chloride gas in the mixed gas is too high, the etching rate becomes too high and it becomes difficult to control the etching. Therefore, the content of hydrogen chloride gas in the mixed gas is preferably 10% or less.
  • the hydrogen chloride gas content (hydrogen chloride gas / (hydrogen chloride gas + hydrogen gas) ⁇ 100) in the mixed gas composed of hydrogen chloride gas and hydrogen gas is more preferably 10% or less.
  • the mixed gas which mixed hydrocarbon gas with hydrogen gas.
  • etching can be performed while improving the surface morphology of the epitaxial wafer 100, and the second surface 120b having a good surface state can be formed.
  • the hydrocarbon lower hydrocarbons such as alkanes and alkenes can be used.
  • acetylene (C 2 H 2 ) and propane (C 3 H 8 ) can be used.
  • Such hydrocarbon gas is preferably mixed at 1000 ppm or less in order to effectively exhibit the effect of suppressing the generation of Si droplets.
  • a mixed gas obtained by mixing hydrogen gas, hydrogen chloride gas, and hydrocarbon gas may be used as the etching gas.
  • Step S4 In the case of performing the H etching, by using the manufacturing apparatus 10 shown in FIG. 1, after the step of forming the second surface 120b (step S4), without using a liquid phase for cleaning, Si described later is used. Step S5 for forming the film 128 containing can be performed. Thereby, adhesion of impurities (particularly heavy metal ions and alkali ions) resulting from cleaning using the liquid phase can be suppressed.
  • the cleaning using the liquid phase means that the epitaxial wafer as the SiC semiconductor is cleaned in the liquid phase, and may include an unintended gas phase component.
  • the method for oxidizing the first surface 120a is not particularly limited.
  • a solution containing O, thermal oxidation in an atmosphere containing O gas, O plasma, or the like can be used.
  • the solution containing O means a solution containing oxygen (O), for example, ozone water.
  • O oxygen
  • ozone water having a concentration of, for example, 30 ppm or more. In this case, the decomposition of ozone can be suppressed, and the reaction speed between the first surface 120a of the epitaxial wafer 100 and ozone can be increased, so that an oxide film can be easily formed on the first surface 120a.
  • O gas means a gas containing oxygen, and thermal oxidation in an atmosphere containing O gas is performed in a dry atmosphere at a temperature of 700 ° C. or higher, considering that SiC is a stable compound. Is preferred.
  • the dry atmosphere means that an oxide film is formed in the gas phase, and may include an unintended liquid phase component.
  • O plasma means plasma generated from a gas containing oxygen, and can be generated, for example, by supplying oxygen gas (O 2 ) to a plasma generator.
  • Oxide film is formed by O plasma means that an oxide film is formed by plasma using a gas containing oxygen. In other words, it means that an oxide film is formed by processing with plasma generated from a gas containing oxygen.
  • the method for removing the oxide film formed on the first surface 120a is not particularly limited, and for example, wet etching, dry etching, thermal decomposition, F plasma, or the like can be used.
  • the oxide film is removed using a solution such as HF or NH 4 F (ammonium fluoride).
  • the oxide film In dry etching, it is preferable to remove the oxide film using at least one of hydrogen gas and hydrogen chloride gas at a temperature of 1000 ° C. or higher and lower than the sublimation temperature of SiC. Hydrogen gas and hydrogen chloride gas at 1000 ° C. or higher have a high effect of reducing the oxide film.
  • the oxide film is SiO x
  • hydrogen gas decomposes SiO x into H 2 O and SiH y
  • hydrogen chloride gas decomposes SiO x into H 2 O and SiCl z .
  • Deterioration of the epitaxial wafer 100 can be suppressed by setting the temperature to a sublimation temperature of SiC or lower.
  • dry etching is preferably performed under reduced pressure from the viewpoint of promoting the reaction.
  • the thermal decomposition is preferably performed by thermally decomposing the oxide film at a temperature not lower than 1200 ° C. and not higher than the sublimation temperature of SiC in an atmosphere not containing oxygen.
  • the oxide film formed on the first surface 120a of the epitaxial wafer 100 is heated in an atmosphere containing no oxygen at 1200 ° C. or higher, the oxide film can be easily pyrolyzed.
  • Degradation of the epitaxial wafer 100 can be suppressed by setting the temperature to a sublimation temperature of SiC or lower.
  • F plasma means plasma generated from a gas containing fluorine (F), for example, carbon tetrafluoride gas (CF 4 ), trifluoromethane gas (CHF 3 ), Freon gas (C 2 F 6 ), six Sulfur fluoride gas (SF 6 ), nitrogen trifluoride gas (NF 3 ), xenon difluoride gas (XeF 2 ), fluorine gas (F 2 ), and chlorine trifluoride gas (ClF 3 ) alone or It can generate
  • “Removing the oxide film by F plasma” means removing the oxide film by plasma using a gas containing fluorine. In other words, it means that the oxide film is removed by processing with plasma generated from a gas containing fluorine.
  • the etching depth in the case of cleaning by H etching (etching in the direction from the first surface 120a to the SiC substrate 2).
  • Amount) and the thickness of the oxide film formed in the cleaning by forming and removing the oxide film is, for example, not less than one molecular layer and not more than 10 nm. .
  • the etching depth in the case of cleaning by H-etching, and the oxide film (sacrificial oxide film) in the case of cleaning by formation (sacrificial oxide film formation step) and removal (sacrificial oxide film removal step) of the oxide film The thickness of is, for example, larger than 10 nm and not larger than 500 nm. Accordingly, impurities, particles, and the like attached to the first surface 120a can be removed, and a rough region can be removed, so that the second surface 120b having excellent surface characteristics can be formed.
  • the epitaxial wafer 100 on which the second surface 120 b is formed by the cleaning unit 11 is transferred to the first forming unit 12.
  • the epitaxial wafer 100 is transferred in the first connection portion 14 which is an atmosphere in which the air is blocked.
  • the epitaxial wafer 100 is placed in an atmosphere in which air is blocked.
  • a film 128 containing Si is formed on the second surface 120b after the cleaning of the epitaxial wafer 100 (step S5). Since the second surface 120b is cleaned, the cleanliness of the film 128 formed thereon can be improved. In addition, since the film 128 is formed over the second surface 120b, the influence of the type and concentration of impurities formed on the second surface 120b can be reduced, so that the film 128 with improved quality uniformity is formed. be able to.
  • the method for forming the Si-containing film 128 on the second surface 120b is not particularly limited.
  • a known epitaxial growth method can be used, and a CVD method is preferably used.
  • the CVD method since the film 128 is stacked on the second surface 120b, the influence of the doped state such as the type and concentration of impurities on the second surface 120b of the underlying epitaxial wafer 100 can be further reduced. .
  • a Si film or a SiC film as the film 128.
  • the Si film is composed mainly of Si, for example, and the remainder is made of inevitable impurities.
  • the SiC film is composed mainly of SiC, for example, and the remainder is made of inevitable impurities.
  • a Si film is formed as the film 128, it is possible to suppress the presence of C in the interface between the epitaxial wafer 100 and the gate oxide film 126 and in the gate oxide film 126. Therefore, the quality of the MOSFET 101 to be manufactured (FIG. 9) Can be further enhanced.
  • the film 128 is SiC
  • the crystal of the underlying epitaxial layer 120 and the formed film 128 are the same (that is, the lattice constants of the epitaxial layer 120 and the film 128 are the same), so the film 128 is easily formed. can do.
  • the thickness of the gate oxide film 126 (see FIG. 7) formed in step S6 described later is determined, and when the film 128 is entirely oxidized (without oxidizing the epitaxial layer 120 under the film 128), It is preferable to control the thickness of the film 128 so that the determined thickness of the gate oxide film 126 is obtained. That is, it is preferable to determine the thickness of the film 128 to be formed in accordance with the thickness of the gate oxide film 126 formed by oxidizing the film 128. This can be realized by controlling the thickness of the film 128 by calculation or the like in consideration of an increase in film thickness due to oxygen incorporation when the film 128 is oxidized to become the gate oxide film 126.
  • the thickness of the film 128 is about 0.44 times the thickness of the gate oxide film 126 (see FIG. 7) to be formed. That is, in this step S5, a Si film having a thickness of about 0.44 times the thickness of the gate oxide film 126 formed in step S6 is formed as the film 128.
  • the thickness of the gate oxide film 126 can be set to the designed thickness even if the film 128 is oxidized to become a gate oxide film and the film thickness is increased by incorporating oxygen. It can be.
  • the epitaxial wafer 100 on which the film 128 containing Si is formed in the first forming unit 12 is transferred to the second forming unit 13.
  • the epitaxial wafer 100 is transferred in the second connection portion 15 which is an atmosphere in which the atmosphere is blocked.
  • the epitaxial wafer 100 is placed in an atmosphere in which the atmosphere is blocked. Thereby, impurities contained in the atmosphere can be prevented from adhering to the film 128.
  • a gate oxide film 126 as an oxide film constituting the SiC semiconductor device is formed (step S6).
  • the gate oxide film 126 is silicon oxide (SiO x ).
  • the method for oxidizing the film 128 is not particularly limited, but is preferably performed in an atmosphere containing oxygen, such as dry oxidation or wet oxidation, and is preferably dry oxidation.
  • the dry oxidation conditions are, for example, a heating temperature of 1200 ° C. and a heating time of 30 minutes.
  • Such oxidation can be performed by, for example, putting the film into the oxidation furnace after step S5 for forming the film 128 and adjusting the heating temperature and the heating time.
  • step S6 it is preferable to form the gate oxide film 126 by oxidizing all the film 128 formed in step S5. Thereby, the remaining film 128 can be reduced.
  • step S6 it is more preferable to form the gate oxide film 126 by oxidizing only the film 128 formed in step S5 (without oxidizing the epitaxial wafer 100).
  • the gate oxide film 126 can be formed so as not to include impurities of the epitaxial wafer 100 ion-implanted in step S3, the quality of the gate oxide film 126 can be improved. Further, the influence on the ion implantation profile of the epitaxial layer 120 can be reduced.
  • the gate oxide film 126 is annealed (step S7).
  • this step S7 for example, at least one of nitriding treatment and inert gas annealing treatment can be performed on the gate oxide film 126.
  • nitriding treatment heat treatment is performed in an atmosphere containing nitrogen.
  • annealing can be performed for 120 minutes at a heating temperature of 1200 ° C. in a nitrogen monoxide (NO) atmosphere or an oxygen dinitride (N 2 O) atmosphere.
  • NO nitrogen monoxide
  • N 2 O oxygen dinitride
  • inert gas annealing treatment heat treatment is performed in an atmosphere containing an inert gas.
  • annealing can be performed in an inert gas atmosphere such as argon (Ar) at a heating temperature of 1100 ° C. for 60 minutes.
  • nitriding treatment and inert gas annealing treatment When the above nitriding treatment and inert gas annealing treatment are performed, high channel mobility reproducibility can be improved in the MOSFET 101. Note that only one of the nitriding treatment and the inert gas annealing treatment may be performed, and step S7 may be omitted. When performing nitriding and inert gas annealing, it is preferable to perform inert gas annealing after nitriding.
  • step S7 surface cleaning such as organic cleaning, acid cleaning, RCA cleaning, and the like may be further performed.
  • an electrode is formed on the epitaxial wafer on which the gate oxide film 126 is formed (step S8).
  • the source electrode 111 shown in FIG. 8 is formed as follows. Specifically, a resist film having a pattern is formed on the gate oxide film 126 by using a photolithography method. Using this resist film as a mask, portions of gate oxide film 126 located on n + source region 124 and p + region 125 are removed by etching. Thereby, an opening is formed in the gate oxide film 126. For example, a conductive film is formed by vapor deposition so as to be in contact with each of n + source region 124 and p + region 125 in this opening. Next, by removing the resist film, the portion of the conductor film located on the resist film is removed (lifted off).
  • the conductor film may be a metal film, and is made of nickel (Ni), for example. As a result of this lift-off, the source electrode 111 is formed.
  • the heat processing for alloying is performed here.
  • heat treatment is performed for 2 minutes at a heating temperature of 950 ° C. in an atmosphere of argon (Ar) gas that is an inert gas.
  • an upper source electrode 127 is formed on the source electrode 111 by, for example, vapor deposition.
  • drain electrode 112 is formed on the back surface of SiC substrate 2 by, for example, vapor deposition.
  • the gate electrode 110 is formed as follows, for example. A resist film having an opening pattern located in a region on the gate oxide film 126 is formed in advance, and a conductor film constituting a gate electrode is formed so as to cover the entire surface of the resist film. Then, by removing the resist film, the conductor film other than the portion of the conductor film to be the gate electrode is removed (lifted off). As a result, the gate electrode 110 can be formed on the gate oxide film 126 as shown in FIG.
  • step S3 you may carry out by adding the wet washing process using a chemical
  • the chemical solution include SPM containing sulfuric acid and hydrogen peroxide solution.
  • epitaxial wafer 100 is prepared as an SiC semiconductor including first surface 120a into which impurities are implanted at least partially.
  • a process steps S1 to S3
  • a process step S4 of forming the second surface 120b by cleaning the first surface 120a of the epitaxial wafer 100, and a film containing Si on the second surface 120b.
  • a step of forming 128 step S5
  • a step of forming the gate oxide film 126 as an oxide film constituting the MOSFET 101 as the SiC semiconductor device by oxidizing the film 128 containing Si step S7. ing.
  • second surface 120b has different doping concentrations and different types of dopant regions. Even if it has, the influence of the 2nd surface 120b can be reduced about the film quality of the film
  • the manufacturing method of the present embodiment includes a region that is easily oxidized and a region that is not easily oxidized. The difference can be reduced. Therefore, the quality of the gate oxide film 126 can be improved.
  • the film 128 containing Si is formed on the second surface 120b formed by cleaning the first surface 120a of the epitaxial wafer 100, the cleaning of the film 128 can be improved. Therefore, the cleaning of the gate oxide film 126 formed on the film 128 can be enhanced. Specifically, impurities, particles, etc. existing at the interface between the epitaxial wafer 100 and the gate oxide film 126 can be reduced. Further, impurities, particles and the like existing in the gate oxide film 126 can be reduced, and the film quality of the gate oxide film 126 can be improved. Therefore, the breakdown voltage when the reverse voltage is applied to the MOSFET 102 having the gate oxide film 126 can be improved, and the stability and long-term reliability of the operation when the forward voltage is applied can be improved.
  • a uniform Si-containing film 128 is formed on the clean second surface 120b, and the film 128 is oxidized, so that a uniform and clean gate oxide film 126 can be formed.
  • MOSFET 101 that can improve the above can be manufactured.
  • dry etching is preferably performed using a gas containing hydrogen gas in step S4 for cleaning.
  • the first surface 120a can be removed by H-etching the first surface 120a of the epitaxial wafer 100.
  • the second surface 120b can be formed with higher cleaning.
  • SiC is a stable compound, so that damage to the epitaxial wafer 100 is small. For this reason, the 2nd surface 120b with favorable surface characteristics can be formed. Therefore, a SiC semiconductor device with improved quality can be manufactured.
  • step S4 H etching is performed, and after the step of forming second surface 120b (step S4), the liquid phase The step of forming the film 128 (step S5) is performed without cleaning using.
  • the present inventor has not only insufficiently cleaned the epitaxial wafer 100 when the epitaxial wafer 100 is cleaned using the liquid phase, but also causes impurities due to the liquid phase to adhere. I found out. For this reason, after forming the second surface 120b, by forming the film 128 without cleaning using the liquid phase, impurities such as alkali ions and heavy metal ions caused by the cleaning using the liquid phase are formed. Adhesion can be prevented.
  • Higher quality MOSFET 101 can be manufactured by reducing alkali ions, heavy metal ions, and the like.
  • the cleaning time of about 15 hours is required, but the cleaning using the liquid phase is not included.
  • the first surface 120a of the epitaxial wafer 100 can be cleaned in about 4 hours. Therefore, in the method of manufacturing the SiC semiconductor device according to the present embodiment, cleaning using a liquid phase, sacrificial oxidation, and sacrificing are performed between the cleaning by H etching (step S2) and the formation of the film 128 (step S5). By not removing the oxide film, the manufacturing time of the SiC semiconductor device can be shortened.
  • step S5 the step of forming the Si-containing film 128 (step S5) is performed after the step of forming the second surface 120b (step S4) without cleaning using the liquid phase” is used. It means that cleaning using a liquid phase is not included between step S4 and step S5, and between step S4 and step S5 may be performed intermittently (time may elapse). . Moreover, you may perform step S4 and step S5 continuously.
  • a MOSFET manufacturing method has been described as an example of the SiC semiconductor device, but the present invention cleans the SiC epitaxial wafer including the first surface 120a in which impurities are implanted at least partially, SiC having a structure obtained by oxidizing the film 128 containing Si formed on the second surface 120b obtained by cleaning the first surface 120a (comprising an oxide film remaining as a SiC semiconductor device)
  • the present invention can be applied to a semiconductor device manufacturing method.
  • the present invention relates to a SiC semiconductor device having an insulated gate field effect portion such as a MOSFET or IGBT (Insulated Gate Bipolar Transistor), or an oxidation of a JFET (Junction Field-Effect Transistor).
  • the present invention can be applied to all SiC semiconductor devices having a film.
  • FIG. 10 is a cross-sectional view schematically showing an epitaxial wafer used in Samples 1 to 3 in the example.
  • Example 1 Specifically, first, a 4H—SiC substrate was prepared as the SiC substrate 2 (step S1). Next, an n-type SiC layer 131 having a thickness of 10 ⁇ m and an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 was grown by CVD as a layer constituting the epitaxial layer 120 (step S2).
  • p body region 123 having a conductive impurity concentration of 2 ⁇ 10 16 cm ⁇ 3 is formed using aluminum (Al) as a p-type impurity, and phosphorus (P) is further added to n
  • An n + source region 124 having a conductive impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 was formed as a type impurity.
  • a p + region 125 having a conductive impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 was formed using Al as a p-type impurity (step S3). Note that the mask was removed after each ion implantation.
  • activation annealing treatment was performed.
  • Ar gas Ar 2
  • the heating temperature was 1700 to 1800 ° C. and the heating time was 30 minutes.
  • an epitaxial wafer 130 having a first surface 130a in which impurities were implanted at least partially was prepared.
  • the first surface 130a of the prepared epitaxial wafer 100 was removed by H etching (step S4).
  • the epitaxial wafer 130 was accommodated in a reaction furnace, and the first surface 130a was H-etched while heating the epitaxial wafer 130 on a mounting table controlled at 1300 ° C. or higher and 1650 ° C. or lower.
  • the H etching conditions were such that the flow rate of hydrogen gas introduced into the reaction furnace was 50 to 200 slm, the furnace pressure was 20 to 150 hPa, and the reaction time was 1 hour.
  • Sample 2 was basically the same as Sample 1, but differed in that the H etching in Step S2 was not performed. That is, in Sample 2, the cleaning process was not performed on the epitaxial wafer 130 prepared in Steps S1 to S3.
  • the sample 3 was basically the same as the sample 1 except that the first surface 130a of the epitaxial wafer 130 was cleaned in step S2 using a liquid phase instead of H etching.
  • a liquid phase a mixed solution 1 in which sulfuric acid: hydrogen peroxide solution was mixed at a volume ratio of 5: 1; a mixed solution 2 in which ammonia water: hydrogen peroxide solution: pure water was mixed at a volume ratio of 1: 1: 5;
  • a mixed solution 3 in which hydrogen (HCl): hydrogen peroxide (H 2 O 2 ): pure water was mixed at a volume ratio of 1: 1: 6 and a 10% hydrogen fluoride (HF) solution were used.
  • the prepared epitaxial wafer 130 was immersed in the mixed solution 1 for 0.5 hour, then immersed in the mixed solution 2 for 10 minutes, immersed in the HF solution for 10 minutes, and immersed in the mixed solution 3 for 10 minutes. Then, it was immersed in the mixed solution 2 for 10 minutes and immersed in the HF solution for 10 minutes to perform chemical cleaning.
  • the epitaxial wafer 130 after the chemical cleaning was dried by blowing with Ar gas or N 2 gas using an Ar gun or N 2 gun.
  • TXRF total reflection X-ray fluorescence analysis
  • Impurities were measured on the surfaces of the epitaxial wafers 130 of Samples 1 to 3 by TXRF. Impurities were reduced in the surface of the epitaxial wafer 130 after the H etching in the sample 1 as compared with the surface of the sample 2 in which the H etching was not performed. Therefore, a SiC semiconductor device with improved quality can be manufactured by forming a film containing Si on the epitaxial wafer 130 after H etching and oxidizing the film to form an oxide film constituting the SiC semiconductor device. I understand.
  • FIG. 11 is a spectrum showing a result of measuring the surface of the epitaxial wafer 130 of the sample 2 by TXRF
  • FIG. 12 is a spectrum showing a result of measuring the surface of the epitaxial wafer 130 after the cleaning of the sample 3 by TXRF.
  • the horizontal axis indicates the energy intensity
  • the vertical axis indicates the spectrum intensity. The larger the peak height, the more detected the intensity.
  • “Cl, Ka” described in FIG. 11 indicates that a Cl—K ⁇ ray has been detected, and other descriptions are the same.
  • the peak in the vicinity of the energy intensity of 9.67 eV is a peak of the WL line that is an excitation ray source.
  • the epitaxial wafer 130 after the H etching in the sample 1 is not cleaned using a liquid phase, but a film containing Si is formed, and this film is oxidized to form an oxide film. It has been found that manufacturing a semiconductor device provided as can improve the quality and manufacture a SiC semiconductor device.
  • SiC substrate 10 manufacturing equipment, 11 cleaning section, 12 first forming section, 13 second forming section, 14 first connecting section, 15 second connecting section, 100, 130 epitaxial wafer, 120a, 130a first 1 surface, 120b second surface, 101 MOSFET, 110 gate electrode, 111, 127 source electrode, 112 drain electrode, 120 epitaxial layer, 121 buffer layer, 122 drift layer, 123 body region, 124 source region, 125 p + Region, 126 gate oxide film, 128 film, 131 SiC layer.

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Abstract

　性能を向上できるＳｉＣ半導体装置の製造方法を提供する。ＳｉＣ半導体装置の製造方法は、以下の工程を備える。少なくとも一部に不純物が注入された第１の表面を含むＳｉＣ半導体を準備する（Ｓ１～Ｓ３）。ＳｉＣ半導体の第１の表面を洗浄することにより、第２の表面を形成する（Ｓ４）。第２の表面上にＳｉを含む膜を形成する（Ｓ５）。Ｓｉを含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成する（Ｓ６）。

Description

炭化珪素半導体装置の製造方法
　本発明は、炭化珪素（ＳｉＣ）半導体装置の製造方法に関し、より特定的には酸化膜を有するＳｉＣ半導体装置の製造方法に関する。
　ＳｉＣは、バンドギャップが大きく、また最大絶縁破壊電界および熱伝導率はシリコン（Ｓｉ）と比較して大きい一方、キャリアの移動度はシリコンと同程度に大きく、電子の飽和ドリフト速度および耐圧も大きい。そのため、高効率化、高電圧化、および大容量化を要求される半導体装置への適用が期待される。このようなＳｉＣ半導体装置の製造方法として、たとえば特開２００８－２９４２０４号公報（特許文献１）に開示の技術が挙げられる。
　特許文献１には、ＳｉＣ半導体装置としてのＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor：電界効果トランジスタ）の製造方法では、ゲート酸化膜形成前のイオン注入工程や活性化熱処理により発生する表面荒れを除去するための犠牲酸化および犠牲酸化膜除去工程、さらにゲート酸化膜形成工程において、いずれも１０００℃程度の熱酸化を行なうことが開示されている。これら犠牲酸化および犠牲酸化膜除去工程やゲート酸化膜形成工程での熱酸化を実施するに際し、不純物を注入した領域と注入していない領域とで熱酸化の速度に大きな差が生じることも開示されている。
　特許文献１では、これらの問題を鑑みて、以下のＭＯＳＦＥＴの製造方法が開示されている。図１３および図１４は、特許文献１のＭＯＳＦＥＴの各製造工程を示す断面図である。図１３に示すように、ＳｉＣ基板２０１上に、ｎ-エピ層２０２をエピタキシャル成長する。このｎ-エピ層２０２にイオン注入を行ない、ｐ-ベース領域２０３を形成する。ｐ-ベース領域２０３を含むｎ-エピ層２０２上にｎ-チャネル層２０５をエピタキシャル成長する。その後、ＬＴＯ膜２２１をマスクとしてイオン注入を行ない、ｎ+ソース領域２０４を形成する。このとき、ｎ+ソース領域２０４のうち、後工程で行なわれるゲート酸化膜２０７（図１４参照）を形成するための熱酸化の際に、酸化させるための領域２０４ｂを、酸化させずにｎ+ソース領域２０４として残す領域２０４ａと比べて、ｎ型不純物の濃度が低くなるようにしている。その後、活性化熱処理する。次に、図１４に示すように、ＬＴＯ膜２２１を除去し、エピタキシャル層の表面にゲート酸化膜２０７を形成し、その上にゲート電極２０８を形成する。さらに、絶縁膜２０９を形成し、ソース電極２１０およびドレイン電極２１１を形成する。
特開２００８－２９４２０４号公報
　上記特許文献１では、エピタキシャル層の表面には、ｐ-ベース領域２０３、ｎ+ソース領域２０４およびｎ-チャネル層２０５が形成されている。ゲート酸化膜を形成するためにこのエピタキシャル層の表面を酸化すると、異なる種類および異なる濃度の不純物（ドーパント）の各領域を一度に酸化することになる。この場合、形成された不純物の種類および濃度により、酸化レートが異なり、ゲート酸化膜の膜質も異なる可能性がある。上記特許文献１には、ｎ+ソース領域２０４において増速酸化を抑制することを考慮していることが記載されているが、ｎ+ソース領域２０４以外の領域（ｎ-チャネル層２０５）上に形成されたゲート酸化膜２０７と、ｎ+ソース領域２０４領域上のゲート酸化膜２０７とは、下地の状態が異なるため、膜質にばらつきが生じる場合がある。ゲート酸化膜２０７の膜質にばらつきが生じると、ＭＯＳＦＥＴの性能が劣化する。
　したがって、本発明の目的は、性能を向上できるＳｉＣ半導体装置の製造方法を提供することである。
　本発明のＳｉＣ半導体装置の製造方法は、以下の工程を備える。少なくとも一部に不純物（ドーパント）が注入された第１の表面を含むＳｉＣ半導体を準備する。ＳｉＣ半導体の第１の表面を洗浄することにより、第２の表面を形成する。第２の表面上に珪素（Ｓｉ）を含む膜を形成する。Ｓｉを含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成する。
　本発明のＳｉＣ半導体装置の製造方法によれば、ＳｉＣ半導体の第１の表面を洗浄して形成された第２の表面上にＳｉを含む膜を形成するので、Ｓｉを含む膜を清浄にできるとともに、Ｓｉを含む膜の膜質について第２の表面による影響を低減できる。このため、Ｓｉを含む膜の膜質の均一化を高めることができる。膜質の均一化を高めたＳｉを含む膜を酸化すると、Ｓｉを含む膜の各位置において、深さ方向の酸化レートのばらつきを低減できる。また膜質の均一化を高めたＳｉを含む膜を酸化してなる酸化膜の膜質のばらつきも低減できる。したがって、ＳｉＣ半導体装置を構成する酸化膜の品質を向上できるので、ＳｉＣ半導体装置の性能を向上することができる。
　上記ＳｉＣ半導体装置の製造方法において好ましくは、Ｓｉを含む膜がＳｉＣ膜である。
　これにより、Ｓｉを含む膜の結晶が下地のＳｉＣ半導体の結晶と同じであるため、Ｓｉを含む膜を容易に形成することができる。
　上記ＳｉＣ半導体装置の製造方法において好ましくは、Ｓｉを含む膜がＳｉ膜である。
　これにより、ＳｉＣ半導体層と酸化膜との界面および酸化膜中に炭素（Ｃ）が存在することを抑制できるので、製造するＳｉＣ半導体装置の性能をより向上することができる。
　上記ＳｉＣ半導体装置の製造方法において好ましくは、Ｓｉを含む膜を形成する工程は、ＳｉＣ半導体装置を構成する酸化膜の厚みを決定する工程と、Ｓｉを含む膜をすべて酸化したときに、決定した酸化膜の厚みになるように、Ｓｉを含む膜の厚みを制御する工程とを含む。
　これにより、Ｓｉを含む膜の厚みを制御することで、所望の厚みの酸化膜を形成することができる。また、Ｓｉを含む膜がすべて酸化膜になるように酸化することで、第１の表面に注入された不純物の含有量を低減した酸化膜を形成することができる。
　本発明のＳｉＣ半導体装置の製造方法によれば、Ｓｉを含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成するので、性能を向上できるＳｉＣ半導体装置を製造することができる。
本発明の実施の形態におけるＳｉＣ半導体装置の製造装置の模式図である。 本発明の実施の形態におけるＳｉＣ半導体装置の製造方法を示すフローチャートである。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。 本発明の実施の形態において製造されるＳｉＣ半導体装置を概略的に示す断面図である。 実施例で用いるエピタキシャルウエハを概略的に示す断面図である。 試料２のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルである。 試料３の洗浄後のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルである。 特許文献１のＭＯＳＦＥＴの各製造工程を示す断面図である。 特許文献１のＭＯＳＦＥＴの各製造工程を示す断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には、同一の参照符号を付し、その説明は繰り返さない。
　図１は、本発明の実施の形態におけるＳｉＣ半導体装置の製造装置１０の模式図である。図１を参照して、本発明の一実施の形態におけるＳｉＣ半導体装置の製造装置１０を説明する。
　図１に示すように、ＳｉＣ半導体装置の製造装置１０は、洗浄部１１と、第１の形成部１２と、第２の形成部１３と、第１の接続部１４と、第２の接続部１５とを備えている。洗浄部１１と第１の形成部１２とは、第１の接続部１４により接続されている。洗浄部１１、第１の形成部１２および第１の接続部１４の内部は大気から遮断されており、内部は互いに連通可能である。第１の形成部１２と第２の形成部１３とは、第２の接続部１５により接続されている。第１の形成部１２、第２の形成部１３および第２の接続部１５の内部は大気から遮断されており、内部は互いに連通可能である。
　洗浄部１１は、ＳｉＣ半導体における少なくとも一部に不純物が注入された第１の表面を洗浄することで第２の表面を形成する。洗浄部１１には、たとえば第１の表面を、水素ガス（Ｈ2）を含むガスを用いてドライエッチング（以下、「Ｈエッチング」ともいう）するためのＨエッチング装置を用いることが好ましい。Ｈエッチング装置としては、たとえば、高周波加熱炉などを用いることができる。
　洗浄部１１は、Ｈエッチング装置に特に限定されず、ＳｉＣ半導体の第１の表面に酸化膜を形成し、その酸化膜を除去することにより洗浄する装置を用いてもよい。この場合には、酸化膜を形成する装置と、酸化膜を除去する装置とは同一であっても異なっていてもよい。酸化膜を形成する装置と、酸化膜を除去する装置とが異なる場合には、大気から遮断されており、かつＳｉＣ半導体を搬送可能に互いを接続する接続部がさらに配置されていることが好ましい。
　第１の形成部１２は、第２の表面上にＳｉを含む膜を形成する。第１の形成部１２には、たとえばＣＶＤ（Chemical　Vapor　Deposition：化学蒸着）装置が用いられる。
　第２の形成部１３は、Ｓｉを含む膜を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜を形成する。第２の形成部１３は、たとえば、ドライ酸化（熱酸化）装置、水蒸気を含む酸素雰囲気中で加熱するウエット酸化装置などを用いることができ、ドライ酸化装置を用いることが好ましい。
　第１の接続部１４は、ＳｉＣ半導体を搬送可能に洗浄部１１と第１の形成部１２とを接続する。第１の接続部１４においてエピタキシャルウエハ１００を搬送させる領域（内部空間）は、大気の遮断が可能である。
　第２の接続部１５は、Ｓｉを含む膜を形成したＳｉＣ半導体を搬送可能に第１の形成部１２と第２の形成部１３とを接続する。第２の接続部１５においてエピタキシャルウエハ１００を搬送させる領域（内部空間）は、大気の遮断が可能である。
　ここで、大気の遮断（大気を遮断した雰囲気）とは、大気が混入しない雰囲気を意味し、たとえば窒素ガス、水素ガスおよび不活性ガスの少なくとも１種類のガスよりなる雰囲気、または、真空である。具体的には、大気を遮断した雰囲気は、たとえば窒素（Ｎ）、水素（Ｈ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、ラドン（Ｒｎ）、またはこれらの組み合わせからなるガスが充填された雰囲気、または、真空である。
　第１の接続部１４は、洗浄部１１の内部と第１の形成部１２の内部とを連結している。第１の接続部１４は、洗浄部１１から搬出されるＳｉＣ半導体を第１の形成部１２へ搬送するための空間を内部に有する。つまり、第１の接続部１４は、ＳｉＣ半導体を大気に開放しないように、洗浄部１１から第１の形成部１２へ搬送するために設置されている。
　第２の接続部１５は、第１の形成部１２の内部と第２の形成部１３の内部とを連結している。第２の接続部１５は、第１の形成部１２から搬出されるＳｉＣ半導体を第２の形成部１３へ搬送するための空間を内部に有する。つまり、第２の接続部１５は、ＳｉＣ半導体を大気に開放しないように、第１の形成部１２から第２の形成部１３へ搬送するために設置されている。
　第１および第２の接続部１４、１５は、内部でＳｉＣ半導体が搬送可能であるような大きさを有する。また第１および第２の接続部１４、１５は、ＳｉＣ半導体をサセプタに載置した状態で搬送可能である大きさを有していてもよい。
　第１の接続部１４は、たとえば洗浄部１１の出口と、第１の形成部１２の入口とを連結するロードロック室である。第２の接続部１５は、たとえば第１の形成部１２の出口と、第２の形成部１３の入口とを連結するロードロック室である。
　また、製造装置１０は、第１の接続部１４の内部に配置されるとともに、ＳｉＣ半導体を洗浄部１１から第１の形成部１２へ搬送するための第１の搬送部をさらに備えていてもよい。製造装置１０は、第２の接続部１５の内部に配置されるとともに、ＳｉＣ半導体を第１の形成部１２から第２の形成部１３へ搬送するための第２の搬送部をさらに備えていてもよい。第１の搬送部と第２の搬送部とは、同一であっても異なっていてもよい。
　また、製造装置１０は、第１の接続部１４内に配置され、かつ洗浄部１１の内部と第１の形成部１２の内部とを遮断するための第１の遮断部をさらに備えていてもよい。また製造装置１０は、第２の接続部１５内に配置され、かつ第１の形成部１２の内部と第２の形成部１３の内部とを遮断するための第２の遮断部をさらに備えていてもよい。第１および第２の遮断部は、たとえばそれぞれの連通部を塞ぐことが可能な弁や扉などを用いることができ、複数あってもよい。
　また、製造装置１０は、内部の雰囲気ガスを排出するための真空ポンプや、内部の雰囲気ガスを置換するための置換ガスボンベをさらに備えていてもよい。真空ポンプや置換ガスボンベは、洗浄部１１、第１の形成部１２、第２の形成部１３、第１の接続部１４および第２の接続部１５のそれぞれに接続されていてもよく、少なくともいずれか１つに接続されていてもよい。
　なお、製造装置１０は、上記以外の様々な要素を含んでいてもよいが、説明の便宜上、これらの要素の図示および説明は省略する。
　また、図１では、第１の接続部１４は洗浄部１１と第１の形成部１２との間のみを連結し、第２の接続部１５は第１の形成部１２と第２の形成部１３との間のみを連結する形状を示したが、特にこれに限定されない。たとえば第１および第２の接続部１４、１５として、たとえば大気を遮断したチャンバを用い、このチャンバ内に洗浄部１１、第１の形成部１２および第２の形成部１３が配置されていてもよい。
　続いて、図１～図９を参照して、本実施の形態におけるＳｉＣ半導体装置の製造方法について説明する。なお、図２は、本発明の実施の形態におけるＳｉＣ半導体装置の製造方法を示すフローチャートである。図３～図８は、本発明の実施の形態におけるＳｉＣ半導体装置の各製造工程を概略的に示す断面図である。図９は、本発明の実施の形態において製造されるＳｉＣ半導体装置を概略的に示す断面図である。本実施の形態では、図１に示すＳｉＣ半導体装置の製造装置１０を用いて、ＳｉＣ半導体装置として図９に示すＭＯＳＦＥＴ１０１を製造する方法を説明する。
　まず、図２および図３に示すように、ＳｉＣ基板２を準備する（ステップＳ１）。ＳｉＣ基板２は、特に限定されないが、たとえば以下の方法により準備することができる。
　具体的には、たとえば、昇華法、ＣＶＤ法などの気相成長法、液相成長法などにより成長されたＳｉＣインゴットを準備する。その後、ＳｉＣインゴットから表面を有するＳｉＣ基板を切り出す。切り出す方法は特に限定されず、ＳｉＣインゴットからスライスなどによりＳｉＣ基板を切り出す。
　次いで、切り出したＳｉＣ基板の表面を研磨する。研磨する面は、表面のみでもよく、表面と反対側の裏面をさらに研磨してもよい。研磨する方法は特に限定されないが、表面を平坦にするとともに、傷などのダメージを低減するために、たとえばＣＭＰ（ChemicalMechanical　Polishing：化学機械研磨）を採用することができる。ＣＭＰでは、研磨剤としてコロイダルシリカ、固定剤として接着剤、ワックスなどを用いる。なお、ＣＭＰと併せて、あるいは代わりに、電界研磨法、化学研磨法、機械研磨法などの他の研磨をさらに行なってもよい。また研磨を省略してもよい。
　その後、ＳｉＣ基板の表面を洗浄する。洗浄する方法は特に限定されないが、たとえば、熱酸化などにより酸化膜を形成した後に、その酸化膜を熱分解、熱エッチングなどにより除去することによる洗浄を採用することができる。なおＳｉＣ基板の洗浄は省略してもよい。
　これにより、図３に示すＳｉＣ基板２を準備することができる。このようなＳｉＣ基板２として、たとえば導電型がｎ型であり、抵抗が０．０２Ωｃｍの基板を用いる。
　次に、図２および図３に示すように、ＳｉＣ基板２上に、気相成長法、液相成長法などにより、エピタキシャル層を形成する（ステップＳ２）。本実施の形態では、たとえば以下のようにエピタキシャル層を形成する。
　まず、図３に示すように、ＳｉＣ基板２上に、バッファ層１２１を形成する。バッファ層１２１は、たとえば導電型がｎ型のＳｉＣからなり、たとえば厚さが０．５μｍのエピタキシャル層である。またバッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。その後、バッファ層１２１上にドリフト層１２２を形成する。ドリフト層１２２として、気相成長法、液相成長法などにより、導電型がｎ型のＳｉＣからなる層を形成する。ドリフト層１２２の厚さは、たとえば１０μｍである。またドリフト層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3である。
　次に、エピタキシャル層に不純物を注入する（ステップＳ３）。本実施の形態では、図４に示すｐボディ領域１２３と、ｎ+ソース領域１２４と、ｐ+領域１２５とを、以下のように形成する。まず導電型がｐ型の不純物をドリフト層１２２の一部に選択的に注入することで、ボディ領域１２３を形成する。その後、ｎ型の導電性不純物を所定の領域に選択的に注入することによってソース領域１２４を形成し、また導電型がｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ+領域１２５を形成する。なお導電性不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行なわれ、注入後に除去される。
　上記のイオン注入工程（ステップＳ３）において、各注入プロファイルは、後述するステップＳ４における洗浄によって除去する厚みを考慮する。つまり、洗浄するステップＳ４においてエピタキシャル層の第１の表面を除去したときに、上記不純物拡散領域が所望の配置になるように、イオン注入を制御する。
　このようなイオン注入するステップＳ３の後、活性化アニール処理が行なわれてもよい。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行なわれる。
　これらの工程（ステップＳ１～Ｓ３）により、図４に示すように、ＳｉＣ基板２と、ＳｉＣ基板２上に形成され、かつ少なくとも一部に不純物が注入された第１の表面１２０ａを含むエピタキシャル層１２０とを備えたエピタキシャルウエハ１００を準備することができる。本実施の形態では、エピタキシャル層１２０の第１の表面１２０ａは、不純物の種類および濃度の少なくとも一方が異なる領域を有する。
　次に、図２、図４および図５に示すように、エピタキシャルウエハ１００の第１の表面１２０ａを洗浄することにより、第２の表面１２０ｂを形成する（ステップＳ４）。洗浄する方法は、特に限定されないが、たとえば水素ガスを含むガスを用いてドライエッチング（Ｈエッチング）する方法、酸化膜を形成し、かつこの酸化膜を除去する方法などを採用することができ、Ｈエッチングを採用することが好ましい。
　Ｈエッチングによる洗浄は、エピタキシャル層１２０の第１の表面１２０ａが水素ガスによりドライエッチングされて、第１の表面１２０ａに付着している不純物、パーティクルなどを第１の表面１２０ａと共に除去する。エピタキシャルウエハ１００において、第１の表面１２０ａを除去することによって図５に示す清浄な第２の表面１２０ｂを形成することができる。
　Ｈエッチングは、１３００℃以上１６５０℃以下の温度範囲で行なうことが好ましい。Ｈエッチングを１３００℃以上の温度で行なうことにより、エッチングレートを高めることができ、１６５０℃以下の温度で行なうことにより、エッチングレートが高くなりすぎることを抑制できるので、エッチング量を容易に制御できる。したがって、Ｈエッチングの温度条件を１３００℃以上１６５０℃以下に調整することによって、好適なエッチングレートに制御できるので、精度を高めて第１の表面１２０ａをＨエッチングすることができるため、製造するＳｉＣ半導体装置としてのＭＯＳＥＴ１０１（図９参照）の品質をより高めることができる。このような温度設定は、たとえば、Ｈエッチング装置内に配置されたエピタキシャルウエハ１００を１３００℃以上１６５０℃以下に加熱する、１３００℃以上１６５０℃以下のエッチング用のガス（以下、「エッチングガス」ともいう）を製造装置１０の洗浄部１１内に導入する、または製造装置１０の洗浄部１１内を１３００℃以上１６５０℃以下に保持することで可能となる。なお、これらを組み合わせても良い。
　また、Ｈエッチング時の水素ガスの流量は特に制限されないが、数百ｓｌｍ(standard　liter　per　minute)程度であることが好ましい。Ｈエッチング時の圧力は数十ｈＰａ～数百ｈＰａ程度であることが好ましい。この場合、好ましい速度でＨエッチングを行なうことが可能となる。
　また、エッチングガスとして、水素ガスのみを用いてもよく、水素ガスと他のガスとの混合ガスを用いてもよい。特に、水素ガスに塩化水素（ＨＣｌ）ガスを混合した混合ガスを用いることが好ましい。このような混合ガスを用いることによって、エッチングレートを大きくすることができる。混合ガス中の塩化水素ガスの含有率が高すぎると、エッチングレートが大きくなりすぎ、エッチングの制御が困難となるため、混合ガス中の塩化水素ガスの含有率は１０％以下であることが好ましく、塩化水素ガスと水素ガスとからなる混合ガス中の塩化水素ガスの含有率（塩化水素ガス／（塩化水素ガス＋水素ガス）×１００）が１０％以下であることがより好ましい。
　また、水素ガスに炭化水素ガスを混合した混合ガスを用いてもよい。このような混合ガスを用いることによって、エピタキシャルウエハ１００の表面モフォロジーを良好にしながらエッチングすることができ、表面状態の良好な第２の表面１２０ｂを形成することができる。炭化水素としては、アルカン、アルケンなどの低級炭化水素を用いることができ、たとえば、アセチレン（Ｃ2Ｈ2）やプロパン（Ｃ3Ｈ8）などを用いることができる。このような炭化水素ガスは、Ｓｉの液滴が生じるのを抑える効果を効果的に発揮するために、１０００ｐｐｍ以下で混合させることが好ましい。また、水素ガス、塩化水素ガス、および炭化水素ガスを混合した混合したガスをエッチングガスとしてもよい。
　Ｈエッチングを行なう場合には、図１に示す製造装置１０を用いることにより、第２の表面１２０ｂを形成する工程（ステップＳ４）の後に、液相を用いた洗浄をせずに、後述するＳｉを含む膜１２８を形成するステップＳ５を実施することができる。これにより、液相を用いた洗浄に起因する不純物（特に重金属イオン、アルカリイオン）の付着を抑制できる。なお、液相を用いた洗浄とは、ＳｉＣ半導体としてのエピタキシャルウエハを液相中で洗浄することを意味し、意図しない気相成分を含んでいてもよい。
　酸化膜を形成し、かつこの酸化膜を除去する方法は、第１の表面１２０ａに酸化膜を形成することにより、第１の表面１２０ａに付着していた不純物、パーティクルなどを酸化膜に取り込み、この酸化膜を除去することにより、第１の表面１２０ａに付着していた不純物、パーティクルなどを除去することができる。これにより、清浄な第２の表面１２０ｂを形成することができる。
　第１の表面１２０ａを酸化する方法は特に限定されないが、たとえばＯを含む溶液、Ｏガスを含む雰囲気での熱酸化、Ｏプラズマなどを用いることができる。
　Ｏを含む溶液とは、酸素（Ｏ）を含む溶液を意味し、たとえばオゾン水が挙げられる。ＳｉＣが安定した化合物であることを考慮すると、たとえば３０ｐｐｍ以上の濃度を有するオゾン水を用いることが好ましい。この場合、オゾンの分解を抑制できるとともに、エピタキシャルウエハ１００の第１の表面１２０ａとオゾンとの反応速度を高めることができるので、第１の表面１２０ａに酸化膜を容易に形成することができる。
　また、Ｏガスとは、酸素を含むガスを意味し、Ｏガスを含む雰囲気での熱酸化は、ＳｉＣが安定した化合物であることを考慮すると、たとえば７００℃以上の温度のドライ雰囲気で行なうことが好ましい。なお、ドライ雰囲気とは、気相中で酸化膜を形成することを意味し、意図しない液相成分を含んでいてもよい。
　また、Ｏプラズマとは、酸素を含むガスから生成されるプラズマを意味し、たとえば酸素ガス（Ｏ2）をプラズマ発生装置に供給することにより発生させることができる。「Ｏプラズマにより酸化膜を形成する」とは、酸素を含むガスを用いたプラズマにより酸化膜を形成することを意味する。言い換えると、酸素を含むガスから生成されるプラズマによって処理されることにより、酸化膜を形成することを意味する。
　第１の表面１２０ａに形成した酸化膜を除去する方法は特に限定されないが、たとえばウエットエッチング、ドライエッチング、熱分解、Ｆプラズマなどを用いることができる。
　ウエットエッチングは、たとえばＨＦ、ＮＨ4Ｆ（フッ化アンモニウム）などの溶液を用いて酸化膜を除去する。
　ドライエッチングは、１０００℃以上ＳｉＣの昇華温度以下で、水素ガスおよび塩化水素ガスの少なくとも一方のガスを用いて、酸化膜を除去することが好ましい。１０００℃以上の水素ガスおよび塩化水素ガスは、酸化膜を還元する効果が高い。酸化膜がＳｉＯxの場合、水素ガスはＳｉＯxをＨ2ＯとＳｉＨyとに分解し、塩化水素ガスはＳｉＯxをＨ2ＯとＳｉＣｌzとに分解する。ＳｉＣの昇華温度以下にすることで、エピタキシャルウエハ１００の劣化を抑制できる。また、ドライエッチングは、反応を促進できる観点から、減圧下で行なうことが好ましい。
　熱分解は、酸素を含まない雰囲気で１２００℃以上ＳｉＣの昇華温度以下で、酸化膜を熱分解することが好ましい。１２００℃以上の酸素を含まない雰囲気でエピタキシャルウエハ１００の第１の表面１２０ａに形成された酸化膜を加熱すると、酸化膜を容易に熱分解することができる。ＳｉＣの昇華温度以下にすることで、エピタキシャルウエハ１００の劣化を抑制できる。また、熱分解は、反応を促進できる観点から、減圧下で行なうことが好ましい。
　Ｆプラズマとは、フッ素（Ｆ）を含むガスから生成されるプラズマを意味し、たとえば四フッ化炭素ガス（ＣＦ4）、三フッ化メタンガス（ＣＨＦ3）、フロンガス（Ｃ2Ｆ6）、六フッ化硫黄ガス(ＳＦ6)、三フッ化窒素ガス(ＮＦ3)、二フッ化キセノンガス(ＸｅＦ2)、フッ素ガス(Ｆ2)、および三フッ化塩素ガス(ＣｌＦ3)の単独ガスあるいは混合ガスをプラズマ発生装置に供給することにより発生させることができる。「Ｆプラズマにより酸化膜を除去する」とは、フッ素を含むガスを用いたプラズマにより酸化膜を除去することを意味する。言い換えると、フッ素を含むガスから生成されるプラズマによって処理されることにより、酸化膜を除去することを意味する。
　このステップＳ４において、第１の表面１２０ａに付着した不純物、パーティクルを除去するという観点からは、Ｈエッチングによる洗浄の場合のエッチング深さ（第１の表面１２０ａからＳｉＣ基板２に向けた方向のエッチング量）、および、酸化膜の形成および除去による洗浄の場合に形成する酸化膜の厚み（第１の表面１２０ａからＳｉＣ基板２に向けた方向の厚み）は、たとえば１分子層以上１０ｎｍ以下である。これにより、第１の表面１２０ａに付着している不純物、パーティクルなどを除去して、清浄化された第２の表面１２０ｂを形成することができる。
　エピタキシャルウエハ１００にイオン注入や活性化アニール処理などにより第１の表面１２０ａがダメージを受けた場合には、第１の表面１２０ａに形成されたダメージ層を除去することが好ましい。この観点からは、Ｈエッチングによる洗浄の場合のエッチング深さ、および、酸化膜の形成（犠牲酸化膜形成工程）および除去（犠牲酸化膜除去工程）による洗浄の場合の酸化膜（犠牲酸化膜）の厚みは、たとえば１０ｎｍより大きく５００ｎｍ以下である。これにより、第１の表面１２０ａに付着している不純物、パーティクルなどを除去するとともに、荒れた領域を除去することができるため、表面特性の良好な第２の表面１２０ｂを形成することができる。
　次に、図１を参照して、洗浄部１１で第２の表面１２０ｂを形成したエピタキシャルウエハ１００を、第１の形成部１２へ搬送する。このとき、エピタキシャルウエハ１００は大気が遮断された雰囲気である第１の接続部１４内で搬送される。言い換えると、第２の表面１２０ｂを形成するステップＳ４とＳｉを含む膜１２８を形成するステップＳ５との間では、エピタキシャルウエハ１００は、大気が遮断された雰囲気内に配置される。これにより、清浄化された第２の表面１２０ｂが形成された後に、第２の表面１２０ｂに大気に含まれる不純物が付着することを抑制できる。
　次に、図２および図６に示すように、エピタキシャルウエハ１００の洗浄後の第２の表面１２０ｂ上にＳｉを含む膜１２８を形成する（ステップＳ５）。第２の表面１２０ｂは清浄化されているため、この上に形成する膜１２８の清浄度を向上することができる。また、膜１２８は第２の表面１２０ｂ上に形成するので、第２の表面１２０ｂに形成された不純物の種類、濃度などの影響を低減できるので、品質の均一性を向上した膜１２８を形成することができる。
　第２の表面１２０ｂ上にＳｉを含む膜１２８を形成する方法は特に限定されず、たとえば公知のエピタキシャル成長法を用いることができ、ＣＶＤ法を用いることが好ましい。ＣＶＤ法を用いる場合、第２の表面１２０ｂの上から膜１２８を積むので、下地であるエピタキシャルウエハ１００の第２の表面１２０ｂにおける不純物の種類、濃度などのドーピングされた状態の影響をより低減できる。
　このステップＳ５において、膜１２８としては、Ｓｉ膜またはＳｉＣ膜を形成することが好ましい。Ｓｉ膜は、たとえばＳｉを主成分とし、残部が不可避的不純物からなる。ＳｉＣ膜は、たとえばＳｉＣを主成分とし、残部が不可避的不純物からなる。膜１２８として、Ｓｉ膜を形成する場合には、エピタキシャルウエハ１００とゲート酸化膜１２６との界面およびゲート酸化膜１２６中にＣが存在することを抑制できるので、製造するＭＯＳＦＥＴ１０１（図９）の品質をより高めることができる。膜１２８がＳｉＣである場合、下地のエピタキシャル層１２０と形成する膜１２８との結晶が同じである（つまり、エピタキシャル層１２０と膜１２８の格子定数が同じである）ため、膜１２８を容易に形成することができる。
　このステップＳ５では、後述するステップＳ６において形成するゲート酸化膜１２６（図７参照）の厚みを決定し、膜１２８をすべて酸化したとき（膜１２８下のエピタキシャル層１２０を酸化させずに）に、決定したゲート酸化膜１２６の厚みになるように、膜１２８の厚みを制御することが好ましい。つまり、膜１２８をすべて酸化してなるゲート酸化膜１２６の厚みに応じて、形成する膜１２８の厚みを決定することが好ましい。膜１２８が酸化されてゲート酸化膜１２６となる際に、酸素を取り込むことによる膜厚の増加が生じることを考慮して、膜１２８の厚みを計算などにより制御することで実現可能である。
　このような膜１２８の厚みとして、たとえば膜１２８がＳｉ膜の場合、膜１２８の厚みは、形成するゲート酸化膜１２６（図７参照）の厚みの０．４４倍程度である。つまり、このステップＳ５では、ステップＳ６で形成するゲート酸化膜１２６の厚みに対して０．４４倍程度の厚みを有するＳｉ膜を膜１２８として形成する。このように膜１２８の厚みを設計することによって、膜１２８が酸化されてゲート酸化膜となる際に酸素を取り込むことによる膜厚の増加が生じても、ゲート酸化膜１２６の厚みを設計の厚みとすることができる。
　次に、図１を参照して、第１の形成部１２でＳｉを含む膜１２８を形成したエピタキシャルウエハ１００を、第２の形成部１３へ搬送する。このとき、エピタキシャルウエハ１００は大気が遮断された雰囲気である第２の接続部１５内で搬送される。言い換えると、膜１２８を形成するステップＳ５とゲート酸化膜１２６を形成するステップＳ６との間では、エピタキシャルウエハ１００は、大気が遮断された雰囲気内に配置される。これにより、大気に含まれる不純物が膜１２８に付着することを抑制できる。
　図２および図７に示すように、膜１２８を酸化することにより、ＳｉＣ半導体装置を構成する酸化膜としてのゲート酸化膜１２６を形成する（ステップＳ６）。ゲート酸化膜１２６は、酸化珪素（ＳｉＯx）である。
　膜１２８を酸化する方法は特に限定されないが、たとえばドライ酸化、ウエット酸化などの酸素を含む雰囲気で行ない、ドライ酸化であることが好ましい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。このような酸化は、たとえば膜１２８を形成するステップＳ５の後に、酸化炉に投入し、加熱温度および加熱時間を調整することによって可能となる。
　このステップＳ６では、ステップＳ５で形成した膜１２８をすべて酸化することでゲート酸化膜１２６を形成することが好ましい。これにより、残留する膜１２８を低減することができる。また、ステップＳ６では、ステップＳ５で形成した膜１２８のみを酸化することで（エピタキシャルウエハ１００を酸化させずに）ゲート酸化膜１２６を形成することがより好ましい。この場合、ステップＳ３でイオン注入されたエピタキシャルウエハ１００の不純物を含まないようにゲート酸化膜１２６を形成することができるので、ゲート酸化膜１２６の品質を高めることができる。また、エピタキシャル層１２０のイオン注入プロファイルへの影響を低減することができる。
　次に、図２に示すように、ゲート酸化膜１２６をアニール処理する（ステップＳ７）。このステップＳ７では、たとえば、ゲート酸化膜１２６に対して、窒化処理および不活性ガスアニール処理の少なくとも一方を行なうことができる。
　窒化処理は、窒素を含む雰囲気で熱処理する。窒化処理としては、たとえば、一酸化窒素（ＮＯ）雰囲気中または二窒化酸素（Ｎ2Ｏ）雰囲気中、加熱温度１２００℃で１２０分間のアニールを行なうことができる。これにより、エピタキシャル層１２０とゲート酸化膜１２６との界面を含む領域に、当該領域に隣接する領域に比べて窒素濃度の高い高窒素濃度領域（図示せず）が形成される。
　不活性ガスアニール処理は、不活性ガスを含む雰囲気で熱処理する。不活性ガスアニール処理としては、たとえば、アルゴン（Ａｒ）などの不活性ガス雰囲気中、加熱温度１１００℃で６０分間のアニールを行なうことができる。
　上記窒化処理および不活性ガスアニール処理を行なった場合、ＭＯＳＦＥＴ１０１において、高いチャネル移動度の再現性を向上することができる。なお、窒化処理および不活性ガスアニール処理のいずれかのみを行なってもよく、ステップＳ７は省略されてもよい。窒化処理および不活性ガスアニール処理を行なう場合には、窒化処理の後に、不活性ガスアニール処理を行なうことが好ましい。
　このアニール処理（ステップＳ７）の後、さらに、有機洗浄、酸洗浄、ＲＣＡ洗浄などの表面洗浄化を行ってもよい。
　次に、図２、図８および図９に示すように、ゲート酸化膜１２６が形成されたエピタキシャルウエハに対して、電極を形成する（ステップＳ８）。
　具体的には、まず、図８に示すソース電極１１１を、以下のように形成する。具体的には、ゲート酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、ゲート酸化膜１２６のうちｎ+ソース領域１２４およびｐ+領域１２５上に位置する部分をエッチングにより除去する。これによりゲート酸化膜１２６に開口部を形成する。たとえば蒸着法により、この開口部においてｎ+ソース領域１２４およびｐ+領域１２５の各々と接触するように導電体膜を形成する。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
　なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
　その後、図９に示すように、たとえば蒸着法により、ソース電極１１１上に上部ソース電極１２７を形成する。また、たとえば蒸着法により、ＳｉＣ基板２の裏面上にドレイン電極１１２を形成する。
　またゲート電極１１０をたとえば以下のように形成する。予めゲート酸化膜１２６上の領域に位置する開口パターンを有するレジスト膜を形成し、当該レジスト膜の全面を覆うようにゲート電極を構成する導電体膜を形成する。そして、レジスト膜を除去することによって、ゲート電極となるべき導電体膜の部分以外の導電体膜を除去（リフトオフ）する。この結果、図９に示すように、ゲート酸化膜１２６上にゲート電極１１０を形成することができる。
　なお、ステップＳ３後に必要に応じて、薬液を用いたウエット洗浄工程、純水リンス工程、乾燥工程などを追加して実施してもよい。薬液は、たとえば硫酸と過酸化水素水とを含むＳＰＭが挙げられる。ステップＳ４前にＳＰＭで洗浄する場合には有機物を除去することもできる。また、ステップＳ４前にＲＣＡ洗浄などを行なってもよい。
　以上説明したように、本実施の形態におけるＳｉＣ半導体装置の一例であるＭＯＳＦＥＴ１０１の製造方法は、少なくとも一部に不純物が注入された第１の表面１２０ａを含むＳｉＣ半導体としてのエピタキシャルウエハ１００を準備する工程（ステップＳ１～Ｓ３）と、エピタキシャルウエハ１００の第１の表面１２０ａを洗浄することにより、第２の表面１２０ｂを形成する工程（ステップＳ４）と、第２の表面１２０ｂ上にＳｉを含む膜１２８を形成する工程（ステップＳ５）と、Ｓｉを含む膜１２８を酸化することにより、ＳｉＣ半導体装置としてのＭＯＳＦＥＴ１０１を構成する酸化膜としてのゲート酸化膜１２６を形成する工程（ステップＳ７）とを備えている。
　本実施の形態におけるＭＯＳＦＥＴ１０１の製造方法によれば、エピタキシャルウエハ１００の第２の表面１２０ｂ上にＳｉを含む膜１２８を形成するので、第２の表面１２０ｂが異なるドーピング濃度および異なる種類のドーパントの領域を有していても、Ｓｉを含む膜１２８の膜質について第２の表面１２０ｂの影響を低減できる。つまり、イオン注入の有無、不純物のドープ量、種類などにより第２の表面１２０ｂの状態が均一でない場合であっても、膜１２８の品質が第２の表面１２０ｂに依存されにくい。このため、Ｓｉを含む膜１２８の膜質の均一化を高めることができる。膜質の均一化を高めたＳｉを含む膜１２８を酸化すると、Ｓｉを含む膜１２８の面内の各位置において、深さ方向の酸化レートのばらつきおよび膜質のばらつきを低減できる。つまり、Ｓｉを含む膜１２８を形成せずにエピタキシャルウエハ１００の第２の表面１２０ｂを直接熱酸化した場合と比べて、本実施の形態の製造方法は酸化されやすい領域と酸化されにくい領域との差を低減できる。このため、ゲート酸化膜１２６の品質を向上することができる。
　またエピタキシャルウエハ１００の第１の表面１２０ａを洗浄して形成される第２の表面１２０ｂ上に、Ｓｉを含む膜１２８を形成するので、膜１２８の清浄化を高めることもできる。このため、この膜１２８上に形成するゲート酸化膜１２６の清浄化も高めることができる。詳細には、エピタキシャルウエハ１００とゲート酸化膜１２６との界面に存在する不純物、パーティクルなどを低減できる。また、ゲート酸化膜１２６中に存在する不純物、パーティクルなども低減することができ、ゲート酸化膜１２６の膜質も向上できる。したがって、このゲート酸化膜１２６を有するＭＯＳＦＥＴ１０２の逆方向電圧印加時の耐圧を向上できるとともに、順方向電圧印加時の動作の安定性および長期信頼性を向上することができる。
　よって、清浄な第２の表面１２０ｂ上に、均一なＳｉを含む膜１２８を形成し、この膜１２８を酸化することで、膜質が均一で、かつ清浄なゲート酸化膜１２６を形成できるので、性能を向上できるＭＯＳＦＥＴ１０１を製造することができる。
　本実施の形態におけるＳｉＣ半導体装置の一例であるＭＯＳＦＥＴ１０１の製造方法において好ましくは、洗浄するステップＳ４において水素ガスを含むガスを用いてドライエッチングする。
　ステップＳ４においてエピタキシャルウエハ１００の第１の表面１２０ａをＨエッチングすることによって、第１の表面１２０ａを除去することができる。第１の表面１２０ａに付着していた不純物、パーティクルなどを第１の表面１２０ａと共に除去することにより、第２の表面１２０ｂをより清浄化を高めて形成することができる。さらに、Ｓｉではダメージが生じるＨエッチングを用いても、ＳｉＣは安定な化合物であるので、エピタキシャルウエハ１００のダメージは少ない。このため、表面特性が良好な第２の表面１２０ｂを形成することができる。したがって、品質をより向上したＳｉＣ半導体装置を製造することができる。
　本実施の形態におけるＳｉＣ半導体装置の一例であるＭＯＳＦＥＴ１０１の製造方法において好ましくは、洗浄する工程（ステップＳ４）ではＨエッチングを行ない、第２の表面１２０ｂを形成する工程（ステップＳ４）後に、液相を用いた洗浄をせずに、膜１２８を形成する工程（ステップＳ５）を実施する。
　本発明者は、鋭意検討を重ねたところ、液相を用いてエピタキシャルウエハ１００を洗浄した場合、エピタキシャルウエハ１００の洗浄が不十分であるだけでなく、かえって液相に起因した不純物を付着させてしまうことを見い出した。このため、第２の表面１２０ｂを形成した後に、液相を用いた洗浄をせずに、膜１２８を形成することによって、液相を用いた洗浄に起因するアルカリイオン、重金属イオンなどの不純物の付着を防ぐことができる。アルカリイオン、重金属イオンなどを低減することで、より高品質なＭＯＳＦＥＴ１０１を製造することができる。
　さらに、上記特許文献１に開示の犠牲酸化および犠牲酸化膜除去工程において液相を用いた場合には、１５時間程度の洗浄時間が必要とされていたが、液相を用いた洗浄を含まないＨエッチングでは、４時間程度でエピタキシャルウエハ１００の第１の表面１２０ａを清浄化することができる。したがって、本実施の形態に係るＳｉＣ半導体装置の製造方法において、Ｈエッチングによる洗浄（ステップＳ２）と膜１２８の形成（ステップＳ５）との間に、液相を用いた洗浄や、犠牲酸化および犠牲酸化膜除去を行なわないことによって、ＳｉＣ半導体装置の製造時間を短縮することができる。
　なお、「第２の表面１２０ｂを形成する工程（ステップＳ４）の後に、液相を用いた洗浄をせずに、Ｓｉを含む膜１２８を形成する工程（ステップＳ５）を実施する」とは、ステップＳ４とステップＳ５との間に液相を用いた洗浄を含まないことを意味し、ステップＳ４とステップＳ５との間とが断続的に行なわれても（時間が経過していても）よい。また、ステップＳ４とステップＳ５とを連続して行なってもよい。
　本実施の形態では、ＳｉＣ半導体装置としてＭＯＳＦＥＴの製造方法を例に挙げて説明したが、本発明は、少なくとも一部に不純物が注入された第１の表面１２０ａを含むＳｉＣエピタキシャルウエハを洗浄し、第１の表面１２０ａを洗浄することで得られる第２の表面１２０ｂに形成されるＳｉを含む膜１２８を酸化して得られる酸化膜を構成として備える（ＳｉＣ半導体装置として残る酸化膜を備える）ＳｉＣ半導体装置の製造方法に適用できる。本発明は、たとえばＭＯＳＦＥＴやＩＧＢＴ（Insulated　Gate　Bipolar　Transistor：絶縁ゲートバイポーラトランジスタ）などの絶縁ゲート型電界効果部を有するＳｉＣ半導体装置や、ＪＦＥＴ（Junction　Field-Effect　Transistor：接合電界効果トランジスタ）などの酸化膜を備えたＳｉＣ半導体装置全般に適用できる。
　本実施例では、ＳｉＣ半導体として、図１０に示すエピタキシャルウエハ１３０を用い、エピタキシャルウエハ１３０の第１の表面１３０ａをＨエッチングして清浄化することの効果について調べた。なお、図１０は、実施例における試料１～３で用いるエピタキシャルウエハを概略的に示す断面図である。
　（試料１）
　具体的には、まず、ＳｉＣ基板２として、４Ｈ－ＳｉＣ基板を準備した（ステップＳ１）。次に、エピタキシャル層１２０を構成する層として、１０μｍの厚みを有し、１×１０16ｃｍ-3の不純物濃度を有するｎ型ＳｉＣ層１３１をＣＶＤ法により成長した（ステップＳ２）。
　次に、ＳｉＯ2をマスクとして用いて、アルミニウム（Ａｌ）をｐ型不純物として２×１０16ｃｍ-3の導電性不純物濃度を有するｐボディ領域１２３を形成し、さらに、リン（Ｐ）をｎ型不純物として１×１０19ｃｍ-3の導電性不純物濃度を有するｎ+ソース領域１２４を形成した。また、Ａｌをｐ型不純物として１×１０19ｃｍ-3の導電性不純物濃度を有するｐ+領域１２５を形成した（ステップＳ３）。なお、各々のイオン注入をした後には、マスクを除去した。
　次に、活性化アニール処理を行なった。この活性化アニール処理としては、Ａｒガス（Ａｒ2）を雰囲気ガスとして用いて、加熱温度１７００～１８００℃、加熱時間３０分の条件とした。これにより、少なくとも一部に不純物が注入された第１の表面１３０ａを有するエピタキシャルウエハ１３０を準備した。
　次に、準備されたエピタキシャルウエハ１００の第１の表面１３０ａをＨエッチングによって除去した（ステップＳ４）。具体的には、エピタキシャルウエハ１３０を反応炉内に収容し、エピタキシャルウエハ１３０を１３００℃以上１６５０℃以下に制御された載置台で加熱しながら、第１の表面１３０ａをＨエッチングした。Ｈエッチングの条件は、反応炉内に導入される水素ガスの流量が５０～２００ｓｌｍであり、炉内圧力が２０～１５０ｈＰａであり、反応時間は１時間とした。
　（試料２）
　試料２は、基本的には試料１と同様であったが、ステップＳ２のＨエッチングを行なわなかった点において異なっていた。すなわち、試料２では、ステップＳ１～３で準備したエピタキシャルウエハ１３０に対しては、洗浄処理を行なわなかった。
　（試料３）
　試料３は基本的には試料１と同様であったが、ステップＳ２において、Ｈエッチングのかわりに液相を用いてエピタキシャルウエハ１３０の第１の表面１３０ａを洗浄した点において異なっていた。液相として、硫酸：過酸化水素水を５：１の体積比で混合した混合溶液１と、アンモニア水：過酸化水素水：純水を１：１：５の体積した混合溶液２と、塩化水素（ＨＣｌ）：過酸化水素（Ｈ2Ｏ2）：純水を１：１：６の体積比で混合した混合溶液３と、１０％のフッ化水素（ＨＦ）溶液とを用いた。すなわち、試料３では、準備したエピタキシャルウエハ１３０を混合溶液１に０．５時間浸漬した後、混合溶液２に１０分間浸漬し、ＨＦ溶液に１０分時間浸漬し、混合溶液３に１０分間浸漬し、混合溶液２に１０分間浸漬し、ＨＦ溶液に１０分間浸漬して、薬液洗浄を行なった。なお、薬液洗浄後のエピタキシャルウエハ１３０は、ＡｒガンまたはＮ2ガンを用いて、ＡｒガスまたはＮ2ガスでブローすることよって乾燥させた。
　（表面の不純物の測定）
　試料１～３のエピタキシャルウエハ１３０の表面を、ＴＸＲＦ（全反射蛍光Ｘ線分析法）に供した。なお、ＴＸＲＦにおいて、励起源としてＷ（タングステン）－Ｌβ線を用いた。
　ＴＸＲＦによって試料１～３のエピタキシャルウエハ１３０の表面について不純物を測定した。試料１におけるＨエッチング後のエピタキシャルウエハ１３０の表面は、Ｈエッチングを行なわなかった試料２の表面と比較して、不純物が低減されていた。したがって、Ｈエッチング後のエピタキシャルウエハ１３０にＳｉを含む膜を形成して、この膜を酸化させることによりＳｉＣ半導体装置を構成する酸化膜を形成することで、品質を向上したＳｉＣ半導体装置を製造できることがわかる。
　また、試料３における液相を用いて洗浄した後のエピタキシャルウエハ１３０の表面は、試料２よりも不純物がさらに多くなっていることがわかった。この結果を図１１および図１２に示す。
　図１１は、試料２のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルであり、図１２は、試料３の洗浄後のエピタキシャルウエハ１３０の表面をＴＸＲＦで測定した結果を示すスペクトルである。図１１および図１２において、横軸はエネルギー強度を、縦軸はスペクトル強度を示しており、ピークの高さが大きいほど、そのが多く検出されたことになる。また、たとえば、図１１中に記載されている「Ｃｌ、Ｋａ」とは、Ｃｌ－Ｋα線が検出されたことを示し、他の記載も同様である。また、エネルギー強度が９．６７ｅＶ付近のピークは励起線源であるＷ－Ｌβ線のピークである。
　図１１および図１２を比較すると、試料２において、塩素（Ｃｌ）のみが検出されているのに対し、試料３では、Ｃｌ、カルシウム（Ｃａ）、ニッケル（Ｎｉ）および鉄（Ｆｅ）が検出された。これにより、エピタキシャルウエハ１３０の表面を液相を用いて洗浄した場合、表面が清浄化されないだけでなく、逆に不純物が付着してしまうことがわかった。
　したがって、試料１におけるＨエッチング後のエピタキシャルウエハ１３０を液相を用いた洗浄をせずに、Ｓｉを含む膜を形成して、この膜を酸化させて酸化膜を形成し、この酸化膜を構成として備える半導体装置を製造すると、より品質を向上してＳｉＣ半導体装置を製造できることがわかった。
　以上のように本発明の実施の形態および実施例について説明を行なったが、各実施の形態および実施例の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　２　ＳｉＣ基板、１０　製造装置、１１　洗浄部、１２　第１の形成部、１３　第２の形成部、１４　第１の接続部、１５　第２の接続部、１００，１３０　エピタキシャルウエハ、１２０ａ，１３０ａ　第１の表面、１２０ｂ　第２の表面、１０１　ＭＯＳＦＥＴ、１１０　ゲート電極、１１１，１２７　ソース電極、１１２　ドレイン電極、１２０　エピタキシャル層、１２１　バッファ層、１２２　ドリフト層、１２３　ボディ領域、１２４　ソース領域、１２５　ｐ+領域、１２６　ゲート酸化膜、１２８　膜、１３１　ＳｉＣ層。

Claims (4)

  1. 　炭化珪素半導体装置（１０１）を製造する方法であって、
    　少なくとも一部に不純物が注入された第１の表面（１２０ａ）を含む炭化珪素半導体（１００）を準備する工程と、
    　前記炭化珪素半導体（１００）の前記第１の表面（１２０ａ）を洗浄することにより、第２の表面（１２０ｂ）を形成する工程と、
    　前記第２の表面（１２０ｂ）上に珪素を含む膜（１２８）を形成する工程と、
    　前記珪素を含む膜（１２８）を酸化することにより、前記炭化珪素半導体装置（１０１）を構成する酸化膜（１２６）を形成する工程とを備えた、炭化珪素半導体装置（１０１）の製造方法。
  2. 　前記珪素を含む膜（１２８）が炭化珪素膜である、請求項１に記載の炭化珪素半導体装置（１０１）の製造方法。
  3. 　前記珪素を含む膜（１２８）が珪素膜である、請求項１に記載の炭化珪素半導体装置（１０１）の製造方法。
  4. 　前記珪素を含む膜（１２８）を形成する工程は、
    　前記炭化珪素半導体装置（１０１）を構成する前記酸化膜（１２６）の厚みを決定する工程と、
    　前記珪素を含む膜（１２８）をすべて酸化したときに、決定した前記酸化膜（１２６）の厚みになるように、前記珪素を含む膜（１２８）の厚みを制御する工程とを含む、請求項１に記載の炭化珪素半導体装置（１０１）の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040393B2 (en) * 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US9165768B2 (en) * 2011-12-16 2015-10-20 Lg Innotek Co., Ltd. Method for deposition of silicon carbide and silicon carbide epitaxial wafer
JP6418794B2 (ja) * 2014-06-09 2018-11-07 東京エレクトロン株式会社 改質処理方法及び半導体装置の製造方法
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
WO2017006594A1 (ja) * 2015-07-08 2017-01-12 住友電気工業株式会社 炭化珪素半導体基板および炭化珪素半導体装置の製造方法
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
CN115295407B (zh) * 2022-09-29 2023-07-07 浙江大学杭州国际科创中心 一种SiC功率器件的栅氧结构制备方法和栅氧结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766192A (ja) * 1992-06-05 1995-03-10 Cree Res Inc 炭化ケイ素表面に高品質パッシベーション層を形成する方法及びパッシベーション領域を有する炭化ケイ素基材のデバイス構造
JPH0851110A (ja) * 1994-08-05 1996-02-20 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
JP2000353670A (ja) * 1999-06-10 2000-12-19 Nec Corp 半導体装置の製造方法
JP2002270837A (ja) * 2001-03-12 2002-09-20 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2006128479A (ja) * 2004-10-29 2006-05-18 Shikusuon:Kk 絶縁膜の形成方法および炭化珪素半導体装置
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP2008294204A (ja) 2007-05-24 2008-12-04 Denso Corp 炭化珪素半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272107A (en) 1983-09-24 1993-12-21 Sharp Kabushiki Kaisha Manufacture of silicon carbide (SiC) metal oxide semiconductor (MOS) device
JPS6066866A (ja) * 1983-09-24 1985-04-17 Sharp Corp 炭化珪素ｍｏｓ構造の製造方法
JP3396553B2 (ja) 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
EP1531491A2 (en) * 1996-04-18 2005-05-18 Matsushita Electric Industrial Co., Ltd. SiC device and method for manufacturing the same
JP3981426B2 (ja) * 1996-07-12 2007-09-26 シャープ株式会社 ゲート絶縁膜形成方法
JPH10125904A (ja) * 1996-10-17 1998-05-15 Denso Corp 炭化珪素半導体装置
US5840610A (en) * 1997-01-16 1998-11-24 Advanced Micro Devices, Inc. Enhanced oxynitride gate dielectrics using NF3 gas
JP3085272B2 (ja) 1997-12-19 2000-09-04 富士電機株式会社 炭化けい素半導体装置の熱酸化膜形成方法
JP3534056B2 (ja) * 2000-08-31 2004-06-07 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP2003086792A (ja) * 2001-09-10 2003-03-20 National Institute Of Advanced Industrial & Technology 半導体装置の作製法
JP2004349449A (ja) * 2003-05-22 2004-12-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
TWI313060B (en) * 2003-07-28 2009-08-01 Japan Science & Tech Agency Feild effect transisitor and fabricating method thereof
JP3761546B2 (ja) * 2003-08-19 2006-03-29 株式会社Ｎｅｏｍａｘ ＳｉＣ単結晶基板の製造方法
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
JP2007053227A (ja) * 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2008098200A (ja) * 2006-10-05 2008-04-24 Kiyoyoshi Mizuno 成膜体およびその製造方法
JPWO2008056698A1 (ja) * 2006-11-10 2010-02-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5014839B2 (ja) * 2007-03-06 2012-08-29 三菱電機株式会社 炭化珪素半導体装置の製造方法
US20100025695A1 (en) * 2007-04-20 2010-02-04 Canon Anelva Corporation Annealing method for semiconductor device with silicon carbide substrate and semiconductor device
JP2008288482A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 炭化珪素半導体素子及びその製造方法
JP2012004269A (ja) 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766192A (ja) * 1992-06-05 1995-03-10 Cree Res Inc 炭化ケイ素表面に高品質パッシベーション層を形成する方法及びパッシベーション領域を有する炭化ケイ素基材のデバイス構造
JPH0851110A (ja) * 1994-08-05 1996-02-20 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
JP2000353670A (ja) * 1999-06-10 2000-12-19 Nec Corp 半導体装置の製造方法
JP2002270837A (ja) * 2001-03-12 2002-09-20 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2006128479A (ja) * 2004-10-29 2006-05-18 Shikusuon:Kk 絶縁膜の形成方法および炭化珪素半導体装置
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP2008294204A (ja) 2007-05-24 2008-12-04 Denso Corp 炭化珪素半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2584595A4 *

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Publication number Publication date
JP2012004275A (ja) 2012-01-05
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TW201203385A (en) 2012-01-16
US20120208302A1 (en) 2012-08-16
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