KR20130083821A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

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히로무 시오미
야스오 나미카와
게이지 와다
미츠루 시마즈
도루 히요시
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스미토모덴키고교가부시키가이샤
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Abstract

성능을 향상시킬 수 있는 SiC 반도체 장치의 제조 방법을 제공한다. SiC 반도체 장치의 제조 방법은 이하의 공정을 포함한다. 적어도 일부에 불순물이 주입된 제1 표면을 포함하는 SiC 반도체를 준비한다(S1∼S3). SiC 반도체의 제1 표면을 세정함으로써, 제2 표면을 형성한다(S4). 제2 표면 상에 Si를 포함하는 막을 형성한다(S5). Si를 포함하는 막을 산화시킴으로써, SiC 반도체 장치를 구성하는 산화막을 형성한다(S6).

Description

탄화규소 반도체 장치의 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 탄화규소(SiC) 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 산화막을 갖는 SiC 반도체 장치의 제조 방법에 관한 것이다.
SiC는, 밴드갭이 크고, 최대 절연 파괴 전계 및 열전도율은 실리콘(Si)과 비교하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트 속도 및 내압도 크다. 그 때문에, 고효율화, 고전압화 및 대용량화가 요구되는 반도체 장치에의 적용이 기대된다. 이러한 SiC 반도체 장치의 제조 방법으로서, 예컨대 일본 특허공개 2008-294204호 공보(특허문헌 1)에 개시된 기술을 들 수 있다.
특허문헌 1에는, SiC 반도체 장치로서의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor : 전계 효과 트랜지스터)의 제조 방법에서는, 게이트 산화막 형성 전의 이온 주입 공정이나 활성화 열처리에 의해 발생하는 표면 거칠음을 제거하기 위한 희생 산화 및 희생 산화막 제거 공정, 또한 게이트 산화막 형성 공정에 있어서, 어느 것이나 1000℃ 정도의 열산화를 행하는 것이 개시되어 있다. 이들 희생 산화 및 희생 산화막 제거 공정이나 게이트 산화막 형성 공정에서의 열산화를 실시할 때에, 불순물을 주입한 영역과 주입하지 않은 영역에서 열산화의 속도에 큰 차가 생기는 것도 개시되어 있다.
특허문헌 1에서는, 이들 문제를 감안하여 이하의 MOSFET의 제조 방법이 개시되어 있다. 도 13 및 도 14는 특허문헌 1의 MOSFET의 각 제조 공정을 도시하는 단면도이다. 도 13에 도시하는 바와 같이, SiC 기판(201) 상에, n- 에피택셜층(202)을 에피택셜 성장한다. 이 n- 에피택셜층(202)에 이온 주입을 하여, p- 베이스 영역(203)을 형성한다. p- 베이스 영역(203)을 포함하는 n- 에피택셜층(202) 상에 n- 채널층(205)을 에피택셜 성장한다. 그 후, LTO막(221)을 마스크로 하여 이온 주입을 하여, n+ 소스 영역(204)을 형성한다. 이 때, n+ 소스 영역(204) 중, 후속 공정에서 이루어지는 게이트 산화막(207)(도 14 참조)을 형성하기 위한 열산화를 할 때에, 산화시키기 위한 영역(204b)을, 산화시키지 않고서 n+ 소스 영역(204)으로서 남기는 영역(204a)과 비교하여, n형 불순물의 농도가 낮아지도록 하고 있다. 그 후, 활성화 열처리한다. 이어서, 도 14에 도시하는 바와 같이, LTO막(221)을 제거하여, 에피택셜층의 표면에 게이트 산화막(207)을 형성하고, 그 위에 게이트 전극(208)을 형성한다. 또한, 절연막(209)을 형성하고, 소스 전극(210) 및 드레인 전극(211)을 형성한다.
특허문헌 1 : 일본 특허 공개 2008-294204호 공보
상기 특허문헌 1에서는, 에피택셜층의 표면에는, p- 베이스 영역(203), n+ 소스 영역(204) 및 n- 채널층(205)이 형성되어 있다. 게이트 산화막을 형성하기 위해서 이 에피택셜층의 표면을 산화시키면, 다른 종류 및 다른 농도의 불순물(도펀트)의 각 영역을 한 번에 산화시키게 된다. 이 경우, 형성된 불순물의 종류 및 농도에 따라, 산화율이 달라, 게이트 산화막의 막질도 다를 가능성이 있다. 상기 특허문헌 1에는, n+ 소스 영역(204)에 있어서 증속(增速) 산화를 억제하는 것을 고려하고 있음이 기재되어 있지만, n+ 소스 영역(204) 이외의 영역(n- 채널층(205)) 상에 형성된 게이트 산화막(207)과, n+ 소스 영역(204) 영역 상의 게이트 산화막(207)은, 베이스의 상태가 다르기 때문에, 막질에 변동이 생길 경우가 있다. 게이트 산화막(207)의 막질에 변동이 생기면, MOSFET의 성능이 열화된다.
따라서, 본 발명의 목적은 성능을 향상시킬 수 있는 SiC 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 SiC 반도체 장치의 제조 방법은 이하의 공정을 포함한다. 적어도 일부에 불순물(도펀트)이 주입된 제1 표면을 포함하는 SiC 반도체를 준비한다. SiC 반도체의 제1 표면을 세정함으로써, 제2 표면을 형성한다. 제2 표면 상에 규소(Si)를 포함하는 막을 형성한다. Si를 포함하는 막을 산화함으로써, SiC 반도체 장치를 구성하는 산화막을 형성한다.
본 발명의 SiC 반도체 장치의 제조 방법에 따르면, SiC 반도체의 제1 표면을 세정하여 형성된 제2 표면 상에 Si를 포함하는 막을 형성하기 때문에, Si를 포함하는 막을 청정하게 할 수 있고, Si를 포함하는 막의 막질에 대해서 제2 표면에 의한 영향을 저감시킬 수 있다. 이 때문에, Si를 포함하는 막의 막질의 균일화를 높일 수 있다. 막질의 균일화를 높인 Si를 포함하는 막을 산화시키면, Si를 포함하는 막의 각 위치에 있어서, 깊이 방향의 산화율의 변동을 저감시킬 수 있다. 또한 막질의 균일화를 높인 Si를 포함하는 막을 산화시켜 이루어지는 산화막의 막질의 변동도 저감시킬 수 있다. 따라서, SiC 반도체 장치를 구성하는 산화막의 품질을 향상시킬 수 있기 때문에, SiC 반도체 장치의 성능을 향상시킬 수 있다.
상기 SiC 반도체 장치의 제조 방법에 있어서 바람직하게는, Si를 포함하는 막은 SiC막이다.
이에 따라, Si를 포함하는 막의 결정이 베이스의 SiC 반도체의 결정과 동일하기 때문에, Si를 포함하는 막을 용이하게 형성할 수 있다.
상기 SiC 반도체 장치의 제조 방법에 있어서 바람직하게는 Si를 포함하는 막은 Si막이다.
이에 따라, SiC 반도체층과 산화막과의 계면 및 산화막 내에 탄소(C)가 존재하는 것을 억제할 수 있기 때문에, 제조하는 SiC 반도체 장치의 성능을 보다 향상시킬 수 있다.
상기 SiC 반도체 장치의 제조 방법에 있어서 바람직하게는 Si를 포함하는 막을 형성하는 공정은, SiC 반도체 장치를 구성하는 산화막의 두께를 결정하는 공정과, Si를 포함하는 막을 전부 산화시켰을 때에, 결정된 산화막의 두께가 되도록, Si를 포함하는 막의 두께를 제어하는 공정을 포함한다.
이에 따라, Si를 포함하는 막의 두께를 제어함으로써, 원하는 두께의 산화막을 형성할 수 있다. 또한, Si를 포함하는 막이 전부 산화막으로 되도록 산화시킴으로써, 제1 표면에 주입된 불순물의 함유량을 저감한 산화막을 형성할 수 있다.
본 발명의 SiC 반도체 장치의 제조 방법에 따르면, Si를 포함하는 막을 산화시킴으로써, SiC 반도체 장치를 구성하는 산화막을 형성하기 때문에, 성능을 향상시킬 수 있는 SiC 반도체 장치를 제조할 수 있다.
도 1은 본 발명의 실시형태에서의 SiC 반도체 장치의 제조 장치의 모식도이다.
도 2는 본 발명의 실시형태에서의 SiC 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 3은 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 실시형태에서 제조되는 SiC 반도체 장치를 개략적으로 도시하는 단면도이다.
도 10은 실시예에서 이용하는 에피택셜 웨이퍼를 개략적으로 도시하는 단면도이다.
도 11은 시료 2의 에피택셜 웨이퍼(130)의 표면을 TXRF로 측정한 결과를 도시하는 스펙트럼이다.
도 12는 시료 3의 세정 후의 에피택셜 웨이퍼(130)의 표면을 TXRF로 측정한 결과를 도시하는 스펙트럼이다.
도 13은 특허문헌 1의 MOSFET의 각 제조 공정을 도시하는 단면도이다.
도 14는 특허문헌 1의 MOSFET의 각 제조 공정을 도시하는 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 한편, 이하의 도면에 있어서 동일하거나 또는 상당하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 반복하지 않는다.
도 1은 본 발명의 실시형태에 있어서의 SiC 반도체 장치의 제조 장치(10)의 모식도이다. 도 1을 참조하여, 본 발명의 일 실시형태에 있어서의 SiC 반도체 장치의 제조 장치(10)를 설명한다.
도 1에 도시하는 바와 같이, SiC 반도체 장치의 제조 장치(10)는, 세정부(11)와, 제1 형성부(12)와, 제2 형성부(13)와, 제1 접속부(14)와, 제2 접속부(15)를 구비하고 있다. 세정부(11)와 제1 형성부(12)는 제1 접속부(14)에 의해 접속되어 있다. 세정부(11), 제1 형성부(12) 및 제1 접속부(14)의 내부는 대기로부터 차단되어 있고, 내부는 서로 연통 가능하다. 제1 형성부(12)와 제2 형성부(13)는 제2 접속부(15)에 의해 접속되어 있다. 제1 형성부(12), 제2 형성부(13) 및 제2 접속부(15)의 내부는 대기로부터 차단되어 있고, 내부는 서로 연통 가능하다.
세정부(11)는, SiC 반도체에서의 적어도 일부에 불순물이 주입된 제1 표면을 세정함으로써 제2 표면을 형성한다. 세정부(11)에는, 예컨대 제1 표면을, 수소 가스(H2)를 포함하는 가스를 이용하여 드라이 에칭(이하, 「H 에칭」이라고도 함)하기 위한 H 에칭 장치를 이용하는 것이 바람직하다. H 에칭 장치로서는, 예컨대 고주파 가열로 등을 이용할 수 있다.
세정부(11)는, H 에칭 장치에 특별히 한정되지 않고, SiC 반도체의 제1 표면에 산화막을 형성하고, 그 산화막을 제거함으로써 세정하는 장치를 이용하더라도 좋다. 이 경우에는, 산화막을 형성하는 장치와 산화막을 제거하는 장치는 동일하더라도 다르더라도 좋다. 산화막을 형성하는 장치와 산화막을 제거하는 장치가 다른 경우에는, 대기로부터 차단되어 있고, 또한 SiC 반도체를 반송할 수 있게 서로를 접속하는 접속부가 더 배치되어 있는 것이 바람직하다.
제1 형성부(12)는 제2 표면 상에 Si를 포함하는 막을 형성한다. 제1 형성부(12)에는 예컨대 CVD(Chemical Vapor Deposition : 화학 증착) 장치가 이용된다.
제2 형성부(13)는, Si를 포함하는 막을 산화함으로써, SiC 반도체 장치를 구성하는 산화막을 형성한다. 제2 형성부(13)는, 예컨대 드라이 산화(열산화) 장치, 수증기를 포함하는 산소 분위기 내에서 가열하는 웨트 산화 장치 등을 이용할 수 있으며, 드라이 산화 장치를 이용하는 것이 바람직하다.
제1 접속부(14)는, SiC 반도체를 반송할 수 있게 세정부(11)와 제1 형성부(12)를 접속한다. 제1 접속부(14)에 있어서 에피택셜 웨이퍼(100)를 반송시키는 영역(내부 공간)은 대기의 차단이 가능하다.
제2 접속부(15)는, Si를 포함하는 막을 형성한 SiC 반도체를 반송할 수 있게 제1 형성부(12)와 제2 형성부(13)를 접속한다. 제2 접속부(15)에 있어서 에피택셜 웨이퍼(100)를 반송시키는 영역(내부 공간)은 대기의 차단이 가능하다.
여기서, 대기의 차단(대기를 차단한 분위기)이란, 대기가 혼입되지 않는 분위기를 의미하며, 예컨대 질소 가스, 수소 가스 및 불활성 가스 중 적어도 1 종류의 가스로 이루어지는 분위기 또는 진공이다. 구체적으로는, 대기를 차단한 분위기는, 예컨대 질소(N), 수소(H), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 라돈(Rn) 또는 이들의 조합을 포함하는 가스가 충전된 분위기 또는 진공이다.
제1 접속부(14)는 세정부(11)의 내부와 제1 형성부(12)의 내부를 연결하고 있다. 제1 접속부(14)는, 세정부(11)로부터 반출되는 SiC 반도체를 제1 형성부(12)로 반송하기 위한 공간을 내부에 갖는다. 즉, 제1 접속부(14)는, SiC 반도체를 대기에 개방하지 않도록, 세정부(11)에서 제1 형성부(12)로 반송하기 위해서 설치되어 있다.
제2 접속부(15)는 제1 형성부(12)의 내부와 제2 형성부(13)의 내부를 연결하고 있다. 제2 접속부(15)는, 제1 형성부(12)로부터 반출되는 SiC 반도체를 제2 형성부(13)로 반송하기 위한 공간을 내부에 갖는다. 즉, 제2 접속부(15)는, SiC 반도체를 대기에 개방하지 않도록, 제1 형성부(12)에서 제2 형성부(13)로 반송하기 위해서 설치되어 있다.
제1 및 제2 접속부(14, 15)는 내부에서 SiC 반도체를 반송할 수 있는 크기를 갖는다. 또한 제1 및 제2 접속부(14, 15)는 SiC 반도체를 서셉터에 얹어 놓은 상태에서 반송할 수 있는 크기를 갖고 있더라도 좋다.
제1 접속부(14)는, 예컨대 세정부(11)의 출구와, 제1 형성부(12)의 입구를 연결하는 로드록실이다. 제2 접속부(15)는, 예컨대 제1 형성부(12)의 출구와, 제2 형성부(13)의 입구를 연결하는 로드록실이다.
또한, 제조 장치(10)는, 제1 접속부(14)의 내부에 배치되며, SiC 반도체를 세정부(11)에서 제1 형성부(12)로 반송하기 위한 제1 반송부를 더 구비하고 있더라도 좋다. 제조 장치(10)는, 제2 접속부(15)의 내부에 배치되며, SiC 반도체를 제1 형성부(12)에서 제2 형성부(13)로 반송하기 위한 제2 반송부를 더 구비하고 있더라도 좋다. 제1 반송부와 제2 반송부는 동일하더라도 다르더라도 좋다.
또한, 제조 장치(10)는, 제1 접속부(14) 내에 배치되고, 또 세정부(11)의 내부와 제1 형성부(12)의 내부를 차단하기 위한 제1 차단부를 더 구비하고 있더라도 좋다. 또한 제조 장치(10)는, 제2 접속부(15) 내에 배치되고, 또 제1 형성부(12)의 내부와 제2 형성부(13)의 내부를 차단하기 위한 제2 차단부를 더 구비하고 있더라도 좋다. 제1 및 제2 차단부는, 예컨대 각각의 연통부를 막는 것이 가능한 밸브나 도어 등을 이용할 수 있으며, 복수개 있더라도 좋다.
또한, 제조 장치(10)는, 내부의 분위기 가스를 배출하기 위한 진공 펌프나 내부의 분위기 가스를 치환하기 위한 치환 가스 봄베를 더 구비하고 있더라도 좋다. 진공 펌프나 치환 가스 봄베는, 세정부(11), 제1 형성부(12), 제2 형성부(13), 제1 접속부(14) 및 제2 접속부(15)의 각각에 접속되어 있더라도 좋고, 적어도 어느 하나에 접속되어 있더라도 좋다.
한편, 제조 장치(10)는 상기 이외의 여러 가지 요소를 포함하고 있더라도 좋지만, 설명의 편의상, 이들 요소의 도시 및 설명은 생략한다.
또한, 도 1에서는, 제1 접속부(14)는 세정부(11)와 제1 형성부(12) 사이만을 연결하고, 제2 접속부(15)는 제1 형성부(12)와 제2 형성부(13) 사이만을 연결하는 형상을 도시했지만, 특별히 이것으로 한정되지 않는다. 예컨대 제1 및 제2 접속부(14, 15)로서, 예컨대 대기를 차단한 챔버를 이용하고, 이 챔버 내에 세정부(11), 제1 형성부(12) 및 제2 형성부(13)가 배치되어 있더라도 좋다.
이어서, 도 1∼도 9를 참조하여, 본 실시형태에서의 SiC 반도체 장치의 제조 방법에 관해서 설명한다. 한편, 도 2는 본 발명의 실시형태에서의 SiC 반도체 장치의 제조 방법을 도시하는 흐름도이다. 도 3∼도 8은 본 발명의 실시형태에서의 SiC 반도체 장치의 각 제조 공정을 개략적으로 도시하는 단면도이다. 도 9는 본 발명의 실시형태에 있어서 제조되는 SiC 반도체 장치를 개략적으로 도시하는 단면도이다. 본 실시형태에서는, 도 1에 도시하는 SiC 반도체 장치의 제조 장치(10)를 이용하여, SiC 반도체 장치로서 도 9에 도시하는 MOSFET(101)를 제조하는 방법을 설명한다.
우선, 도 2 및 도 3에 도시하는 바와 같이, SiC 기판(2)을 준비한다(단계 S1). SiC 기판(2)은, 특별히 한정되지 않지만, 예컨대 이하의 방법에 의해 준비할 수 있다.
구체적으로는, 예컨대, 승화법, CVD법 등의 기상 성장법, 액상 성장법 등에 의해 성장된 SiC 잉곳을 준비한다. 그 후, SiC 잉곳으로부터 표면을 갖는 SiC 기판을 잘라낸다. 잘라내는 방법은 특별히 한정되지 않고, SiC 잉곳으로부터 슬라이스 등에 의해 SiC 기판을 잘라낸다.
이어서, 잘라낸 SiC 기판의 표면을 연마한다. 연마하는 면은 표면만이라도 좋고, 표면과 반대쪽의 이면을 더 연마하더라도 좋다. 연마하는 방법은 특별히 한정되지 않지만, 표면을 평탄하게 하며, 상처 등의 손상을 저감시키기 위해서, 예컨대 CMP(Chemical Mechanical Polishing : 화학 기계 연마)를 채용할 수 있다. CMP에서는, 연마제로서 콜로이달 실리카, 고정제로서 접착제, 왁스 등을 이용한다. 한편, CMP와 더불어, 혹은 대신해서, 전계 연마법, 화학 연마법, 기계 연마법 등의 다른 연마를 더 행하더라도 좋다. 또한 연마를 생략하더라도 좋다.
그 후, SiC 기판의 표면을 세정한다. 세정하는 방법은 특별히 한정되지 않지만, 예컨대, 열산화 등에 의해 산화막을 형성한 후에, 그 산화막을 열분해, 열에칭 등에 의해 제거함에 의한 세정을 채용할 수 있다. 한편 SiC 기판의 세정은 생략하더라도 좋다.
이에 따라, 도 3에 도시하는 SiC 기판(2)을 준비할 수 있다. 이러한 SiC 기판(2)으로서, 예컨대 도전형이 n 형이고, 저항이 0.02 Ωcm인 기판을 이용한다.
이어서, 도 2 및 도 3에 도시하는 바와 같이, SiC 기판(2) 상에, 기상 성장법, 액상 성장법 등에 의해 에피택셜층을 형성한다(단계 S2). 본 실시형태에서는 예컨대 다음과 같이 에피택셜층을 형성한다.
우선, 도 3에 도시하는 바와 같이, SiC 기판(2) 상에 버퍼층(121)을 형성한다. 버퍼층(121)은, 예컨대 도전형이 n형인 SiC를 포함하며, 예컨대 두께가 0.5 μm인 에피택셜층이다. 또한 버퍼층(121)에 있어서의 n형의 도전성 불순물의 농도는 예컨대 5×1017 cm-3이다. 그 후, 버퍼층(121) 상에 드리프트층(122)을 형성한다. 드리프트층(122)으로서, 기상 성장법, 액상 성장법 등에 의해, 도전형이 n형인 SiC를 포함하는 층을 형성한다. 드리프트층(122)의 두께는 예컨대 10 ㎛이다. 또한 드리프트층(122)에서의 n형의 도전성 불순물의 농도는 예컨대 5×1015 cm-3이다.
이어서, 에피택셜층에 불순물을 주입한다(단계 S3). 본 실시형태에서는, 도 4에 도시하는 p 보디 영역(123)과, n+ 소스 영역(124)과, p+ 영역(125)을 다음과 같이 형성한다. 우선 도전형이 p형인 불순물을 드리프트층(122)의 일부에 선택적으로 주입함으로써, 보디 영역(123)을 형성한다. 그 후, n형의 도전성 불순물을 정해진 영역에 선택적으로 주입함으로써 소스 영역(124)을 형성하고, 또한 도전형이 p형인 도전성 불순물을 정해진 영역에 선택적으로 주입함으로써 p+ 영역(125)을 형성한다. 한편 도전성 불순물의 선택적인 주입은, 예컨대 산화막을 포함하는 마스크를 이용하여 행하며, 주입 후에 제거된다.
전술한 이온 주입 공정(단계 S3)에 있어서, 각 주입 프로파일은, 후술하는 단계 S4에 있어서의 세정에 의해서 제거하는 두께를 고려한다. 즉, 세정하는 단계 S4에 있어서 에피택셜층의 제1 표면을 제거했을 때에, 상기 불순물 확산 영역이 원하는 배치가 되도록 이온 주입을 제어한다.
이러한 이온 주입하는 단계 S3 후, 활성화 어닐링 처리가 이루어지더라도 좋다. 예컨대, 아르곤 분위기 내에서, 가열 온도 1700℃에서 30분간의 어닐링이 행해진다.
이들 공정(단계 S1∼S3)에 의해, 도 4에 도시하는 바와 같이, SiC 기판(2)과, SiC 기판(2) 상에 형성되고, 또한 적어도 일부에 불순물이 주입된 제1 표면(120a)을 포함하는 에피택셜층(120)을 구비한 에피택셜 웨이퍼(100)를 준비할 수 있다. 본 실시형태에서는, 에피택셜층(120)의 제1 표면(120a)은 불순물의 종류 및 농도 중 적어도 한쪽이 다른 영역을 갖는다.
이어서, 도 2, 도 4 및 도 5에 도시하는 바와 같이, 에피택셜 웨이퍼(100)의 제1 표면(120a)을 세정함으로써, 제2 표면(120b)을 형성한다(단계 S4). 세정하는 방법은 특별히 한정되지 않지만, 예컨대 수소 가스를 포함하는 가스를 이용하여 드라이 에칭(H 에칭)하는 방법, 산화막을 형성하고, 또 이 산화막을 제거하는 방법 등을 채용할 수 있으며, H 에칭을 채용하는 것이 바람직하다.
H 에칭에 의한 세정은, 에피택셜층(120)의 제1 표면(120a)이 수소 가스에 의해 드라이 에칭되어, 제1 표면(120a)에 부착되어 있는 불순물, 파티클 등을 제1 표면(120a)과 함께 제거한다. 에피택셜 웨이퍼(100)에 있어서, 제1 표면(120a)을 제거함으로써 도 5에 도시하는 청정한 제2 표면(120b)을 형성할 수 있다.
H 에칭은 1300℃ 이상 1650℃ 이하의 온도 범위에서 행하는 것이 바람직하다. H 에칭을 1300℃ 이상의 온도에서 행함으로써, 에칭률을 높일 수 있고, 1650℃ 이하의 온도에서 행함으로써, 에칭률이 지나치게 높아지는 것을 억제할 수 있기 때문에, 에칭량을 용이하게 제어할 수 있다. 따라서, H 에칭의 온도 조건을 1300℃ 이상 1650℃ 이하로 조정함으로써, 적합한 에칭률로 제어할 수 있기 때문에, 정밀도를 높여 제1 표면(120a)을 H 에칭할 수 있으므로, 제조하는 SiC 반도체 장치로서의 MOSET(101)(도 9 참조)의 품질을 보다 높일 수 있다. 이러한 온도 설정은, 예컨대 H 에칭 장치 내에 배치된 에피택셜 웨이퍼(100)를 1300℃ 이상 1650℃ 이하로 가열하거나, 1300℃ 이상 1650℃ 이하의 에칭용 가스(이하, 「에칭 가스」라고도 함)를 제조 장치(10)의 세정부(11) 내에 도입하거나, 또는 제조 장치(10)의 세정부(11) 안을 1300℃ 이상 1650℃ 이하로 유지함으로써 가능하게 된다. 또, 이들을 조합시키더라도 좋다.
또한, H 에칭시의 수소 가스의 유량은 특별히 제한되지 않지만, 수백 slm(standard liter per minute) 정도인 것이 바람직하다. H 에칭시의 압력은 수십 hPa∼수백 hPa 정도인 것이 바람직하다. 이 경우, 바람직한 속도로 H 에칭을 실시하는 것이 가능하게 된다.
또한, 에칭 가스로서, 수소 가스만을 이용하더라도 좋고, 수소 가스와 다른 가스와의 혼합 가스를 이용하더라도 좋다. 특히, 수소 가스에 염화수소(HCl) 가스를 혼합한 혼합 가스를 이용하는 것이 바람직하다. 이러한 혼합 가스를 이용함으로써, 에칭률을 크게 할 수 있다. 혼합 가스 내의 염화수소 가스의 함유율이 지나치게 높으면, 에칭률이 지나치게 커져, 에칭의 제어가 곤란하게 되기 때문에, 혼합 가스 내의 염화수소 가스의 함유율은 10% 이하인 것이 바람직하고, 염화수소 가스와 수소 가스로 이루어지는 혼합 가스 내의 염화수소 가스의 함유율(염화수소 가스/(염화수소 가스+수소 가스)×100)이 10% 이하인 것이 보다 바람직하다.
또한, 수소 가스에 탄화수소 가스를 혼합한 혼합 가스를 이용하더라도 좋다. 이러한 혼합 가스를 이용함으로써, 에피택셜 웨이퍼(100)의 표면 모폴로지를 양호하게 하면서 에칭할 수 있어, 표면 상태가 양호한 제2 표면(120b)을 형성할 수 있다. 탄화수소로서는, 알칸, 알켄 등의 저급 탄화수소를 이용할 수 있으며, 예컨대, 아세틸렌(C2H2)이나 프로판(C3H8) 등을 이용할 수 있다. 이러한 탄화수소 가스는, Si의 액적이 생기는 것을 억제하는 효과를 효과적으로 발휘하기 위해서, 1000 ppm 이하로 혼합시키는 것이 바람직하다. 또한, 수소 가스, 염화수소 가스 및 탄화수소 가스를 혼합한 혼합 가스를 에칭 가스로 하여도 좋다.
H 에칭을 행하는 경우에는, 도 1에 도시하는 제조 장치(10)를 이용함으로써, 제2 표면(120b)을 형성하는 공정(단계 S4) 후에, 액상을 이용한 세정을 하지 않고, 후술하는 Si를 포함하는 막(128)을 형성하는 단계 S5를 실시할 수 있다. 이에 따라, 액상을 이용한 세정에 기인하는 불순물(특히 중금속 이온, 알칼리 이온)의 부착을 억제할 수 있다. 한편, 액상을 이용한 세정이란, SiC 반도체로서의 에피택셜 웨이퍼를 액상 속에서 세정하는 것을 의미하며, 의도하지 않는 기상 성분을 포함하고 있더라도 좋다.
산화막을 형성하고, 또 이 산화막을 제거하는 방법은, 제1 표면(120a)에 산화막을 형성함으로써, 제1 표면(120a)에 부착되어 있었던 불순물, 파티클 등을 산화막에 취입시키고, 이 산화막을 제거함으로써, 제1 표면(120a)에 부착되어 있었던 불순물, 파티클 등을 제거할 수 있다. 이에 따라, 청정한 제2 표면(120b)을 형성할 수 있다.
제1 표면(120a)을 산화시키는 방법은 특별히 한정되지 않지만, 예컨대 O를 포함하는 용액, O 가스를 포함하는 분위기에서의 열산화, O 플라즈마 등을 이용할 수 있다.
O를 포함하는 용액이란, 산소(O)를 포함하는 용액을 의미하며, 예컨대 오존수를 들 수 있다. SiC가 안정된 화합물임을 고려하면, 예컨대 30 ppm 이상의 농도를 갖는 오존수를 이용하는 것이 바람직하다. 이 경우, 오존의 분해를 억제할 수 있고, 에피택셜 웨이퍼(100)의 제1 표면(120a)과 오존과의 반응 속도를 높일 수 있기 때문에, 제1 표면(120a)에 산화막을 용이하게 형성할 수 있다.
또한, O 가스란, 산소를 포함하는 가스를 의미하며, O 가스를 포함하는 분위기에서의 열산화는, SiC가 안정된 화합물임을 고려하면, 예컨대 700℃ 이상 온도의 드라이 분위기에서 행하는 것이 바람직하다. 한편, 드라이 분위기란, 기상 내에서 산화막을 형성하는 것을 의미하며, 의도하지 않는 액상 성분을 포함하고 있더라도 좋다.
또한, O 플라즈마란, 산소를 포함하는 가스로부터 생성되는 플라즈마를 의미하며, 예컨대 산소 가스(O2)를 플라즈마 발생 장치에 공급함으로써 발생시킬 수 있다. 「O 플라즈마에 의해 산화막을 형성한다」란, 산소를 포함하는 가스를 이용한 플라즈마에 의해 산화막을 형성하는 것을 의미한다. 다시 말해서, 산소를 포함하는 가스로부터 생성되는 플라즈마에 의해서 처리됨으로써, 산화막을 형성하는 것을 의미한다.
제1 표면(120a)에 형성한 산화막을 제거하는 방법은 특별히 한정되지 않지만, 예컨대 웨트 에칭, 드라이 에칭, 열분해, F 플라즈마 등을 이용할 수 있다.
웨트 에칭은 예컨대 HF, NH4F(불화암모늄) 등의 용액을 이용하여 산화막을 제거한다.
드라이 에칭은, 1000℃ 이상 SiC의 승화 온도 이하에서, 수소 가스 및 염화수소 가스 중 적어도 한쪽의 가스를 이용하여, 산화막을 제거하는 것이 바람직하다. 1000℃ 이상의 수소 가스 및 염화수소 가스는 산화막을 환원하는 효과가 높다. 산화막이 SiOx인 경우, 수소 가스는 SiOx를 H2O와 SiHy로 분해하고, 염화수소 가스는 SiOx를 H2O와 SiClz로 분해한다. SiC의 승화 온도 이하로 함으로써, 에피택셜 웨이퍼(100)의 열화를 억제할 수 있다. 또한, 드라이 에칭은, 반응을 촉진할 수 있다는 관점에서, 감압 하에서 행하는 것이 바람직하다.
열분해는, 산소를 포함하지 않는 분위기에서 1200℃ 이상 SiC의 승화 온도 이하에서, 산화막을 열분해하는 것이 바람직하다. 1200℃ 이상의 산소를 포함하지 않는 분위기에서 에피택셜 웨이퍼(100)의 제1 표면(120a)에 형성된 산화막을 가열하면, 산화막을 용이하게 열분해할 수 있다. SiC의 승화 온도 이하로 함으로써, 에피택셜 웨이퍼(100)의 열화를 억제할 수 있다. 또한, 열분해는, 반응을 촉진할 수 있다는 관점에서, 감압 하에서 행하는 것이 바람직하다.
F 플라즈마란, 불소(F)를 포함하는 가스로부터 생성되는 플라즈마를 의미하며, 예컨대 사불화탄소 가스(CF4), 삼불화메탄 가스(CHF3), 프레온 가스(C2F6), 육불화유황 가스(SF6), 삼불화질소 가스(NF3), 이불화크세논 가스(XeF2), 불소 가스(F2) 및 삼불화염소 가스(ClF3)의 단독 가스 혹은 혼합 가스를 플라즈마 발생 장치에 공급함으로써 발생시킬 수 있다. 「F 플라즈마에 의해 산화막을 제거한다」란, 불소를 포함하는 가스를 이용한 플라즈마에 의해 산화막을 제거하는 것을 의미한다. 다시 말해서, 불소를 포함하는 가스로부터 생성되는 플라즈마에 의해서 처리됨으로써, 산화막을 제거하는 것을 의미한다.
이 단계 S4에 있어서, 제1 표면(120a)에 부착된 불순물, 파티클을 제거한다고 하는 관점에서는, H 에칭에 의한 세정인 경우의 에칭 깊이(제1 표면(120a)에서 SiC 기판(2)으로 향한 방향의 에칭량), 및 산화막의 형성 및 제거에 의한 세정인 경우에 형성하는 산화막의 두께(제1 표면(120a)에서 SiC 기판(2)으로 향한 방향의 두께)는, 예컨대 1 분자층 이상 10 nm 이하이다. 이에 따라, 제1 표면(120a)에 부착되어 있는 불순물, 파티클 등을 제거하여, 청정화된 제2 표면(120b)을 형성할 수 있다.
에피택셜 웨이퍼(100)에 이온 주입이나 활성화 어닐링 처리 등에 의해 제1 표면(120a)이 손상을 받은 경우에는, 제1 표면(120a)에 형성된 손상층을 제거하는 것이 바람직하다. 이 관점에서는, H 에칭에 의한 세정인 경우의 에칭 깊이, 및 산화막의 형성(희생 산화막 형성 공정) 및 제거(희생 산화막 제거 공정)에 의한 세정의 경우의 산화막(희생 산화막)의 두께는, 예컨대 10 nm보다 크고 500 nm 이하이다. 이에 따라, 제1 표면(120a)에 부착되어 있는 불순물, 파티클 등을 제거하고, 손상된 영역을 제거할 수 있으므로, 표면 특성이 양호한 제2 표면(120b)을 형성할 수 있다.
이어서, 도 1을 참조하여, 세정부(11)에서 제2 표면(120b)을 형성한 에피택셜 웨이퍼(100)를 제1 형성부(12)로 반송한다. 이때, 에피택셜 웨이퍼(100)는 대기가 차단된 분위기인 제1 접속부(14) 내에서 반송된다. 다시 말해서, 제2 표면(120b)을 형성하는 단계 S4와 Si를 포함하는 막(128)을 형성하는 단계 S5와의 사이에서는, 에피택셜 웨이퍼(100)는 대기가 차단된 분위기 내에 배치된다. 이에 따라, 청정화된 제2 표면(120b)이 형성된 후에, 제2 표면(120b)에 대기에 포함되는 불순물이 부착되는 것을 억제할 수 있다.
이어서, 도 2 및 도 6에 도시하는 바와 같이, 에피택셜 웨이퍼(100)의 세정 후의 제2 표면(120b) 상에 Si를 포함하는 막(128)을 형성한다(단계 S5). 제2 표면(120b)은 청정화되어 있기 때문에, 이 위에 형성하는 막(128)의 청정도를 향상시킬 수 있다. 또한, 막(128)은 제2 표면(120b) 상에 형성하기 때문에, 제2 표면(120b)에 형성된 불순물의 종류, 농도 등의 영향을 저감시킬 수 있으므로, 품질의 균일성을 향상시킨 막(128)을 형성할 수 있다.
제2 표면(120b) 상에 Si를 포함하는 막(128)을 형성하는 방법은 특별히 한정되지 않고, 예컨대 공지된 에피택셜 성장법을 이용할 수 있으며, CVD법을 이용하는 것이 바람직하다. CVD법을 이용하는 경우, 제2 표면(120b) 위에서부터 막(128)을 쌓기 때문에, 베이스인 에피택셜 웨이퍼(100)의 제2 표면(120b)에 있어서의 불순물의 종류, 농도 등의 도핑된 상태의 영향을 보다 저감시킬 수 있다.
이 단계 S5에 있어서, 막(128)으로서는, Si막 또는 SiC막을 형성하는 것이 바람직하다. Si막은, 예컨대 Si를 주성분으로 하고, 나머지가 불가피적 불순물로 이루어진다. SiC막은, 예컨대 SiC을 주성분으로 하고, 나머지가 불가피적 불순물로 이루어진다. 막(128)으로서, Si막을 형성하는 경우에는, 에피택셜 웨이퍼(100)와 게이트 산화막(126)과의 계면 및 게이트 산화막(126) 속에 C가 존재하는 것을 억제할 수 있기 때문에, 제조하는 MOSFET(101)(도 9)의 품질을 보다 높일 수 있다. 막(128)이 SiC인 경우, 베이스인 에피택셜층(120)과 형성되는 막(128)과의 결정이 같기(즉, 에피택셜층(120)과 막(128)의 격자 정수가 같기) 때문에, 막(128)을 용이하게 형성할 수 있다.
이 단계 S5에서는, 후술하는 단계 S6에 있어서 형성하는 게이트 산화막(126)(도 7 참조)의 두께를 결정하여, 막(128)을 전부 산화시켰을 때(막(128) 아래의 에피택셜층(120)을 산화시키지 않고서)에, 결정된 게이트 산화막(126)의 두께가 되도록, 막(128)의 두께를 제어하는 것이 바람직하다. 즉, 막(128)을 전부 산화시켜 이루어지는 게이트 산화막(126)의 두께에 따라서, 형성되는 막(128)의 두께를 결정하는 것이 바람직하다. 막(128)이 산화되어 게이트 산화막(126)으로 될 때에, 산소를 취입함에 의해 막 두께의 증가가 생기는 것을 고려하여, 막(128)의 두께를 계산 등에 의해 제어함으로써 실현할 수 있다.
이러한 막(128)의 두께로서, 예컨대 막(128)이 Si막인 경우, 막(128)의 두께는, 형성하는 게이트 산화막(126)(도 7 참조)의 두께의 0.44배 정도이다. 즉, 이 단계 S5에서는, 단계 S6에서 형성하는 게이트 산화막(126)의 두께에 대하여 0.44배 정도의 두께를 갖는 Si막을 막(128)으로서 형성한다. 이와 같이 막(128)의 두께를 설계함으로써, 막(128)이 산화되어 게이트 산화막으로 될 때에 산소를 취입함에 의한 막 두께의 증가가 생기더라도, 게이트 산화막(126)의 두께를 설계 두께로 할 수 있다.
이어서, 도 1을 참조하여, 제1 형성부(12)에서 Si를 포함하는 막(128)을 형성한 에피택셜 웨이퍼(100)를 제2 형성부(13)로 반송한다. 이때, 에피택셜 웨이퍼(100)는 대기가 차단된 분위기인 제2 접속부(15) 내에서 반송된다. 다시 말해서, 막(128)을 형성하는 단계 S5와 게이트 산화막(126)을 형성하는 단계 S6과의 사이에서는, 에피택셜 웨이퍼(100)는 대기가 차단된 분위기 내에 배치된다. 이에 따라, 대기에 포함되는 불순물이 막(128)에 부착되는 것을 억제할 수 있다.
도 2 및 도 7에 도시하는 바와 같이, 막(128)을 산화함으로써, SiC 반도체 장치를 구성하는 산화막으로서의 게이트 산화막(126)을 형성한다(단계 S6). 게이트 산화막(126)은 산화규소(SiOx)이다.
막(128)을 산화시키는 방법은 특별히 한정되지 않지만, 예컨대 드라이 산화, 웨트 산화 등의 산소를 포함하는 분위기에서 실시하며, 드라이 산화인 것이 바람직하다. 드라이 산화의 조건은, 예컨대 가열 온도가 1200℃이고, 또한 가열 시간이 30분이다. 이러한 산화는, 예컨대 막(128)을 형성하는 단계 S5 후에, 산화로에 투입하여, 가열 온도 및 가열 시간을 조정함으로써 가능하게 된다.
이 단계 S6에서는, 단계 S5에서 형성한 막(128)을 전부 산화시킴으로써 게이트 산화막(126)을 형성하는 것이 바람직하다. 이에 따라, 잔류하는 막(128)을 저감시킬 수 있다. 또한, 단계 S6에서는, 단계 S5에서 형성한 막(128)만을 산화시킴으로써(에피택셜 웨이퍼(100)를 산화시키지 않고서) 게이트 산화막(126)을 형성하는 것이 보다 바람직하다. 이 경우, 단계 S3에서 이온 주입된 에피택셜 웨이퍼(100)의 불순물을 포함하지 않도록 게이트 산화막(126)을 형성할 수 있기 때문에, 게이트 산화막(126)의 품질을 높일 수 있다. 또한, 에피택셜층(120)의 이온 주입 프로파일에 미치는 영향을 저감시킬 수 있다.
이어서, 도 2에 도시하는 바와 같이, 게이트 산화막(126)을 어닐링 처리한다(단계 S7). 이 단계 S7에서는, 예컨대, 게이트 산화막(126)에 대하여, 질화 처리 및 불활성 가스 어닐링 처리 중 적어도 한쪽을 행할 수 있다.
질화 처리는 질소를 포함하는 분위기에서 열처리한다. 질화 처리로서는, 예컨대, 일산화질소(NO) 분위기 내 또는 이질화산소(N2O) 분위기 내에서, 가열 온도 1200℃에서 120분간의 어닐링을 행할 수 있다. 이에 따라, 에피택셜층(120)과 게이트 산화막(126)과의 계면을 포함하는 영역에, 그 영역에 인접하는 영역에 비해서 질소 농도가 높은 질소 고농도 영역(도시하지 않음)이 형성된다.
불활성 가스 어닐링 처리는 불활성 가스를 포함하는 분위기에서 열처리한다. 불활성 가스 어닐링 처리로서는, 예컨대, 아르곤(Ar) 등의 불활성 가스 분위기 내에서, 가열 온도 1100℃에서 60분간의 어닐링을 행할 수 있다.
상기 질화 처리 및 불활성 가스 어닐링 처리를 행한 경우, MOSFET(101)에 있어서, 높은 채널 이동도의 재현성을 향상시킬 수 있다. 한편, 질화 처리 및 불활성 가스 어닐링 처리 중 어느 하나만을 행하더라도 좋으며, 단계 S7은 생략되더라도 좋다. 질화 처리 및 불활성 가스 어닐링 처리를 행하는 경우에는, 질화 처리 후에, 불활성 가스 어닐링 처리를 행하는 것이 바람직하다.
이 어닐링 처리(단계 S7) 후, 유기 세정, 산 세정, RCA 세정 등의 표면 세정화를 더 행하더라도 좋다.
이어서, 도 2, 도 8 및 도 9에 도시하는 바와 같이, 게이트 산화막(126)이 형성된 에피택셜 웨이퍼에 대하여, 전극을 형성한다(단계 S8).
구체적으로는, 우선 도 8에 도시하는 소스 전극(111)을 다음과 같이 형성한다. 구체적으로는, 게이트 산화막(126) 상에, 포토리소그래피법을 이용하여, 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 이용하여, 게이트 산화막(126) 중 n+ 소스 영역(124) 및 p+ 영역(125) 상에 위치하는 부분을 에칭에 의해 제거한다. 이에 따라 게이트 산화막(126)에 개구부를 형성한다. 예컨대 증착법에 의해, 이 개구부에 있어서 n+ 소스 영역(124) 및 p+ 영역(125)의 각각과 접촉하도록 도전체막을 형성한다. 이어서 레지스트막을 제거함으로써, 상기 도체막 중의 레지스트막 상에 위치하고 있었던 부분의 제거(리프트 오프)가 이루어진다. 이 도체막은 금속막이라도 좋으며, 예컨대 니켈(Ni)로 이루어진다. 이 리프트 오프 결과, 소스 전극(111)이 형성된다.
한편, 여기서 얼로이화를 위한 열처리가 이루어지는 것이 바람직하다. 예컨대, 불활성 가스인 아르곤(Ar) 가스 분위기 내, 가열 온도 950℃에서 2분간의 열처리가 행해진다.
그 후, 도 9에 도시하는 바와 같이, 예컨대 증착법에 의해, 소스 전극(111) 상에 상부 소스 전극(127)을 형성한다. 또한, 예컨대 증착법에 의해, SiC 기판(2)의 이면 상에 드레인 전극(112)을 형성한다.
또한 게이트 전극(110)을 예컨대 다음과 같이 형성한다. 미리 게이트 산화막(126) 상의 영역에 위치하는 개구 패턴을 갖는 레지스트막을 형성하고, 이 레지스트막의 전체면을 덮도록 게이트 전극을 구성하는 도전체막을 형성한다. 그리고, 레지스트막을 제거함으로써, 게이트 전극으로 되어야 하는 도전체막 부분 이외의 도전체막을 제거(리프트 오프)한다. 이 결과, 도 9에 도시하는 바와 같이, 게이트 산화막(126) 상에 게이트 전극(110)을 형성할 수 있다.
또, 단계 S3 후에 필요에 따라서, 약액을 이용한 웨트 세정 공정, 순수 린스 공정, 건조 공정 등을 추가적으로 실시하더라도 좋다. 약액은, 예컨대 황산과 과산화수소수를 포함하는 SPM을 들 수 있다. 단계 S4 전에 SPM로 세정하는 경우에는 유기물을 제거할 수도 있다. 또한, 단계 S4 전에 RCA 세정 등을 행하더라도 좋다.
이상 설명한 바와 같이, 본 실시형태에서의 SiC 반도체 장치의 일례인 MOSFET(101)의 제조 방법은, 적어도 일부에 불순물이 주입된 제1 표면(120a)을 포함하는 SiC 반도체로서의 에피택셜 웨이퍼(100)를 준비하는 공정(단계 S1∼S3)과, 에피택셜 웨이퍼(100)의 제1 표면(120a)을 세정함으로써, 제2 표면(120b)을 형성하는 공정(단계 S4)과, 제2 표면(120b) 상에 Si를 포함하는 막(128)을 형성하는 공정(단계 S5)과, Si를 포함하는 막(128)을 산화시킴으로써, SiC 반도체 장치로서의 MOSFET(101)를 구성하는 산화막으로서의 게이트 산화막(126)을 형성하는 공정(단계 S7)을 포함하고 있다.
본 실시형태에 있어서의 MOSFET(101)의 제조 방법에 따르면, 에피택셜 웨이퍼(100)의 제2 표면(120b) 상에 Si를 포함하는 막(128)을 형성하기 때문에, 제2 표면(120b)이 다른 도핑 농도 및 다른 종류의 도펀트 영역을 갖고 있더라도, Si를 포함하는 막(128)의 막질에 대해서 제2 표면(120b)의 영향을 저감시킬 수 있다. 즉, 이온 주입의 유무, 불순물의 도핑량, 종류 등에 따라 제2 표면(120b)의 상태가 균일하지 않은 경우라도, 막(128)의 품질이 제2 표면(120b)에 의존되기 어렵다. 이 때문에, Si를 포함하는 막(128)의 막질의 균일화를 높일 수 있다. 막질의 균일화를 높인 Si를 포함하는 막(128)을 산화시키면, Si를 포함하는 막(128)의 면내의 각 위치에 있어서, 깊이 방향의 산화율의 변동 및 막질의 변동을 저감시킬 수 있다. 즉, Si를 포함하는 막(128)을 형성하지 않고서 에피택셜 웨이퍼(100)의 제2 표면(120b)을 직접 열산화한 경우와 비교하여, 본 실시형태의 제조 방법은 산화되기 쉬운 영역과 산화되기 어려운 영역의 차를 저감시킬 수 있다. 이 때문에, 게이트 산화막(126)의 품질을 향상시킬 수 있다.
또한 에피택셜 웨이퍼(100)의 제1 표면(120a)을 세정하여 형성되는 제2 표면(120b) 상에, Si를 포함하는 막(128)을 형성하기 때문에, 막(128)의 청정화를 높일 수도 있다. 이 때문에, 이 막(128) 상에 형성하는 게이트 산화막(126)의 청정화도 높일 수 있다. 상세하게는, 에피택셜 웨이퍼(100)와 게이트 산화막(126)과의 계면에 존재하는 불순물, 파티클 등을 저감시킬 수 있다. 또한, 게이트 산화막(126) 속에 존재하는 불순물, 파티클 등도 저감시킬 수 있어, 게이트 산화막(126)의 막질도 향상시킬 수 있다. 따라서, 이 게이트 산화막(126)을 갖는 MOSFET(102)의 역방향 전압 인가시의 내압을 향상시킬 수 있고, 순방향 전압 인가시의 동작의 안정성 및 장기간 신뢰성을 향상시킬 수 있다.
따라서, 청정한 제2 표면(120b) 상에, 균일한 Si를 포함하는 막(128)을 형성하고, 이 막(128)을 산화시킴으로써, 막질이 균일하고, 또한 청정한 게이트 산화막(126)을 형성할 수 있기 때문에, 성능을 향상시킬 수 있는 MOSFET(101)를 제조할 수 있다.
본 실시형태에서의 SiC 반도체 장치의 일례인 MOSFET(101)의 제조 방법에 있어서 바람직하게는, 세정하는 단계 S4에 있어서 수소 가스를 포함하는 가스를 이용하여 드라이 에칭한다.
단계 S4에 있어서 에피택셜 웨이퍼(100)의 제1 표면(120a)을 H 에칭함으로써, 제1 표면(120a)을 제거할 수 있다. 제1 표면(120a)에 부착되어 있었던 불순물, 파티클 등을 제1 표면(120a)과 함께 제거함으로써, 제2 표면(120b)을 보다 청정화를 높여 형성할 수 있다. 더욱이, Si에서는 손상이 생기는 H 에칭을 이용하더라도, SiC는 안정적인 화합물이기 때문에, 에피택셜 웨이퍼(100)의 손상은 적다. 이 때문에, 표면 특성이 양호한 제2 표면(120b)을 형성할 수 있다. 따라서, 품질을 보다 향상시킨 SiC 반도체 장치를 제조할 수 있다.
본 실시형태에서의 SiC 반도체 장치의 일례인 MOSFET(101)의 제조 방법에 있어서 바람직하게는, 세정하는 공정(단계 S4)에서는 H 에칭을 행하고, 제2 표면(120b)을 형성하는 공정(단계 S4) 후에, 액상을 이용한 세정을 하지 않고서, 막(128)을 형성하는 공정(단계 S5)을 실시한다.
본 발명자는, 예의 검토를 거듭한 바, 액상을 이용하여 에피택셜 웨이퍼(100)를 세정한 경우, 에피택셜 웨이퍼(100)의 세정이 불충분할 뿐만 아니라, 오히려 액상에 기인한 불순물을 부착시켜 버리는 것을 알아냈다. 이 때문에, 제2 표면(120b)을 형성한 후에, 액상을 이용한 세정을 하지 않고서, 막(128)을 형성함으로써, 액상을 이용한 세정에 기인하는 알칼리 이온, 중금속 이온 등의 불순물의 부착을 막을 수 있다. 알칼리 이온, 중금속 이온 등을 저감시킴으로써, 보다 고품질의 MOSFET(101)를 제조할 수 있다.
또한, 상기 특허문헌 1에 개시된 희생 산화 및 희생 산화막 제거 공정에 있어서 액상을 이용한 경우에는, 15시간 정도의 세정 시간을 필요로 하고 있었지만, 액상을 이용한 세정을 포함하지 않는 H 에칭에서는, 4시간 정도로 에피택셜 웨이퍼(100)의 제1 표면(120a)을 청정화할 수 있다. 따라서, 본 실시형태에 따른 SiC 반도체 장치의 제조 방법에 있어서, H 에칭에 의한 세정(단계 S2)과 막(128)의 형성(단계 S5) 사이에, 액상을 이용한 세정이나, 희생 산화 및 희생 산화막 제거를 행하지 않음으로써, SiC 반도체 장치의 제조 시간을 단축시킬 수 있다.
한편, 「제2 표면(120b)을 형성하는 공정(단계 S4) 후에, 액상을 이용한 세정을 하지 않고서, Si를 포함하는 막(128)을 형성하는 공정(단계 S5)을 실시한다」란, 단계 S4와 단계 S5 사이에 액상을 이용한 세정을 포함하지 않음을 의미하고, 단계 S4와 단계 S5 사이가 단속적으로 이루어지더라도(시간이 경과하고 있더라도) 좋다. 또한, 단계 S4와 단계 S5를 연속적으로 행하더라도 좋다.
본 실시형태에서는, SiC 반도체 장치로서 MOSFET의 제조 방법을 예로 들어 설명했지만, 본 발명은, 적어도 일부에 불순물이 주입된 제1 표면(120a)을 포함하는 SiC 에피택셜 웨이퍼를 세정하고, 제1 표면(120a)을 세정함으로써 얻어지는 제2 표면(120b)에 형성되는 Si를 포함하는 막(128)을 산화시켜 얻어지는 산화막을 구성으로서 구비하는(SiC 반도체 장치로서 남는 산화막을 구비하는) SiC 반도체 장치의 제조 방법에 적용할 수 있다. 본 발명은, 예컨대 MOSFET이나 IGBT(Insulated Gate Bipolar Transistor : 절연 게이트 바이폴라 트랜지스터) 등의 절연 게이트형 전계 효과부를 갖는 SiC 반도체 장치나, JFET(Junction Field-Effect Transistor : 접합 전계 효과 트랜지스터) 등의 산화막을 갖춘 SiC 반도체 장치 전반에 적용할 수 있다.
실시예
본 실시예에서는, SiC 반도체로서, 도 10에 도시하는 에피택셜 웨이퍼(130)를 이용하고, 에피택셜 웨이퍼(130)의 제1 표면(130a)을 H 에칭하여 청정화하는 것의 효과에 관해서 조사했다. 한편, 도 10은 실시예에 있어서의 시료 1∼3에서 이용하는 에피택셜 웨이퍼를 개략적으로 도시하는 단면도이다.
(시료 1)
구체적으로는, 우선, SiC 기판(2)으로서, 4H-SiC 기판을 준비했다(단계 S1). 이어서, 에피택셜층(120)을 구성하는 층으로서, 10 ㎛의 두께를 가지며, 1×1016 cm-3의 불순물 농도를 갖는 n형 SiC층(131)을 CVD법에 의해 성장시켰다(단계 S2).
이어서, SiO2를 마스크로서 이용하여, 알루미늄(Al)을 p형 불순물로서 2×1016 cm-3의 도전성 불순물 농도를 갖는 p 보디 영역(123)을 형성하고, 또한, 인(P)을 n형 불순물로서 1×1019 cm-3의 도전성 불순물 농도를 갖는 n+ 소스 영역(124)을 형성했다. 또한, Al을 p형 불순물로서 1×1019 cm-3의 도전성 불순물 농도를 갖는 p+ 영역(125)을 형성했다(단계 S3). 한편, 각각의 이온 주입을 행한 후에는 마스크를 제거했다.
이어서, 활성화 어닐링 처리를 했다. 이 활성화 어닐링 처리로서는, Ar 가스(Ar2)를 분위기 가스로서 이용하고, 가열 온도 1700∼1800℃, 가열 시간 30분의 조건으로 했다. 이에 따라, 적어도 일부에 불순물이 주입된 제1 표면(130a)을 갖는 에피택셜 웨이퍼(130)를 준비했다.
이어서, 준비된 에피택셜 웨이퍼(100)의 제1 표면(130a)을 H 에칭에 의해서 제거했다(단계 S4). 구체적으로는, 에피택셜 웨이퍼(130)를 반응로 안에 수용하여, 에피택셜 웨이퍼(130)를 1300℃ 이상 1650℃ 이하로 제어된 적재대에서 가열하면서, 제1 표면(130a)을 H 에칭했다. H 에칭의 조건은, 반응로 내에 도입되는 수소 가스의 유량이 50∼200 slm이며, 로내 압력이 20∼150 hPa이고, 반응 시간은 1시간으로 했다.
(시료 2)
시료 2는 기본적으로는 시료 1과 마찬가지였지만, 단계 S2의 H 에칭을 행하지 않은 점에서 달랐다. 즉, 시료 2에서는, 단계 S1∼3에서 준비한 에피택셜 웨이퍼(130)에 대해서는 세정 처리를 행하지 않았다.
(시료 3)
시료 3은 기본적으로는 시료 1과 마찬가지였지만, 단계 S2에 있어서, H 에칭 대신에 액상을 이용하여 에피택셜 웨이퍼(130)의 제1 표면(130a)을 세정한 점에서 달랐다. 액상으로서, 황산:과산화수소수를 5:1의 체적비로 혼합한 혼합 용액 1과, 암모니아수:과산화수소수:순수를 1:1:5의 체적비로 혼합한 혼합 용액 2와, 염화수소(HCl):과산화수소(H2O2):순수를 1:1:6의 체적비로 혼합한 혼합 용액 3과, 10%의 불화수소(HF) 용액을 이용했다. 즉, 시료 3에서는, 준비한 에피택셜 웨이퍼(130)를 혼합 용액 1에 0.5시간 침지한 후, 혼합 용액 2에 10분간 침지하고, HF 용액에 10분간 침지하고, 혼합 용액 3에 10분간 침지하고, 혼합 용액 2에 10분간 침지하고, HF 용액에 10분간 침지하여, 약액 세정을 실시했다. 또, 약액 세정 후의 에피택셜 웨이퍼(130)는, Ar 건 또는 N2 건을 이용하여, Ar 가스 또는 N2 가스로 블로우함으로써 건조시켰다.
(표면의 불순물 측정)
시료 1∼3의 에피택셜 웨이퍼(130)의 표면을 TXRF(전반사 형광X선 분석법)에 제공했다. 한편, TXRF에 있어서, 여기원으로서 W(텅스텐)-Lβ선을 이용했다.
TXRF에 의해서 시료 1∼3의 에피택셜 웨이퍼(130)의 표면에 대해서 불순물을 측정했다. 시료 1에서의 H 에칭 후의 에피택셜 웨이퍼(130)의 표면은, H 에칭을 행하지 않은 시료 2의 표면과 비교하여, 불순물이 저감되고 있었다. 따라서, H 에칭 후의 에피택셜 웨이퍼(130)에 Si를 포함하는 막을 형성하고, 이 막을 산화시킴으로써 SiC 반도체 장치를 구성하는 산화막을 형성함으로써, 품질을 향상시킨 SiC 반도체 장치를 제조할 수 있음을 알 수 있다.
또한, 시료 3에서의 액상을 이용하여 세정한 후의 에피택셜 웨이퍼(130)의 표면은 시료 2보다도 불순물이 더욱 많아지고 있음을 알 수 있었다. 이 결과를 도 11 및 도 12에 도시한다.
도 11은 시료 2의 에피택셜 웨이퍼(130)의 표면을 TXRF로 측정한 결과를 도시하는 스펙트럼이며, 도 12는 시료 3의 세정 후의 에피택셜 웨이퍼(130)의 표면을 TXRF로 측정한 결과를 도시하는 스펙트럼이다. 도 11 및 도 12에 있어서, 횡축은 에너지 강도를, 종축은 스펙트럼 강도를 나타내고 있으며, 피크의 높이가 클수록 그것이 많이 검출되게 된다. 또한, 예컨대, 도 11 중에 기재되어 있는 「Cl, Ka」란, Cl-Kα선이 검출되었음을 나타내고, 다른 기재도 마찬가지이다. 또한, 에너지 강도가 9.67 eV 부근인 피크는 여기선원(勵起線源)인 W-Lβ선의 피크이다.
도 11 및 도 12를 비교하면, 시료 2에 있어서, 염소(Cl)만이 검출되고 있는 데 대하여, 시료 3에서는, Cl, 칼슘(Ca), 니켈(Ni) 및 철(Fe)이 검출되었다. 이에 따라, 에피택셜 웨이퍼(130)의 표면을 액상을 이용하여 세정한 경우, 표면이 청정화되지 않을 뿐만 아니라, 반대로 불순물이 부착되어 버리는 것을 알 수 있었다.
따라서, 시료 1에 있어서의 H 에칭 후의 에피택셜 웨이퍼(130)를 액상을 이용한 세정을 하지 않고서, Si를 포함하는 막을 형성하고, 이 막을 산화시켜 산화막을 형성하여, 이 산화막을 구성으로서 구비하는 반도체 장치를 제조하면, 보다 품질을 향상시켜 SiC 반도체 장치를 제조할 수 있음을 알 수 있었다.
이상과 같이 본 발명의 실시형태 및 실시예에 관해서 설명을 했지만, 각 실시형태 및 실시예의 특징을 적절하게 조합하는 것도 당초부터 예정하고 있다. 또한, 이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 전술한 실시형태 및 실시예가 아니라 청구범위에 의해서 나타내어지며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
2 : SiC 기판 10 : 제조 장치
11 : 세정부 12 : 제1 형성부
13 : 제2 형성부 14 : 제1 접속부
15 : 제2 접속부 100, 130 : 에피택셜 웨이퍼
120a, 130a : 제1 표면 120b : 제2 표면
101 : MOSFET 110 : 게이트 전극
111, 127 : 소스 전극 112 : 드레인 전극
120 : 에피택셜층 121 : 버퍼층
122 : 드리프트층 123 : 보디 영역
124 : 소스 영역 125 : p+ 영역
126 : 게이트 산화막 128 : 막
131 : SiC 층

Claims (4)

  1. 탄화규소 반도체 장치(101)를 제조하는 방법으로서,
    적어도 일부에 불순물이 주입된 제1 표면(120a)을 포함하는 탄화규소 반도체(100)를 준비하는 공정과,
    상기 탄화규소 반도체(100)의 상기 제1 표면(120a)을 세정함으로써, 제2 표면(120b)을 형성하는 공정과,
    상기 제2 표면(120b) 상에 규소를 포함하는 막(128)을 형성하는 공정과,
    상기 규소를 포함하는 막(128)을 산화시킴으로써, 상기 탄화규소 반도체 장치(101)를 구성하는 산화막(126)을 형성하는 공정을 포함한 탄화규소 반도체 장치(101)의 제조 방법.
  2. 제1항에 있어서, 상기 규소를 포함하는 막(128)은 탄화규소막인 것인 탄화규소 반도체 장치(101)의 제조 방법.
  3. 제1항에 있어서, 상기 규소를 포함하는 막(128)은 규소막인 것인 탄화규소 반도체 장치(101)의 제조 방법.
  4. 제1항에 있어서, 상기 규소를 포함하는 막(128)을 형성하는 공정은,
    상기 탄화규소 반도체 장치(101)를 구성하는 상기 산화막(126)의 두께를 결정하는 공정과,
    상기 규소를 포함하는 막(128)을 전부 산화시켰을 때에, 결정된 상기 산화막(126)의 두께가 되도록, 상기 규소를 포함하는 막(128)의 두께를 제어하는 공정을 포함하는 탄화규소 반도체 장치(101)의 제조 방법.
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