WO2017006594A1 - 炭化珪素半導体基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体基板および炭化珪素半導体装置の製造方法 Download PDF

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    • H01L29/1608—Silicon carbide

Definitions

  • the present disclosure relates to a silicon carbide semiconductor substrate and a silicon carbide semiconductor device.
  • This application claims priority based on Japanese Patent Application No. 2015-136889 filed on Jul. 8, 2015, and incorporates all the contents described in the aforementioned Japanese Patent Application.
  • a silicon carbide semiconductor device including a silicon carbide (SiC) layer as an operation layer includes an insulating film made of silicon dioxide (SiO 2 ) or a conductor such as metal on a semiconductor laminate (silicon carbide semiconductor substrate) including a silicon carbide layer. (See, for example, Patent Document 1).
  • a silicon carbide semiconductor substrate includes a silicon carbide substrate having a main surface, a first silicon carbide semiconductor layer disposed on the main surface, and a second silicon carbide semiconductor layer disposed on the first silicon carbide semiconductor layer.
  • the first silicon carbide semiconductor layer includes an n-type impurity having a first concentration.
  • the second silicon carbide semiconductor layer contains a second concentration of n-type impurities.
  • the third silicon carbide semiconductor layer includes a third concentration of n-type impurity.
  • the first concentration is higher than the second concentration.
  • the third concentration is higher than the second concentration.
  • FIG. 1 is a schematic cross sectional view showing an example of the structure of a silicon carbide semiconductor substrate.
  • FIG. 2 is a flowchart schematically showing an example of a method for manufacturing a silicon carbide semiconductor substrate and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • FIG. 3 is a first schematic cross-sectional view showing the MOSFET manufacturing process.
  • FIG. 4 is a second schematic cross-sectional view showing the MOSFET manufacturing process.
  • FIG. 5 is a third schematic cross-sectional view showing the MOSFET manufacturing process.
  • FIG. 6 is a fourth schematic cross-sectional view showing the manufacturing process of the MOSFET.
  • FIG. 7 is a fifth schematic cross-sectional view showing the MOSFET manufacturing process.
  • FIG. 1 is a schematic cross sectional view showing an example of the structure of a silicon carbide semiconductor substrate.
  • FIG. 2 is a flowchart schematically showing an example of a method for manufacturing a silicon carbide semiconductor substrate and a MO
  • FIG. 8 is a sixth schematic cross-sectional view showing the MOSFET manufacturing process.
  • FIG. 9 is a seventh schematic cross-sectional view showing the MOSFET manufacturing process.
  • FIG. 10 is an eighth schematic cross-sectional view showing the manufacturing process of the MOSFET.
  • FIG. 11 is a ninth schematic cross-sectional view showing the manufacturing process of the MOSFET.
  • silicon carbide semiconductor substrate 10 in the present embodiment includes a silicon carbide substrate 11, a buffer layer 18 as a first silicon carbide semiconductor layer, and a drift layer as a second silicon carbide semiconductor layer. 12 and a high-concentration n-type layer 19 as a third silicon carbide semiconductor layer.
  • Silicon carbide semiconductor substrate 10 has one main surface 10A and the other main surface 10B.
  • the other main surface 10 ⁇ / b> B is a main surface on which an oxide film is to be formed in the manufacture of a silicon carbide semiconductor device using silicon carbide semiconductor substrate 10.
  • the silicon carbide substrate 11 is made of silicon carbide (SiC). Silicon carbide constituting silicon carbide substrate 11 is, for example, hexagonal, for example, 4H—SiC having a 4H structure. Silicon carbide substrate 11 has an n-type conductivity by including an n-type impurity such as nitrogen (N). Silicon carbide substrate 11 has first main surface 11B and second main surface 11A opposite to first main surface 11B. First main surface 11 ⁇ / b> B is one main surface 10 ⁇ / b> A of silicon carbide semiconductor substrate 10. The second main surface 11A is, for example, a surface inclined by more than 0 ° and not more than 4 ° with respect to the (0001) plane.
  • silicon carbide substrate 11 has an off angle of more than 0 ° and 4 ° or less.
  • the inclination direction (off direction) of second main surface 11A is, for example, the ⁇ 11-20> direction.
  • the second main surface 11A may be a surface that is inclined more than 0 ° and not more than 4 ° with respect to the (000-1) plane, for example. That is, the second main surface 11A may be a surface that is inclined by more than 0 ° and not more than 4 ° with respect to the ⁇ 0001 ⁇ plane.
  • the eaves buffer layer 18 is an epi layer formed by epitaxial growth on the second main surface 11A.
  • the buffer layer 18 is made of SiC like the silicon carbide substrate 11.
  • Buffer layer 18 has an n-type conductivity by including an n-type impurity such as nitrogen (N).
  • the concentration of n-type impurities contained in buffer layer 18 is lower than the concentration of n-type impurities contained in silicon carbide substrate 11.
  • the thickness of the buffer layer 18 is, for example, not less than 0.5 ⁇ m and not more than 2 ⁇ m.
  • the drift layer 12 is an epi layer formed by epitaxial growth on the first main surface 18A of the buffer layer 18.
  • Drift layer 12 is made of SiC like silicon carbide substrate 11 and buffer layer 18.
  • Drift layer 12 has an n-type conductivity by containing an n-type impurity such as nitrogen (N).
  • the concentration of the n-type impurity contained in the buffer layer 18 is higher than the concentration of the n-type impurity contained in the drift layer 12.
  • the thickness of the drift layer 12 depends on the dielectric strength specification of the silicon carbide semiconductor device, but is, for example, 5 ⁇ m or more and 100 ⁇ m or less.
  • the high concentration n-type layer 19 is an epi layer directly formed on the first main surface 12A of the drift layer 12 by epitaxial growth.
  • High concentration n-type layer 19 is made of silicon carbide in the same manner as silicon carbide substrate 11, buffer layer 18, and drift layer 12.
  • High-concentration n-type layer 19 has an n-type conductivity by including an n-type impurity such as nitrogen (N).
  • the concentration of the n-type impurity contained in the high-concentration n-type layer 19 is higher than the concentration of the n-type impurity contained in the drift layer 12.
  • First main surface 19 ⁇ / b> A of high concentration n-type layer 19 is the other main surface 10 ⁇ / b> B of silicon carbide semiconductor substrate 10.
  • the thickness of the high concentration n-type layer 19 is, for example, not less than 20 nm and not more than 100 nm.
  • the other main surface 10 ⁇ / b> B of the silicon carbide semiconductor substrate 10 according to the present disclosure includes a high concentration n-type layer 19 having an n-type impurity concentration higher than that of the drift layer 12. Therefore, the depth of pits formed when the other main surface 10B is oxidized in a process such as sacrificial oxidation or gate oxidation can be reduced.
  • silicon carbide semiconductor substrate 10 includes a silicon carbide layer as an operation layer, and makes it possible to obtain a silicon carbide semiconductor device with high operation reliability.
  • the concentration of the n-type impurity contained in the high-concentration n-type layer 19 is preferably 1 ⁇ 10 19 cm ⁇ 3 or more. This is because the effect of reducing the pit depth is enhanced. Further, from the viewpoint of reducing the depth of the pit, it is more preferable to set it to 2 ⁇ 10 19 cm ⁇ 3 or more. Further, from the viewpoint of suppressing the occurrence of stacking faults, it is preferably 2 ⁇ 10 20 cm ⁇ 3 or less.
  • the concentration of the n-type impurity contained in the drift layer 12 may be 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the n-type impurity concentration is low, specifically, when the n-type impurity concentration is 1 ⁇ 10 16 cm ⁇ 3 or less, the pit depth tends to increase. Therefore, forming the high-concentration n-type layer 19 having a high n-type impurity concentration on the drift layer 12 having an n-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or less is effective in reducing the pit depth. It is. Further, the concentration of the n-type impurity contained in the drift layer 12 may be 7 ⁇ 10 15 cm ⁇ 3 or less. On the other hand, from the viewpoint of suppressing an increase in resistance value in the drift layer 12, it is preferably 2 ⁇ 10 14 cm ⁇ 3 or more.
  • the concentration of the n-type impurity contained in the buffer layer 18 is preferably more than 1 ⁇ 10 16 cm ⁇ 3 and not more than 1 ⁇ 10 19 cm ⁇ 3 . This is because it becomes easy to form second silicon carbide semiconductor layer 12 and high-concentration n-type layer 19 having excellent crystallinity.
  • the surface of high-concentration n-type layer 19 on the other main surface 10 ⁇ / b> B may be inclined more than 0 ° and 4 ° or less with respect to the (0001) plane. That is, the off angle may be greater than 0 ° and 4 ° or less.
  • the off angle with respect to the (0001) plane of the other main surface 10B is small, specifically, when the off angle is 4 ° or less, the depth of the pit tends to be large. Therefore, when the off angle is 4 ° or less, forming the high-concentration n-type layer 19 so as to include the other main surface 10B is effective in reducing the pit depth.
  • the surface of the high-concentration n-type layer 19 on the other main surface 10B may be inclined with respect to the (000-1) plane exceeding 0 ° and not more than 4 °. That is, the surface of the high-concentration n-type layer 19 of the other main surface 10B may be inclined more than 0 ° and 4 ° or less with respect to the ⁇ 0001 ⁇ plane. [2. Measuring method]
  • the concentration of n-type impurities contained in high-concentration n-type layer 19, drift layer 12, buffer layer 18 and silicon carbide substrate 11 is obtained by concentration profile measurement in the depth direction using, for example, SIMS (Secondary Ion Mass Spectrometry).
  • SIMS Single Ion Mass Spectrometry
  • silicon carbide semiconductor substrate 11 having a diameter of 150 mm for example, measured values at five points in a plane set as follows can be used as representative values.
  • the center of silicon carbide semiconductor substrate 11 is the first point.
  • a point that is 60 mm away from the first point in the peripheral direction is taken as a second point.
  • a position symmetrical to the second point with the first point as the center is defined as a third point.
  • the fourth point and the fifth point are 60 mm away from the first point in the peripheral direction, and the straight line connecting the fourth point and the fifth point passes through the first point, and is orthogonal to the straight line connecting the second point and the third point. Configured.
  • the film thickness can be measured using, for example, an FT-IR (Fourier Transform-InfraRed spectrometer) or a spectroscopic ellipsometer.
  • FT-IR Fastier Transform-InfraRed spectrometer
  • spectroscopic ellipsometer In order to manufacture silicon carbide semiconductor substrate 10, high-concentration n-type layer 19, drift layer 12, and buffer layer 18 were stacked by setting film formation conditions so that each layer had a desired film thickness. The film thickness in the state can be estimated.
  • a rough film thickness can be grasped by taking a concentration profile in the SIMS depth direction. That is, the magnitude relationship between the thickness of the drift layer 12 and the high-concentration n-type layer 19 and / or the magnitude relationship between the thickness of the drift layer 12 and the buffer layer 18 can be confirmed by SIMS.
  • the film thickness measurement position in silicon carbide semiconductor substrate 11 may be the same as the above-described concentration measurement position.
  • silicon carbide substrate 11 is prepared.
  • silicon carbide substrate 11 is prepared by slicing an ingot made of 4H—SiC containing an n-type impurity having a desired concentration.
  • Second main surface 11A of silicon carbide substrate 11 has an off angle of, for example, 4 ° with respect to the (0001) plane.
  • buffer layer 18 made of 4H—SiC is formed on second main surface 11A of silicon carbide substrate 11 by epitaxial growth.
  • the buffer layer 18 is formed by adding an impurity source gas for introducing an n-type impurity having a desired concentration to a source gas of Si (silicon) and C (carbon) constituting SiC.
  • Si silicon
  • C carbon
  • the buffer layer 18 is formed by adding an impurity source gas for introducing an n-type impurity having a desired concentration to a source gas of Si (silicon) and C (carbon) constituting SiC.
  • silane (SiH 4 ) is used as the Si source gas.
  • propane (C 3 H 8 ) is used as the C source gas.
  • Nitrogen (N) and / or ammonia (NH 3 ) is used as the impurity source gas.
  • Hydrogen (H) may be used as a carrier gas.
  • the drift layer 12 made of 4H—SiC is formed on the first main surface 18A of the buffer layer 18 by epitaxial growth.
  • the drift layer 12 can be formed by changing the amount of impurity source gas introduced in the same apparatus. More specifically, the drift layer 12 can be formed by reducing the amount of impurity source gas introduced in accordance with the desired n-type impurity concentration in the drift layer 12. It should be noted that film formation parameters typified by silane, propane and hydrogen flow rates, pressure in the apparatus, and the like may be changed as appropriate.
  • the high concentration n-type layer 19 made of 4H—SiC is formed on the first main surface 12A of the drift layer 12 by epitaxial growth.
  • the high concentration n-type layer can be formed by changing the amount of the impurity source gas introduced in the same apparatus. More specifically, the high-concentration n-type layer 19 can be formed by increasing the amount of impurity source gas introduced in accordance with the desired n-type impurity concentration in the high-concentration n-type layer 19. It should be noted that film formation parameters typified by silane, propane and hydrogen flow rates, pressure in the apparatus, and the like may be changed as appropriate.
  • silicon carbide semiconductor substrate 10 is manufactured through S10 and S20.
  • Buffer layer 18, drift layer 12, and high-concentration n-type layer 19 take over the off-angle of second main surface 11 ⁇ / b> A of silicon carbide substrate 11. Therefore, if the off angle of the second main surface 11A is 4 °, the off angle of the first main surface 19A of the high-concentration n-type layer 19 is 4 °. As the off angle of the first main surface 19A is smaller, the pit depth tends to increase.
  • a silicon carbide semiconductor device can be manufactured by forming an insulating film made of silicon dioxide or an electrode made of a conductor such as metal on the obtained silicon carbide semiconductor substrate 10. [4. Method for manufacturing MOSFET 1]
  • ion implantation is performed. Specifically, for example, ions to be p-type impurities (impurities that generate carriers of p-type conductivity) such as aluminum (Al) ions are implanted into drift layer 12. Thereby, a plurality of body regions 14 are formed at a desired interval in the region including the first main surface 12A in the drift layer 12 (see FIG. 3).
  • impurities that generate carriers of p-type conductivity such as aluminum (Al) ions
  • ions to be n-type impurities such as phosphorus (P) ions are implanted into a region shallower than the body region 14 so as to include the first main surface 12A. Thereby, a source region 15 is formed in each body region 14.
  • ions to be p-type impurities such as Al ions are implanted into the source region 15 so as to have a thickness equivalent to the thickness of the source region 15.
  • a contact region 16 is formed in each source region 15.
  • a region where none of the body region 14, the source region 15, and the contact region 16 is formed becomes the drift region 13 (see FIG. 3).
  • activation annealing is performed. Specifically, silicon carbide semiconductor substrate 10 on which body region 14, source region 15 and contact region 16 are formed is heated to a predetermined temperature. As a result, the impurities are activated and desired carriers are generated in the region where the impurities are implanted (see FIG. 3).
  • a sacrificial oxide film 29 is formed. Specifically, silicon carbide semiconductor substrate 10 shown in FIG. 3 is heated, for example, in an atmosphere containing oxygen. That is, silicon carbide semiconductor substrate 10 is oxidized. Thereby, a sacrificial oxide film 29 which is a thermal oxide film made of silicon dioxide is formed so as to cover the other main surface 10B. More specifically, at least a part of the region (surface layer region) including the first main surface 19A of the high-concentration n-type layer 19 is oxidized to become a sacrificial oxide film 29 (see FIG. 4).
  • the sacrificial oxide film 29 is removed. Specifically, the sacrificial oxide film 29 is removed by, for example, hydrofluoric acid. Thereby, an abnormal layer or the like near the formation on the other main surface 10B is removed in the previous step. Even after the end of S60, the high-concentration n-type layer 19 may remain (see FIG. 5).
  • the gate insulating film 20 is formed. Specifically, silicon carbide semiconductor substrate 10 is heated in an atmosphere containing oxygen, for example. Thereby, gate insulating film 20 which is a thermal oxide film made of silicon dioxide is formed so as to cover the other main surface 10B. More specifically, the high-concentration n-type layer 19 is oxidized to become the gate insulating film 20. By the formation of the gate insulating film 20, the high concentration n-type layer 19 disappears (see FIG. 6).
  • the gate electrode 30 is formed. Specifically, the gate electrode 30 made of polysilicon containing an appropriate amount of impurities is formed in contact with the gate insulating film 20 by LPCVD (Low Pressure, Chemical, Vapor, Deposition), for example (see FIGS. 6 and 7).
  • LPCVD Low Pressure, Chemical, Vapor, Deposition
  • the interlayer insulating film 40 is formed. Specifically, for example, an interlayer insulating film 40 made of silicon dioxide is formed by LPCVD so as to cover the gate electrode 30 and the gate insulating film 20.
  • the interlayer insulating film 40 can be formed using, for example, TEOS (Tetra Ethyl Ortho Silicate) as a raw material (see FIGS. 7 and 8).
  • a contact hole 40A is formed. Specifically, a contact hole 40A penetrating through the interlayer insulating film 40 and the gate insulating film 20 is formed. Specifically, the contact hole 40A can be formed by forming a mask layer having an opening in a region where the contact hole 40A is to be formed, and performing, for example, RIE (ReactiveacIon Eching) using the mask layer as a mask. . From contact hole 40A, first main surface 12A of drift layer 12 (more specifically, the surface of source region 15 and contact region 16) is exposed (see FIGS. 8 and 9).
  • a metal film is formed. Specifically, a metal film to be source electrode 60 so as to be in contact with first main surface 12A of drift layer 12 exposed from contact hole 40A (more specifically, the surface of source region 15 and contact region 16). Is formed. Specifically, for example, a Ti film, an Al film, and a Si film are formed so as to cover the first main surface 12A of the drift layer 12 exposed from the contact hole 40A and the side wall of the contact hole 40A and extend onto the interlayer insulating film 40. Films are formed in this order (see FIGS. 9 and 10). Further, a metal film having a similar structure is formed so as to cover first main surface 11B of silicon carbide substrate 11. The metal film can be formed, for example, by sputtering a metal target having a desired composition.
  • the source wiring 80 made of a conductor such as Al is formed so as to be in contact with the source electrode 60 by, for example, vapor deposition (see FIGS. 10 and 11).
  • the MOSFET 1 according to the present disclosure is manufactured by the above procedure. Note that the same procedure is performed when second main surface 11A of silicon carbide substrate 11 has an off angle of 4 ° with respect to the (000-1) plane. [5. Operation of MOSFET 1]
  • the MOSFET 1 When the voltage applied to the gate electrode 30 is lower than the threshold voltage, that is, the MOSFET 1 is turned off, the body region 14 and the drift region 13 are not affected even when a voltage is applied between the source electrode 60 and the drain electrode 70. The formed pn junction is reverse-biased and becomes non-conductive.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 30 and the MOSFET 1 is turned on, a half-rotation layer is formed in the surface layer facing the gate electrode 30 with the gate insulating film 20 interposed therebetween in the body region 14. .
  • the source region 15 and the drift region 13 are electrically connected, and a current flows between the source electrode 60 and the drain electrode 70.
  • the MOSFET 1 operates.
  • high-concentration n-type layer 19 exists in a region including other main surface 10B when the other main surface 10B is oxidized. Therefore, the depth of pits formed when the other main surface is oxidized in S50) and S70 is reduced. Therefore, in the MOSFET 1 according to the present disclosure, a decrease in reliability due to the dielectric breakdown of the gate insulating film is suppressed.
  • the relationship between impurity concentration and pit depth was evaluated.
  • a substrate made of 4H—SiC was prepared.
  • the main surface of the substrate has an off angle of 4 ° with respect to the (0001) plane.
  • a semiconductor layer made of 4H—SiC was formed on this main surface by epitaxial growth.
  • the main surface of the semiconductor layer has an off angle of 4 ° with respect to the (0001) plane.
  • the concentration of the n-type impurity contained in the semiconductor layer is two levels of 9 ⁇ 10 15 cm ⁇ 3 and 1 ⁇ 10 19 cm ⁇ 3 .
  • An oxide film having a thickness of 50 nm was formed by oxidizing the main surface of the semiconductor layer.
  • the oxide film was formed by heating the substrate in an oxygen atmosphere.
  • the heating temperature at the time of forming the oxide film is two levels of 1150 ° C. and 1350 ° C.
  • the depth of pits formed on the main surface of the semiconductor layer from which the oxide film was removed by hydrofluoric acid was measured
  • the pit depth was measured by AFM (Atomic-Force-Microscope).
  • AFM for example, “Dimension 300” manufactured by Veeco can be used.
  • AFM cantilever for example, model “NCHV-10V” manufactured by Bruker can be used.
  • the AFM measurement mode is a tapping mode.
  • the measurement region in the tapping mode can be a square region with a side of 20 ⁇ m and the measurement depth can be 1.0 ⁇ m.
  • the scanning speed in the measurement region can be 5 seconds per cycle
  • the number of data per scanning line can be 512 points
  • the number of scanning lines can be 512.
  • the displacement control of the cantilever is set so as to correspond to the depth of the pit.
  • Table 1 shows the pit depth corresponding to the concentration of each n-type impurity and the oxidation temperature. It can be seen that at any oxidation temperature of 1150 ° C. and 1350 ° C., the pit depth is reduced by increasing the concentration of the n-type impurity. From this, it is predicted that the depth of the pits can be reduced by forming a layer having a high n-type impurity concentration so as to include the main surface of the silicon carbide layer on which the oxide film is to be formed.
  • the pit depth is reduced by raising the oxidation temperature at any n-type impurity concentration of 9 ⁇ 10 15 cm ⁇ 3 and 1 ⁇ 10 19 cm ⁇ 3 .
  • the oxidation temperature may be, for example, 1300 ° C. or higher, or 1350 ° C. or higher.
  • the oxidation temperature is preferably 1700 ° C. or lower. This is because the surface roughness of the silicon carbide semiconductor substrate increases and the thickness variation of the gate insulating film increases.
  • the main surface of the semiconductor layer is considered to be the same when the off angle with respect to the (000-1) plane is 4 °.
  • MOSFET 1 has been described as an example of a silicon carbide semiconductor device manufactured using silicon carbide semiconductor substrate 10.
  • the silicon carbide semiconductor device that can be manufactured is not limited to this.
  • a silicon carbide semiconductor device having another structure such as an IGBT (Insulated Gate Bipolar Transistor) may be used.
  • a silicon carbide semiconductor substrate 10 includes a silicon carbide substrate 11 having a second main surface 11A, a buffer layer 18 that is a first silicon carbide semiconductor layer disposed on the second main surface 11A, and Drift layer 12 that is a second silicon carbide semiconductor layer disposed on the first silicon carbide semiconductor layer and a high concentration that is a third silicon carbide semiconductor layer disposed directly on the second silicon carbide semiconductor layer and an n-type layer 19.
  • Buffer layer 18 that is the first silicon carbide semiconductor layer contains an n-type impurity having a first concentration.
  • Drift layer 12 which is the second silicon carbide semiconductor layer contains a second concentration of n-type impurities.
  • High-concentration n-type layer 19 which is the third silicon carbide semiconductor layer contains a third concentration of n-type impurities.
  • the first concentration is higher than the second concentration.
  • the third concentration is higher than the second concentration.
  • the third concentration which is the n-type impurity concentration contained in high-concentration n-type layer 19, may be 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the second concentration that is the n-type impurity concentration contained in drift layer 12 may be 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the first concentration that is the n-type impurity concentration contained in buffer layer 18 may be greater than 1 ⁇ 10 16 cm ⁇ 3 and less than or equal to 1 ⁇ 10 19 cm ⁇ 3 .
  • the third concentration that is the n-type impurity concentration contained in high-concentration n-type layer 19 may be 2 ⁇ 10 20 cm ⁇ 3 or less.
  • buffer layer 18 that is the first silicon carbide layer has a thickness smaller than that of drift layer 12 that is the second silicon carbide layer, and is a high-concentration n-type that is the third silicon carbide layer.
  • the thickness of layer 19 may be smaller than the thickness of drift layer 12 which is the second silicon carbide layer.
  • the surface of high-concentration n-type layer 19 that is the third silicon carbide semiconductor layer may be inclined more than 0 ° and 4 ° or less with respect to the ⁇ 0001 ⁇ plane.
  • a method for manufacturing MOSFET 1 that is a method for manufacturing a silicon carbide semiconductor device according to the present disclosure includes a step (S10) of preparing silicon carbide semiconductor substrate 10 and oxidizing silicon carbide semiconductor substrate 10 by oxidizing silicon carbide semiconductor substrate 10.
  • a step of forming the sacrificial oxide film 29 on the surface (S50), a step of removing the sacrificial oxide film 29 (S60), and after removing the sacrificial oxide film 29, the gate insulating film 20 is formed on the surface of the silicon carbide semiconductor substrate 10.
  • Forming (S80) According to such a manufacturing method, the reliability fall resulting from the dielectric breakdown of a silicon carbide semiconductor device is suppressed.
  • the oxidation temperature in the step of forming the sacrificial oxide film 29 (S50) may be 1300 ° C. or higher.
  • the oxidation temperature in the step (S80) of forming the gate insulating film 20 may be 1300 ° C. or higher. This is because the pit depth is further reduced.
  • MOSFET 10 Silicon carbide semiconductor substrate 10A One main surface 10B The other main surface 11 Silicon carbide substrate 11A Second main surface 11B of silicon carbide substrate First main surface 12 of silicon carbide substrate Second silicon carbide semiconductor layer 12A Second First main surface 13 of silicon carbide semiconductor layer 13 Drift region 14 Body region 15 Source region 16 Contact region 18 Buffer layer 18A First main surface 19 of buffer layer High-concentration n-type layer 19A First high-concentration n-type layer Main surface 20 gate insulating film 29 sacrificial oxide film 30 gate electrode 40 interlayer insulating film 40A contact hole 60 source electrode 70 drain electrode 80 source wiring

Abstract

炭化珪素半導体基板は、主面を有する炭化珪素基板と、主面上に配置された第１の炭化珪素半導体層と、第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備える。第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含む。第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含む。第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含む。第１の濃度は、第２の濃度より高い。第３の濃度は、第２の濃度より高い。

Description

炭化珪素半導体基板および炭化珪素半導体装置の製造方法
  本開示は炭化珪素半導体基板および炭化珪素半導体装置に関する。本出願は２０１５年７月８日出願の日本特許出願第２０１５－１３６８８９号に基づく優先権を主張し、前記日本特許出願に記載された全ての内容を援用するものである。
  炭化珪素（ＳｉＣ）層を動作層として含む炭化珪素半導体装置は、炭化珪素層を含む半導体積層体（炭化珪素半導体基板）上に二酸化珪素（ＳｉＯ２）からなる絶縁膜や金属などの導電体からなる電極を形成することにより製造される（たとえば、特許文献１参照）。
特開２０１４－３８８９９号公報
本開示にかかる炭化珪素半導体基板は、主面を有する炭化珪素基板と、主面上に配置された第１の炭化珪素半導体層と、第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備える。第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含む。第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含む。第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含む。第１の濃度は、第２の濃度より高い。第３の濃度は、第２の濃度より高い。
図１は、炭化珪素半導体基板の構造の一例を示す概略断面図である。 図２は、炭化珪素半導体基板およびＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造方法の一例を概略的に示すフローチャートである。 図３は、ＭＯＳＦＥＴの製造過程を示す第１の概略断面図である。 図４は、ＭＯＳＦＥＴの製造過程を示す第２の概略断面図である。 図５は、ＭＯＳＦＥＴの製造過程を示す第３の概略断面図である。 図６は、ＭＯＳＦＥＴの製造過程を示す第４の概略断面図である。 図７は、ＭＯＳＦＥＴの製造過程を示す第５の概略断面図である。 図８は、ＭＯＳＦＥＴの製造過程を示す第６の概略断面図である。 図９は、ＭＯＳＦＥＴの製造過程を示す第７の概略断面図である。 図１０は、ＭＯＳＦＥＴの製造過程を示す第８の概略断面図である。 図１１は、ＭＯＳＦＥＴの製造過程を示す第９の概略断面図である。
［１．実施形態の詳細］
本開示にかかる炭化珪素半導体基板（半導体積層体）の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない場合がある。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
  図１を参照して、本実施の形態における炭化珪素半導体基板１０は、炭化珪素基板１１と、第１の炭化珪素半導体層としてのバッファ層１８と、第２の炭化珪素半導体層としてのドリフト層１２と、第３の炭化珪素半導体層としての高濃度ｎ型層１９と、を備えている。炭化珪素半導体基板１０は、一方の主面１０Ａおよび他方の主面１０Ｂを有する。他方の主面１０Ｂは、炭化珪素半導体基板１０を用いた炭化珪素半導体装置の製造において酸化膜が形成されるべき主面である。
  炭化珪素基板１１は、炭化珪素（ＳｉＣ）から構成される。炭化珪素基板１１を構成する炭化珪素は、たとえば六方晶であり、たとえば４Ｈ構造を有する４Ｈ－ＳｉＣである。炭化珪素基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。炭化珪素基板１１は、第１の主面１１Ｂと、第１の主面１１Ｂと反対側の第２の主面１１Ａとを有する。第１の主面１１Ｂは、炭化珪素半導体基板１０の一方の主面１０Ａである。第２の主面１１Ａは、たとえば（０００１）面に対して０°を超え４°以下傾斜した面である。つまり炭化珪素基板１１は、０°を超え４°以下のオフ角を有する。第２の主面１１Ａの傾斜方向（オフ方向）は、たとえば＜１１－２０＞方向である。なお、第２の主面１１Ａは、たとえば（０００－１）面に対して０°を超え４°以下傾斜した面であってもよい。つまり第２の主面１１Ａは、｛０００１｝面に対して０°を超え４°以下傾斜した面であってもよい。
  バッファ層１８は、第２の主面１１Ａ上にエピタキシャル成長により形成されたエピ層である。バッファ層１８は、炭化珪素基板１１と同様にＳｉＣからなっている。バッファ層１８は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。バッファ層１８に含まれるｎ型不純物の濃度は、炭化珪素基板１１に含まれるｎ型不純物の濃度より低い。バッファ層１８の厚みは、例えば０．５μｍ以上２μｍ以下である。
ドリフト層１２は、バッファ層１８の第１の主面１８Ａ上にエピタキシャル成長により形成されたエピ層である。ドリフト層１２は、炭化珪素基板１１およびバッファ層１８と同様にＳｉＣからなっている。ドリフト層１２は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。バッファ層１８に含まれるｎ型不純物の濃度は、ドリフト層１２に含まれるｎ型不純物の濃度より高い。ドリフト層１２の厚みは、炭化珪素半導体装置の絶縁耐圧スペックに依存するが、例えば５μｍ以上１００μｍ以下である。
  高濃度ｎ型層１９は、ドリフト層１２の第１の主面１２Ａ上にエピタキシャル成長により直接形成されたエピ層である。高濃度ｎ型層１９は、炭化珪素基板１１、バッファ層１８およびドリフト層１２と同様に炭化珪素から構成される。高濃度ｎ型層１９は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。高濃度ｎ型層１９に含まれるｎ型不純物の濃度は、ドリフト層１２に含まれるｎ型不純物の濃度より高い。高濃度ｎ型層１９の第１の主面１９Ａは、炭化珪素半導体基板１０の他方の主面１０Ｂである。高濃度ｎ型層１９の厚みは、たとえば２０ｎｍ以上１００ｎｍ以下である。
本開示にかかる炭化珪素半導体基板１０の他方の主面１０Ｂは、ドリフト層１２よりｎ型不純物濃度が高い高濃度ｎ型層１９を含む。そのため、他方の主面１０Ｂが犠牲酸化、ゲート酸化などの工程において酸化された場合に形成されるピットの深さを低減することができる。このように、炭化珪素半導体基板１０は、動作層として炭化珪素層を含み、動作の信頼性の高い炭化珪素半導体装置を得ることを可能とする。
高濃度ｎ型層１９に含まれるｎ型不純物の濃度は１×１０１９ｃｍ－３以上であることが好ましい。上記ピットの深さを低減する効果が高まるからである。さらに、ピットの深さ低減の観点からは、２×１０１９ｃｍ－３以上とすることが、より好ましい。また、積層欠陥の発生を抑制する観点からは、２×１０２０ｃｍ－３以下とすることが好ましい。
ドリフト層１２に含まれるｎ型不純物の濃度は１×１０１６ｃｍ－３以下であってもよい。ｎ型不純物濃度が低い場合、具体的には、ｎ型不純物の濃度が１×１０１６ｃｍ－３以下である場合、上記ピットの深さが大きくなりやすい。そのため、ｎ型不純物の濃度が１×１０１６ｃｍ－３以下であるドリフト層１２上にｎ型不純物濃度が高い高濃度ｎ型層１９を形成することは、上記ピットの深さの低減に有効である。さらに、ドリフト層１２に含まれるｎ型不純物の濃度は７×１０１５ｃｍ－３以下であってもよい。一方、ドリフト層１２における抵抗値の上昇を抑制する観点からは、２×１０１４ｃｍ－３以上であることが好ましい。
  バッファ層１８に含まれるｎ型不純物の濃度は１×１０１６ｃｍ－３を超え１×１０１９ｃｍ－３以下であることが好ましい。結晶性に優れた第２の炭化珪素半導体層１２および高濃度ｎ型層１９を形成することが容易となるからである。
  また、炭化珪素半導体基板１０において、他方の主面１０Ｂの、高濃度ｎ型層１９の表面は（０００１）面に対して０°を超え４°以下傾斜していてもよい。つまりオフ角が０°を超え４°以下であってもよい。他方の主面１０Ｂの（０００１）面に対するオフ角が小さい場合、具体的には、オフ角が４°以下である場合、上記ピットの深さが大きくなりやすい。そのため、上記オフ角が４°以下である場合に、他方の主面１０Ｂを含むように高濃度ｎ型層１９を形成することは、上記ピットの深さの低減に有効である。なお、他方の主面１０Ｂの、高濃度ｎ型層１９の表面は（０００－１）面に対して０°を超え４°以下傾斜していてもよい。つまり、他方の主面１０Ｂの、高濃度ｎ型層１９の表面は｛０００１｝面に対して０°を超え４°以下傾斜していてもよい。
［２．測定方法］
高濃度ｎ型層１９、ドリフト層１２、バッファ層１８および炭化珪素基板１１に含まれるｎ型不純物の濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた深さ方向の濃度プロファイル測定により得られる。直径が１５０ｍｍの炭化珪素半導体基板１１においては、たとえば以下のように設定された面内５点の測定値を代表値とすることができる。炭化珪素半導体基板１１の中心を第１点とする。第１点から周辺方向に６０ｍｍ離れた点を第２点とする。第１点を中心として第２点と対称の位置を第３点とする。第４点と第５点はそれぞれ第１点から周辺方向に６０ｍｍ離れ、第４点と第５点を結ぶ直線は第１点を通り、第２点と第３点を結ぶ直線と直交するように構成される。
高濃度ｎ型層１９、ドリフト層１２およびバッファ層１８が積層された状態で、それぞれの層の膜厚を正確に測定することは容易ではない。しかし、高濃度ｎ型層１９、ドリフト層１２およびバッファ層１８それぞれを単層で成膜すると、たとえばＦＴ－ＩＲ（Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ－ＩｎｆｒａＲｅｄ　ｓｐｅｃｔｒｏｍｅｔｅｒ）や分光エリプソメータを用いて膜厚を測定できる。炭化珪素半導体基板１０を製造するために、高濃度ｎ型層１９、ドリフト層１２およびバッファ層１８それぞれを単層で所望の膜厚になるように成膜条件を設定することにより、積層された状態の膜厚を見積ることができる。また、大まかな膜厚であれば、ＳＩＭＳの深さ方向の濃度プロファイルをとることによって把握可能である。つまり、ドリフト層１２と高濃度ｎ型層１９との膜厚の大小関係、および／またはドリフト層１２とバッファ層１８との膜厚の大小関係は、ＳＩＭＳによって確認できる。なお、炭化珪素半導体基板１１における膜厚測定位置は、上記の濃度測定位置と同じであってもよい。
［３．炭化珪素半導体基板１０の製造方法］
以下の説明では、図２および図１が参照される。Ｓ１０では、炭化珪素基板１１が準備される。たとえば所望の濃度のｎ型不純物を含む４Ｈ－ＳｉＣからなるインゴットがスライスされることにより、炭化珪素基板１１が準備される。炭化珪素基板１１の第２の主面１１Ａは、（０００１）面に対するオフ角が、たとえば４°である。
  次に、Ｓ２０では、炭化珪素基板１１上に、エピタキシャル成長が実施される。より詳細には、バッファ層形成（Ｓ２１）、ドリフト層形成（Ｓ２２）および高濃度ｎ型層形成（Ｓ２３）が順次実施される。Ｓ２１では、炭化珪素基板１１の第２の主面１１Ａ上にエピタキシャル成長により４Ｈ－ＳｉＣからなるバッファ層１８が形成される。バッファ層１８は、ＳｉＣを構成するＳｉ（珪素）およびＣ（炭素）の原料ガスに、所望の濃度のｎ型不純物を導入するための不純物用原料ガスが添加されることにより、形成される。Ｓｉの原料ガスとしては、たとえばシラン（ＳｉＨ4）が用いられる。Ｃの原料ガスとしては、たとえばプロパン（Ｃ3Ｈ8）が用いられる。不純物用原料ガスとしてと、窒素（Ｎ）および／またはアンモニア（ＮＨ3）が用いられる。キャリアガスとして水素（Ｈ）が用いられてもよい。
  Ｓ２２では、バッファ層１８の第１の主面１８Ａ上にエピタキシャル成長により４Ｈ－ＳｉＣからなるドリフト層１２が形成される。バッファ層１８の形成に引き続き、同一装置内において不純物用原料ガスの導入量を変化させることにより、ドリフト層１２を形成できる。より具体的には、不純物用原料ガスの導入量を所望のドリフト層１２内のｎ型不純物濃度に合わせて減少させることにより、ドリフト層１２を形成できる。なお、シラン、プロパンおよび水素の流量、装置内の圧力等に代表される成膜パラメータについては、適宜変更されてもよい。
  Ｓ２３では、ドリフト層１２の第１の主面１２Ａ上にエピタキシャル成長により４Ｈ－ＳｉＣからなる高濃度ｎ型層１９が形成される。第２の炭化珪素半導体層１２の形成に引き続き、同一装置内において不純物用原料ガスの導入量を変化させることにより、高濃度ｎ型層を形成できる。より具体的には、不純物用原料ガスの導入量を所望の高濃度ｎ型層１９内のｎ型不純物濃度に合わせて増加させることにより、高濃度ｎ型層１９を形成できる。なお、シラン、プロパンおよび水素の流量、装置内の圧力等に代表される成膜パラメータについては、適宜変更されてもよい。
  以上のようにＳ１０およびＳ２０を経て、本開示にかかる炭化珪素半導体基板１０が製造される。バッファ層１８、ドリフト層１２および高濃度ｎ型層１９は、炭化珪素基板１１の第２の主面１１Ａのオフ角を引き継ぐ。よって、第２の主面１１Ａのオフ角が４°であれば、高濃度ｎ型層１９の第１の主面１９Ａのオフ角は４°である。第１の主面１９Ａのオフ角が小さいほど、ピットの深さは大きくなる傾向がみられる。得られた炭化珪素半導体基板１０に二酸化珪素からなる絶縁膜や金属などの導電体からなる電極を形成することにより、炭化珪素半導体装置を製造できる。
［４．ＭＯＳＦＥＴ１の製造方法］
  以下の説明では、図１～図１１が参照される。Ｓ３０では、イオン注入が実施される。具体的には、たとえばアルミニウム（Ａｌ）イオンなどのｐ型不純物（導電型がｐ型であるキャリアを生成する不純物）となるべきイオンが、ドリフト層１２の内部に注入される。これにより、ドリフト層１２内の第１の主面１２Ａを含む領域にボディ領域１４が所望の間隔で複数形成される（図３参照）。
  次に、たとえばリン（Ｐ）イオンなどのｎ型不純物となるべきイオンが、第１の主面１２Ａを含むように上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、ドリフト層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域が、ドリフト領域１３となる（図３参照）。
  次に、Ｓ４０では、活性化アニールが実施される。具体的には、ボディ領域１４、ソース領域１５およびコンタクト領域１６が形成された炭化珪素半導体基板１０が、所定の温度に加熱される。これにより不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する（図３参照）。
  次に、Ｓ５０では、犠牲酸化膜２９が形成される。具体的には、図３に示される炭化珪素半導体基板１０が、たとえば酸素を含む雰囲気中において加熱される。つまり炭化珪素半導体基板１０が酸化処理される。これにより、他方の主面１０Ｂを覆うように二酸化珪素からなる熱酸化膜である犠牲酸化膜２９が形成される。より具体的には、高濃度ｎ型層１９の第１の主面１９Ａを含む領域（表層領域）の少なくとも一部が酸化されて犠牲酸化膜２９となる（図４参照）。
  次に、Ｓ６０では、犠牲酸化膜２９が除去される。具体的には、犠牲酸化膜２９が、たとえばフッ酸により除去される。これにより、以前の工程において他方の主面１０Ｂに形成付近の異常層等が除去される。Ｓ６０の終了後においても、高濃度ｎ型層１９は残留していてもよい（図５参照）。
  次に、Ｓ７０では、ゲート絶縁膜２０が形成される。具体的には、炭化珪素半導体基板１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、他方の主面１０Ｂを覆うように二酸化珪素からなる熱酸化膜であるゲート絶縁膜２０が形成される。より具体的には、高濃度ｎ型層１９が酸化されてゲート絶縁膜２０となる。ゲート絶縁膜２０の形成により、高濃度ｎ型層１９は消失する（図６参照）。
  次に、Ｓ８０では、ゲート電極３０が形成される。具体的には、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される（図６、図７参照）。
  次に、Ｓ９０では、層間絶縁膜４０が形成される。具体的には、たとえばＬＰＣＶＤにより二酸化珪素からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。層間絶縁膜４０は、たとえばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料として形成することができる（図７、図８参照）。
  次に、Ｓ１００では、コンタクトホール４０Ａが形成される。具体的には、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。詳細には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成できる。コンタクトホール４０Ａからは、ドリフト層１２の第１の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する（図８、図９参照）。
  次に、Ｓ１１０では、金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するドリフト層１２の第１の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極６０となるべき金属膜が形成される。詳細には、コンタクトホール４０Ａから露出するドリフト層１２の第１の主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される（図９、図１０参照）。また、同様の構造を有する金属膜が、炭化珪素基板１１の第１の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえば所望の組成を有する金属ターゲットをスパッタリングすることにより実施できる。
次に、Ｓ１２０では、合金化アニールが実施される。具体的には、金属膜が加熱されて合金化される。これにより、ドリフト層１２とオーミック接触するソース電極６０、および炭化珪素基板１１とオーミック接触するドレイン電極７０が得られる（図１０参照）。
  次に、Ｓ１３０では、配線が形成される。具体的には、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極６０に接触するように形成される（図１０、図１１参照）。以上の手順により、本開示にかかるＭＯＳＦＥＴ１が製造される。なお、炭化珪素基板１１の第２の主面１１Ａが、（０００－１）面に対するオフ角が、４°である場合も同様の手順により製造される。
［５．ＭＯＳＦＥＴ１の動作］
  以下の説明では、図１１が参照される。ゲート電極３０に印加される電圧が閾値電圧未満の状態、すなわちＭＯＳＦＥＴ１がオフの状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３とで形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されてＭＯＳＦＥＴ１がオンの状態になると、ボディ領域１４においてゲート絶縁膜２０を挟んでゲート電極３０に対向する表面層に半転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続された状態となり、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のように、ＭＯＳＦＥＴ１は動作する。
  Ｓ５０およびＳ７０において炭化珪素半導体基板１０の他方の主面１０Ｂが酸化される際に、他方の主面１０Ｂには平面視の外形形状が六角形である複数のピットが形成される。このようなピットは、ゲート絶縁膜２０の厚みのばらつきの原因となる。ゲート絶縁膜２０の厚みのばらつきは、電界集中を招き、ＭＯＳＦＥＴ１の絶縁破壊の原因になる場合がある。つまりゲート絶縁膜２０の厚みのばらつきは、ＭＯＳＦＥＴ１の信頼性を低下させる原因になり得る。
  本開示にかかる炭化珪素半導体基板１０においては、他方の主面１０Ｂが酸化される時点で他方の主面１０Ｂを含む領域に高濃度ｎ型層１９が存在する。そのため、他方の主面がＳ５０）およびＳ７０において酸化された場合に形成されるピットの深さが低減される。よって、本開示にかかるＭＯＳＦＥＴ１は、ゲート絶縁膜の絶縁破壊に起因する信頼性低下が抑制される。
［６．評価］
不純物濃度とピットの深さとの関係が評価された。そのために４Ｈ－ＳｉＣからなる基板が準備された。基板の主面は、（０００１）面に対するオフ角が４°である。この主面上にエピタキシャル成長により４Ｈ－ＳｉＣからなる半導体層が形成された。半導体層の主面は、（０００１）面に対するオフ角が４°である。半導体層に含まれるｎ型不純物の濃度は、９×１０１５ｃｍ－３および１×１０１９ｃｍ－３の２水準である。半導体層の主面を酸化することにより５０ｎｍの厚みを有する酸化膜が形成された。酸化膜は、酸素雰囲気中において基板を加熱することにより形成された。酸化膜の形成時の加熱温度は１１５０℃および１３５０℃の２水準である。その後、フッ酸により酸化膜が除去された半導体層の主面に形成されたピットの深さが測定された。
ピットの深さの測定は、ＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）により実施した。ＡＦＭとしては、たとえばＶｅｅｃｏ社製の「Ｄｉｍｅｎｓｉｏｎ３００」を用いることができる。また、ＡＦＭのカンチレバー（探針）としては、たとえば、Ｂｒｕｋｅｒ社製の型式「ＮＣＨＶ－１０Ｖ」を用いることができる。ＡＦＭの測定モードはタッピングモードとする。タッピングモードでの測定領域は一辺２０μｍの正方形領域、測定深さは１．０μｍとすることができる。そして、タッピングモードでのサンプリングについては、測定領域内での走査速度を１周期あたり５秒とし、１走査ラインあたりのデータ数を５１２ポイントとし、かつ、走査ライン数を５１２とすることができる。また、カンチレバーの変位制御はピットの深さに対応するように設定される。
Figure JPOXMLDOC01-appb-T000001
  表１には、各ｎ型不純物の濃度および酸化温度に対応するピットの深さが示されている。１１５０℃および１３５０℃のいずれの酸化温度においても、ｎ型不純物の濃度を高くすることによりピットの深さが低減されていることが分かる。このことから、酸化膜が形成されるべき炭化珪素層の主面を含むようにｎ型不純物の濃度が高い層を形成しておくことにより、ピットの深さを低減できると予測される。
  また、９×１０１５ｃｍ－３および１×１０１９ｃｍ－３のいずれのｎ型不純物の濃度の場合においても、酸化温度を高くすることによりピットの深さが低減されていることが分かる。ピットの深さを低減する観点からは、炭化珪素半導体装置の製造に際して実施される酸化処理（犠牲酸化膜の形成および／またはゲート絶縁膜の形成）における酸化温度は、高く設定することが好ましい。酸化温度は、たとえば１３００℃以上としてもよく、１３５０℃以上としてもよい。一方、酸化温度は、１７００℃以下が好ましい。炭化珪素半導体基板の表面粗さが大きくなり、ゲート絶縁膜の厚みばらつきが大きくなるからである。なお、半導体層の主面は、（０００－１）面に対するオフ角が、４°である場合も同様と考えられる。
  本開示においては、炭化珪素半導体基板１０を用いて製造される炭化珪素半導体装置の一例として、ＭＯＳＦＥＴ１について説明した。しかし、製造可能な炭化珪素半導体装置はこれに限られない。たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など、他の構造の炭化珪素半導体装置であってもよい。
［７．まとめ］
本開示にかかる炭化珪素半導体基板１０は、第２の主面１１Ａを有する炭化珪素基板１１と、第２の主面１１Ａ上に配置された第１の炭化珪素半導体層であるバッファ層１８と、第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層であるドリフト層１２と、第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層である高濃度ｎ型層１９と、を備える。第１の炭化珪素半導体層であるバッファ層１８は第１の濃度のｎ型不純物を含む。第２の炭化珪素半導体層であるドリフト層１２は第２の濃度のｎ型不純物を含む。第３の炭化珪素半導体層である高濃度ｎ型層１９は第３の濃度のｎ型不純物を含む。第１の濃度は、第２の濃度より高い。第３の濃度は、第２の濃度より高い。
なお、炭化珪素半導体基板１０において、高濃度ｎ型層１９に含まれるｎ型不純物濃度である第３の濃度は１×１０１９ｃｍ－３以上であってもよい。
炭化珪素半導体基板１０において、ドリフト層１２に含まれるｎ型不純物濃度である第２の濃度は１×１０１６ｃｍ－３以下であってもよい。
炭化珪素半導体基板１０において、バッファ層１８に含まれるｎ型不純物濃度である第１の濃度は１×１０１６ｃｍ－３を超え１×１０１９ｃｍ－３以下であってもよい。
なお、炭化珪素半導体基板１０において、高濃度ｎ型層１９に含まれるｎ型不純物濃度である第３の濃度は２×１０２０ｃｍ－３以下であってもよい。
炭化珪素半導体基板１０において、第１の炭化珪素層であるバッファ層１８の厚みは、第２の炭化珪素層であるドリフト層１２の厚みより小さく、第３の炭化珪素層である高濃度ｎ型層１９の厚みは、第２の炭化珪素層であるドリフト層１２の厚みより小さくてもよい。
炭化珪素半導体基板１０において、第３の炭化珪素半導体層である高濃度ｎ型層１９の表面は｛０００１｝面に対して０°を超え４°以下傾斜していてもよい。
本開示にかかる炭化珪素半導体装置の製造方法であるＭＯＳＦＥＴ１の製造方法は、炭化珪素半導体基板１０を準備する工程（Ｓ１０）と、炭化珪素半導体基板１０を酸化処理することにより炭化珪素半導体基板１０の表面に犠牲酸化膜２９を形成する工程（Ｓ５０）と、犠牲酸化膜２９を除去する工程（Ｓ６０）と、犠牲酸化膜２９を除去した後に、炭化珪素半導体基板１０の表面にゲート絶縁膜２０を形成する工程（Ｓ８０）と、を含む。このような製造方法によれば、炭化珪素半導体装置の絶縁破壊に起因する信頼性低下が抑制される。
犠牲酸化膜２９を形成する工程（Ｓ５０）における酸化温度は１３００℃以上であってもよい。ゲート絶縁膜２０を形成する工程（Ｓ８０）における酸化温度は１３００℃以上であってもよい。ピットの深さがより低減されるからである。
  今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１  ＭＯＳＦＥＴ
１０  炭化珪素半導体基板
１０Ａ  一方の主面
１０Ｂ  他方の主面
１１  炭化珪素基板
１１Ａ  炭化珪素基板の第２の主面
１１Ｂ  炭化珪素基板の第１の主面
１２  第２の炭化珪素半導体層
１２Ａ  第２の炭化珪素半導体層の第１の主面
１３  ドリフト領域
１４  ボディ領域
１５  ソース領域
１６  コンタクト領域
１８  バッファ層
１８Ａ  バッファ層の第１の主面
１９  高濃度ｎ型層
１９Ａ  高濃度ｎ型層の第１の主面
２０  ゲート絶縁膜
２９  犠牲酸化膜
３０  ゲート電極
４０  層間絶縁膜
４０Ａ  コンタクトホール
６０  ソース電極
７０  ドレイン電極
８０  ソース配線

Claims (11)

  1. 主面を有する炭化珪素基板と、
    前記主面上に配置された第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備え、
    　前記第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含み、
    前記第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含み、
    前記第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含み、
    前記第１の濃度は、前記第２の濃度より高く、
      　前記第３の濃度は、前記第２の濃度より高い、
    炭化珪素半導体基板。
  2. 前記第３の濃度は１×１０１９ｃｍ－３以上である、
    請求項１に記載の炭化珪素半導体基板。
  3. 前記第２の濃度は１×１０１６ｃｍ－３以下である、
    請求項１または２に記載の炭化珪素半導体基板。
  4. 前記第１の濃度は１×１０１６ｃｍ－３を超え１×１０１９ｃｍ－３以下である、
    請求項１～３のいずれか１項に記載の炭化珪素半導体基板。
  5. 前記第３の濃度は２×１０２０ｃｍ－３以下である、
    請求項１～４のいずれか１項に記載の炭化珪素半導体基板。
  6. 前記第１の炭化珪素層の厚みは、前記第２の炭化珪素層の厚みより小さく、
    前記第３の炭化珪素層の厚みは、前記第２の炭化珪素層の厚みより小さい、
    請求項１～５のいずれか１項に記載の炭化珪素半導体基板。
  7. 前記第３の炭化珪素半導体層の表面は｛０００１｝面に対して０°を超え４°以下傾斜している、
    請求項１～６のいずれか１項に記載の炭化珪素半導体基板。
  8. 主面を有する炭化珪素基板と、
    前記主面上に配置された第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備え、
    　前記第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含み、
    前記第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含み、
    前記第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含み、
    前記第１の濃度は１×１０１６ｃｍ－３を超え１×１０１９ｃｍ－３以下であり、
    前記第２の濃度は１×１０１６ｃｍ－３以下であり、
    前記第３の濃度は１×１０１９ｃｍ－３以上２×１０２０ｃｍ－３以下であり、
    前記第３の炭化珪素半導体層の表面は｛０００１｝面に対して０°を超え４°以下傾斜している、
    炭化珪素半導体基板。
  9. 請求項１～８のいずれか１項に記載の前記炭化珪素半導体基板を準備する工程と、
    前記炭化珪素半導体基板を酸化処理することにより前記炭化珪素半導体基板の表面に犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜を除去する工程と、
    前記犠牲酸化膜を除去した後に、前記炭化珪素半導体基板の表面にゲート絶縁膜を形成する工程と、を含む、
    炭化珪素半導体装置の製造方法。
  10. 前記犠牲酸化膜を形成する工程における酸化温度は１３００℃以上である、
    請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記ゲート絶縁膜を形成する工程における酸化温度は１３００℃以上である、
    請求項９または１０に記載の炭化珪素半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7476915B2 (ja) 2020-09-17 2024-05-01 住友電気工業株式会社 六方晶化合物半導体の歪評価装置、および炭化珪素エピタキシャル基板の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171374A (ja) * 2010-02-16 2011-09-01 Sumitomo Electric Ind Ltd 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2013247252A (ja) * 2012-05-25 2013-12-09 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4761942B2 (ja) * 2004-11-16 2011-08-31 株式会社東芝 半導体装置
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171374A (ja) * 2010-02-16 2011-09-01 Sumitomo Electric Ind Ltd 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2013247252A (ja) * 2012-05-25 2013-12-09 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7476915B2 (ja) 2020-09-17 2024-05-01 住友電気工業株式会社 六方晶化合物半導体の歪評価装置、および炭化珪素エピタキシャル基板の製造方法

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