JPWO2017006594A1 - 炭化珪素半導体基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体基板および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2017006594A1
JPWO2017006594A1 JP2016535078A JP2016535078A JPWO2017006594A1 JP WO2017006594 A1 JPWO2017006594 A1 JP WO2017006594A1 JP 2016535078 A JP2016535078 A JP 2016535078A JP 2016535078 A JP2016535078 A JP 2016535078A JP WO2017006594 A1 JPWO2017006594 A1 JP WO2017006594A1
Authority
JP
Japan
Prior art keywords
silicon carbide
carbide semiconductor
concentration
layer
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016535078A
Other languages
English (en)
Other versions
JP6652055B2 (ja
Inventor
太郎 西口
太郎 西口
透 日吉
透 日吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JPWO2017006594A1 publication Critical patent/JPWO2017006594A1/ja
Application granted granted Critical
Publication of JP6652055B2 publication Critical patent/JP6652055B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

炭化珪素半導体基板は、主面を有する炭化珪素基板と、主面上に配置された第１の炭化珪素半導体層と、第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備える。第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含む。第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含む。第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含む。第１の濃度は、第２の濃度より高い。第３の濃度は、第２の濃度より高い。

Description

本開示は炭化珪素半導体基板および炭化珪素半導体装置に関する。本出願は２０１５年７月８日出願の日本特許出願第２０１５−１３６８８９号に基づく優先権を主張し、前記日本特許出願に記載された全ての内容を援用するものである。
炭化珪素（ＳｉＣ）層を動作層として含む炭化珪素半導体装置は、炭化珪素層を含む半導体積層体（炭化珪素半導体基板）上に二酸化珪素（ＳｉＯ２）からなる絶縁膜や金属などの導電体からなる電極を形成することにより製造される（たとえば、特許文献１参照）。
特開２０１４−３８８９９号公報
本開示にかかる炭化珪素半導体基板は、主面を有する炭化珪素基板と、主面上に配置された第１の炭化珪素半導体層と、第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備える。第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含む。第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含む。第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含む。第１の濃度は、第２の濃度より高い。第３の濃度は、第２の濃度より高い。
図１は、炭化珪素半導体基板の構造の一例を示す概略断面図である。 図２は、炭化珪素半導体基板およびＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法の一例を概略的に示すフローチャートである。 図３は、ＭＯＳＦＥＴの製造過程を示す第１の概略断面図である。 図４は、ＭＯＳＦＥＴの製造過程を示す第２の概略断面図である。 図５は、ＭＯＳＦＥＴの製造過程を示す第３の概略断面図である。 図６は、ＭＯＳＦＥＴの製造過程を示す第４の概略断面図である。 図７は、ＭＯＳＦＥＴの製造過程を示す第５の概略断面図である。 図８は、ＭＯＳＦＥＴの製造過程を示す第６の概略断面図である。 図９は、ＭＯＳＦＥＴの製造過程を示す第７の概略断面図である。 図１０は、ＭＯＳＦＥＴの製造過程を示す第８の概略断面図である。 図１１は、ＭＯＳＦＥＴの製造過程を示す第９の概略断面図である。
［１．実施形態の詳細］
本開示にかかる炭化珪素半導体基板（半導体積層体）の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない場合がある。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
図１を参照して、本実施の形態における炭化珪素半導体基板１０は、炭化珪素基板１１と、第１の炭化珪素半導体層としてのバッファ層１８と、第２の炭化珪素半導体層としてのドリフト層１２と、第３の炭化珪素半導体層としての高濃度ｎ型層１９と、を備えている。炭化珪素半導体基板１０は、一方の主面１０Ａおよび他方の主面１０Ｂを有する。他方の主面１０Ｂは、炭化珪素半導体基板１０を用いた炭化珪素半導体装置の製造において酸化膜が形成されるべき主面である。
炭化珪素基板１１は、炭化珪素（ＳｉＣ）から構成される。炭化珪素基板１１を構成する炭化珪素は、たとえば六方晶であり、たとえば４Ｈ構造を有する４Ｈ−ＳｉＣである。炭化珪素基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。炭化珪素基板１１は、第１の主面１１Ｂと、第１の主面１１Ｂと反対側の第２の主面１１Ａとを有する。第１の主面１１Ｂは、炭化珪素半導体基板１０の一方の主面１０Ａである。第２の主面１１Ａは、たとえば（０００１）面に対して０°を超え４°以下傾斜した面である。つまり炭化珪素基板１１は、０°を超え４°以下のオフ角を有する。第２の主面１１Ａの傾斜方向（オフ方向）は、たとえば＜１１−２０＞方向である。なお、第２の主面１１Ａは、たとえば（０００−１）面に対して０°を超え４°以下傾斜した面であってもよい。つまり第２の主面１１Ａは、｛０００１｝面に対して０°を超え４°以下傾斜した面であってもよい。
バッファ層１８は、第２の主面１１Ａ上にエピタキシャル成長により形成されたエピ層である。バッファ層１８は、炭化珪素基板１１と同様にＳｉＣからなっている。バッファ層１８は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。バッファ層１８に含まれるｎ型不純物の濃度は、炭化珪素基板１１に含まれるｎ型不純物の濃度より低い。バッファ層１８の厚みは、例えば０．５μｍ以上２μｍ以下である。
ドリフト層１２は、バッファ層１８の第１の主面１８Ａ上にエピタキシャル成長により形成されたエピ層である。ドリフト層１２は、炭化珪素基板１１およびバッファ層１８と同様にＳｉＣからなっている。ドリフト層１２は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。バッファ層１８に含まれるｎ型不純物の濃度は、ドリフト層１２に含まれるｎ型不純物の濃度より高い。ドリフト層１２の厚みは、炭化珪素半導体装置の絶縁耐圧スペックに依存するが、例えば５μｍ以上１００μｍ以下である。
高濃度ｎ型層１９は、ドリフト層１２の第１の主面１２Ａ上にエピタキシャル成長により直接形成されたエピ層である。高濃度ｎ型層１９は、炭化珪素基板１１、バッファ層１８およびドリフト層１２と同様に炭化珪素から構成される。高濃度ｎ型層１９は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。高濃度ｎ型層１９に含まれるｎ型不純物の濃度は、ドリフト層１２に含まれるｎ型不純物の濃度より高い。高濃度ｎ型層１９の第１の主面１９Ａは、炭化珪素半導体基板１０の他方の主面１０Ｂである。高濃度ｎ型層１９の厚みは、たとえば２０ｎｍ以上１００ｎｍ以下である。
本開示にかかる炭化珪素半導体基板１０の他方の主面１０Ｂは、ドリフト層１２よりｎ型不純物濃度が高い高濃度ｎ型層１９を含む。そのため、他方の主面１０Ｂが犠牲酸化、ゲート酸化などの工程において酸化された場合に形成されるピットの深さを低減することができる。このように、炭化珪素半導体基板１０は、動作層として炭化珪素層を含み、動作の信頼性の高い炭化珪素半導体装置を得ることを可能とする。
高濃度ｎ型層１９に含まれるｎ型不純物の濃度は１×１０１９ｃｍ−３以上であることが好ましい。上記ピットの深さを低減する効果が高まるからである。さらに、ピットの深さ低減の観点からは、２×１０１９ｃｍ−３以上とすることが、より好ましい。また、積層欠陥の発生を抑制する観点からは、２×１０２０ｃｍ−３以下とすることが好ましい。
ドリフト層１２に含まれるｎ型不純物の濃度は１×１０１６ｃｍ−３以下であってもよい。ｎ型不純物濃度が低い場合、具体的には、ｎ型不純物の濃度が１×１０１６ｃｍ−３以下である場合、上記ピットの深さが大きくなりやすい。そのため、ｎ型不純物の濃度が１×１０１６ｃｍ−３以下であるドリフト層１２上にｎ型不純物濃度が高い高濃度ｎ型層１９を形成することは、上記ピットの深さの低減に有効である。さらに、ドリフト層１２に含まれるｎ型不純物の濃度は７×１０１５ｃｍ−３以下であってもよい。一方、ドリフト層１２における抵抗値の上昇を抑制する観点からは、２×１０１４ｃｍ−３以上であることが好ましい。
バッファ層１８に含まれるｎ型不純物の濃度は１×１０１６ｃｍ−３を超え１×１０１９ｃｍ−３以下であることが好ましい。結晶性に優れた第２の炭化珪素半導体層１２および高濃度ｎ型層１９を形成することが容易となるからである。
また、炭化珪素半導体基板１０において、他方の主面１０Ｂの、高濃度ｎ型層１９の表面は（０００１）面に対して０°を超え４°以下傾斜していてもよい。つまりオフ角が０°を超え４°以下であってもよい。他方の主面１０Ｂの（０００１）面に対するオフ角が小さい場合、具体的には、オフ角が４°以下である場合、上記ピットの深さが大きくなりやすい。そのため、上記オフ角が４°以下である場合に、他方の主面１０Ｂを含むように高濃度ｎ型層１９を形成することは、上記ピットの深さの低減に有効である。なお、他方の主面１０Ｂの、高濃度ｎ型層１９の表面は（０００−１）面に対して０°を超え４°以下傾斜していてもよい。つまり、他方の主面１０Ｂの、高濃度ｎ型層１９の表面は｛０００１｝面に対して０°を超え４°以下傾斜していてもよい。
［２．測定方法］
高濃度ｎ型層１９、ドリフト層１２、バッファ層１８および炭化珪素基板１１に含まれるｎ型不純物の濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた深さ方向の濃度プロファイル測定により得られる。直径が１５０ｍｍの炭化珪素半導体基板１１においては、たとえば以下のように設定された面内５点の測定値を代表値とすることができる。炭化珪素半導体基板１１の中心を第１点とする。第１点から周辺方向に６０ｍｍ離れた点を第２点とする。第１点を中心として第２点と対称の位置を第３点とする。第４点と第５点はそれぞれ第１点から周辺方向に６０ｍｍ離れ、第４点と第５点を結ぶ直線は第１点を通り、第２点と第３点を結ぶ直線と直交するように構成される。
高濃度ｎ型層１９、ドリフト層１２およびバッファ層１８が積層された状態で、それぞれの層の膜厚を正確に測定することは容易ではない。しかし、高濃度ｎ型層１９、ドリフト層１２およびバッファ層１８それぞれを単層で成膜すると、たとえばＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ−ＩｎｆｒａＲｅｄ ｓｐｅｃｔｒｏｍｅｔｅｒ）や分光エリプソメータを用いて膜厚を測定できる。炭化珪素半導体基板１０を製造するために、高濃度ｎ型層１９、ドリフト層１２およびバッファ層１８それぞれを単層で所望の膜厚になるように成膜条件を設定することにより、積層された状態の膜厚を見積ることができる。また、大まかな膜厚であれば、ＳＩＭＳの深さ方向の濃度プロファイルをとることによって把握可能である。つまり、ドリフト層１２と高濃度ｎ型層１９との膜厚の大小関係、および／またはドリフト層１２とバッファ層１８との膜厚の大小関係は、ＳＩＭＳによって確認できる。なお、炭化珪素半導体基板１１における膜厚測定位置は、上記の濃度測定位置と同じであってもよい。
［３．炭化珪素半導体基板１０の製造方法］
以下の説明では、図２および図１が参照される。Ｓ１０では、炭化珪素基板１１が準備される。たとえば所望の濃度のｎ型不純物を含む４Ｈ−ＳｉＣからなるインゴットがスライスされることにより、炭化珪素基板１１が準備される。炭化珪素基板１１の第２の主面１１Ａは、（０００１）面に対するオフ角が、たとえば４°である。
次に、Ｓ２０では、炭化珪素基板１１上に、エピタキシャル成長が実施される。より詳細には、バッファ層形成（Ｓ２１）、ドリフト層形成（Ｓ２２）および高濃度ｎ型層形成（Ｓ２３）が順次実施される。Ｓ２１では、炭化珪素基板１１の第２の主面１１Ａ上にエピタキシャル成長により４Ｈ−ＳｉＣからなるバッファ層１８が形成される。バッファ層１８は、ＳｉＣを構成するＳｉ（珪素）およびＣ（炭素）の原料ガスに、所望の濃度のｎ型不純物を導入するための不純物用原料ガスが添加されることにより、形成される。Ｓｉの原料ガスとしては、たとえばシラン（ＳｉＨ4）が用いられる。Ｃの原料ガスとしては、たとえばプロパン（Ｃ3Ｈ8）が用いられる。不純物用原料ガスとしてと、窒素（Ｎ）および／またはアンモニア（ＮＨ3）が用いられる。キャリアガスとして水素（Ｈ）が用いられてもよい。
Ｓ２２では、バッファ層１８の第１の主面１８Ａ上にエピタキシャル成長により４Ｈ−ＳｉＣからなるドリフト層１２が形成される。バッファ層１８の形成に引き続き、同一装置内において不純物用原料ガスの導入量を変化させることにより、ドリフト層１２を形成できる。より具体的には、不純物用原料ガスの導入量を所望のドリフト層１２内のｎ型不純物濃度に合わせて減少させることにより、ドリフト層１２を形成できる。なお、シラン、プロパンおよび水素の流量、装置内の圧力等に代表される成膜パラメータについては、適宜変更されてもよい。
Ｓ２３では、ドリフト層１２の第１の主面１２Ａ上にエピタキシャル成長により４Ｈ−ＳｉＣからなる高濃度ｎ型層１９が形成される。第２の炭化珪素半導体層１２の形成に引き続き、同一装置内において不純物用原料ガスの導入量を変化させることにより、高濃度ｎ型層を形成できる。より具体的には、不純物用原料ガスの導入量を所望の高濃度ｎ型層１９内のｎ型不純物濃度に合わせて増加させることにより、高濃度ｎ型層１９を形成できる。なお、シラン、プロパンおよび水素の流量、装置内の圧力等に代表される成膜パラメータについては、適宜変更されてもよい。
以上のようにＳ１０およびＳ２０を経て、本開示にかかる炭化珪素半導体基板１０が製造される。バッファ層１８、ドリフト層１２および高濃度ｎ型層１９は、炭化珪素基板１１の第２の主面１１Ａのオフ角を引き継ぐ。よって、第２の主面１１Ａのオフ角が４°であれば、高濃度ｎ型層１９の第１の主面１９Ａのオフ角は４°である。第１の主面１９Ａのオフ角が小さいほど、ピットの深さは大きくなる傾向がみられる。得られた炭化珪素半導体基板１０に二酸化珪素からなる絶縁膜や金属などの導電体からなる電極を形成することにより、炭化珪素半導体装置を製造できる。
［４．ＭＯＳＦＥＴ１の製造方法］
以下の説明では、図１〜図１１が参照される。Ｓ３０では、イオン注入が実施される。具体的には、たとえばアルミニウム（Ａｌ）イオンなどのｐ型不純物（導電型がｐ型であるキャリアを生成する不純物）となるべきイオンが、ドリフト層１２の内部に注入される。これにより、ドリフト層１２内の第１の主面１２Ａを含む領域にボディ領域１４が所望の間隔で複数形成される（図３参照）。
次に、たとえばリン（Ｐ）イオンなどのｎ型不純物となるべきイオンが、第１の主面１２Ａを含むように上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、ドリフト層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域が、ドリフト領域１３となる（図３参照）。
次に、Ｓ４０では、活性化アニールが実施される。具体的には、ボディ領域１４、ソース領域１５およびコンタクト領域１６が形成された炭化珪素半導体基板１０が、所定の温度に加熱される。これにより不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する（図３参照）。
次に、Ｓ５０では、犠牲酸化膜２９が形成される。具体的には、図３に示される炭化珪素半導体基板１０が、たとえば酸素を含む雰囲気中において加熱される。つまり炭化珪素半導体基板１０が酸化処理される。これにより、他方の主面１０Ｂを覆うように二酸化珪素からなる熱酸化膜である犠牲酸化膜２９が形成される。より具体的には、高濃度ｎ型層１９の第１の主面１９Ａを含む領域（表層領域）の少なくとも一部が酸化されて犠牲酸化膜２９となる（図４参照）。
次に、Ｓ６０では、犠牲酸化膜２９が除去される。具体的には、犠牲酸化膜２９が、たとえばフッ酸により除去される。これにより、以前の工程において他方の主面１０Ｂに形成付近の異常層等が除去される。Ｓ６０の終了後においても、高濃度ｎ型層１９は残留していてもよい（図５参照）。
次に、Ｓ７０では、ゲート絶縁膜２０が形成される。具体的には、炭化珪素半導体基板１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、他方の主面１０Ｂを覆うように二酸化珪素からなる熱酸化膜であるゲート絶縁膜２０が形成される。より具体的には、高濃度ｎ型層１９が酸化されてゲート絶縁膜２０となる。ゲート絶縁膜２０の形成により、高濃度ｎ型層１９は消失する（図６参照）。
次に、Ｓ８０では、ゲート電極３０が形成される。具体的には、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される（図６、図７参照）。
次に、Ｓ９０では、層間絶縁膜４０が形成される。具体的には、たとえばＬＰＣＶＤにより二酸化珪素からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。層間絶縁膜４０は、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料として形成することができる（図７、図８参照）。
次に、Ｓ１００では、コンタクトホール４０Ａが形成される。具体的には、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。詳細には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成できる。コンタクトホール４０Ａからは、ドリフト層１２の第１の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する（図８、図９参照）。
次に、Ｓ１１０では、金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するドリフト層１２の第１の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極６０となるべき金属膜が形成される。詳細には、コンタクトホール４０Ａから露出するドリフト層１２の第１の主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される（図９、図１０参照）。また、同様の構造を有する金属膜が、炭化珪素基板１１の第１の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえば所望の組成を有する金属ターゲットをスパッタリングすることにより実施できる。
次に、Ｓ１２０では、合金化アニールが実施される。具体的には、金属膜が加熱されて合金化される。これにより、ドリフト層１２とオーミック接触するソース電極６０、および炭化珪素基板１１とオーミック接触するドレイン電極７０が得られる（図１０参照）。
次に、Ｓ１３０では、配線が形成される。具体的には、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極６０に接触するように形成される（図１０、図１１参照）。以上の手順により、本開示にかかるＭＯＳＦＥＴ１が製造される。なお、炭化珪素基板１１の第２の主面１１Ａが、（０００−１）面に対するオフ角が、４°である場合も同様の手順により製造される。
［５．ＭＯＳＦＥＴ１の動作］
以下の説明では、図１１が参照される。ゲート電極３０に印加される電圧が閾値電圧未満の状態、すなわちＭＯＳＦＥＴ１がオフの状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３とで形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されてＭＯＳＦＥＴ１がオンの状態になると、ボディ領域１４においてゲート絶縁膜２０を挟んでゲート電極３０に対向する表面層に半転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続された状態となり、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のように、ＭＯＳＦＥＴ１は動作する。
Ｓ５０およびＳ７０において炭化珪素半導体基板１０の他方の主面１０Ｂが酸化される際に、他方の主面１０Ｂには平面視の外形形状が六角形である複数のピットが形成される。このようなピットは、ゲート絶縁膜２０の厚みのばらつきの原因となる。ゲート絶縁膜２０の厚みのばらつきは、電界集中を招き、ＭＯＳＦＥＴ１の絶縁破壊の原因になる場合がある。つまりゲート絶縁膜２０の厚みのばらつきは、ＭＯＳＦＥＴ１の信頼性を低下させる原因になり得る。
本開示にかかる炭化珪素半導体基板１０においては、他方の主面１０Ｂが酸化される時点で他方の主面１０Ｂを含む領域に高濃度ｎ型層１９が存在する。そのため、他方の主面がＳ５０）およびＳ７０において酸化された場合に形成されるピットの深さが低減される。よって、本開示にかかるＭＯＳＦＥＴ１は、ゲート絶縁膜の絶縁破壊に起因する信頼性低下が抑制される。
［６．評価］
不純物濃度とピットの深さとの関係が評価された。そのために４Ｈ−ＳｉＣからなる基板が準備された。基板の主面は、（０００１）面に対するオフ角が４°である。この主面上にエピタキシャル成長により４Ｈ−ＳｉＣからなる半導体層が形成された。半導体層の主面は、（０００１）面に対するオフ角が４°である。半導体層に含まれるｎ型不純物の濃度は、９×１０１５ｃｍ−３および１×１０１９ｃｍ−３の２水準である。半導体層の主面を酸化することにより５０ｎｍの厚みを有する酸化膜が形成された。酸化膜は、酸素雰囲気中において基板を加熱することにより形成された。酸化膜の形成時の加熱温度は１１５０℃および１３５０℃の２水準である。その後、フッ酸により酸化膜が除去された半導体層の主面に形成されたピットの深さが測定された。
ピットの深さの測定は、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により実施した。ＡＦＭとしては、たとえばＶｅｅｃｏ社製の「Ｄｉｍｅｎｓｉｏｎ３００」を用いることができる。また、ＡＦＭのカンチレバー（探針）としては、たとえば、Ｂｒｕｋｅｒ社製の型式「ＮＣＨＶ−１０Ｖ」を用いることができる。ＡＦＭの測定モードはタッピングモードとする。タッピングモードでの測定領域は一辺２０μｍの正方形領域、測定深さは１．０μｍとすることができる。そして、タッピングモードでのサンプリングについては、測定領域内での走査速度を１周期あたり５秒とし、１走査ラインあたりのデータ数を５１２ポイントとし、かつ、走査ライン数を５１２とすることができる。また、カンチレバーの変位制御はピットの深さに対応するように設定される。
Figure 2017006594
表１には、各ｎ型不純物の濃度および酸化温度に対応するピットの深さが示されている。１１５０℃および１３５０℃のいずれの酸化温度においても、ｎ型不純物の濃度を高くすることによりピットの深さが低減されていることが分かる。このことから、酸化膜が形成されるべき炭化珪素層の主面を含むようにｎ型不純物の濃度が高い層を形成しておくことにより、ピットの深さを低減できると予測される。
また、９×１０１５ｃｍ−３および１×１０１９ｃｍ−３のいずれのｎ型不純物の濃度の場合においても、酸化温度を高くすることによりピットの深さが低減されていることが分かる。ピットの深さを低減する観点からは、炭化珪素半導体装置の製造に際して実施される酸化処理（犠牲酸化膜の形成および／またはゲート絶縁膜の形成）における酸化温度は、高く設定することが好ましい。酸化温度は、たとえば１３００℃以上としてもよく、１３５０℃以上としてもよい。一方、酸化温度は、１７００℃以下が好ましい。炭化珪素半導体基板の表面粗さが大きくなり、ゲート絶縁膜の厚みばらつきが大きくなるからである。なお、半導体層の主面は、（０００−１）面に対するオフ角が、４°である場合も同様と考えられる。
本開示においては、炭化珪素半導体基板１０を用いて製造される炭化珪素半導体装置の一例として、ＭＯＳＦＥＴ１について説明した。しかし、製造可能な炭化珪素半導体装置はこれに限られない。たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、他の構造の炭化珪素半導体装置であってもよい。
［７．まとめ］
本開示にかかる炭化珪素半導体基板１０は、第２の主面１１Ａを有する炭化珪素基板１１と、第２の主面１１Ａ上に配置された第１の炭化珪素半導体層であるバッファ層１８と、第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層であるドリフト層１２と、第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層である高濃度ｎ型層１９と、を備える。第１の炭化珪素半導体層であるバッファ層１８は第１の濃度のｎ型不純物を含む。第２の炭化珪素半導体層であるドリフト層１２は第２の濃度のｎ型不純物を含む。第３の炭化珪素半導体層である高濃度ｎ型層１９は第３の濃度のｎ型不純物を含む。第１の濃度は、第２の濃度より高い。第３の濃度は、第２の濃度より高い。
なお、炭化珪素半導体基板１０において、高濃度ｎ型層１９に含まれるｎ型不純物濃度である第３の濃度は１×１０１９ｃｍ−３以上であってもよい。
炭化珪素半導体基板１０において、ドリフト層１２に含まれるｎ型不純物濃度である第２の濃度は１×１０１６ｃｍ−３以下であってもよい。
炭化珪素半導体基板１０において、バッファ層１８に含まれるｎ型不純物濃度である第１の濃度は１×１０１６ｃｍ−３を超え１×１０１９ｃｍ−３以下であってもよい。
なお、炭化珪素半導体基板１０において、高濃度ｎ型層１９に含まれるｎ型不純物濃度である第３の濃度は２×１０２０ｃｍ−３以下であってもよい。
炭化珪素半導体基板１０において、第１の炭化珪素層であるバッファ層１８の厚みは、第２の炭化珪素層であるドリフト層１２の厚みより小さく、第３の炭化珪素層である高濃度ｎ型層１９の厚みは、第２の炭化珪素層であるドリフト層１２の厚みより小さくてもよい。
炭化珪素半導体基板１０において、第３の炭化珪素半導体層である高濃度ｎ型層１９の表面は｛０００１｝面に対して０°を超え４°以下傾斜していてもよい。
本開示にかかる炭化珪素半導体装置の製造方法であるＭＯＳＦＥＴ１の製造方法は、炭化珪素半導体基板１０を準備する工程（Ｓ１０）と、炭化珪素半導体基板１０を酸化処理することにより炭化珪素半導体基板１０の表面に犠牲酸化膜２９を形成する工程（Ｓ５０）と、犠牲酸化膜２９を除去する工程（Ｓ６０）と、犠牲酸化膜２９を除去した後に、炭化珪素半導体基板１０の表面にゲート絶縁膜２０を形成する工程（Ｓ８０）と、を含む。このような製造方法によれば、炭化珪素半導体装置の絶縁破壊に起因する信頼性低下が抑制される。
犠牲酸化膜２９を形成する工程（Ｓ５０）における酸化温度は１３００℃以上であってもよい。ゲート絶縁膜２０を形成する工程（Ｓ８０）における酸化温度は１３００℃以上であってもよい。ピットの深さがより低減されるからである。
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ ＭＯＳＦＥＴ
１０ 炭化珪素半導体基板
１０Ａ 一方の主面
１０Ｂ 他方の主面
１１ 炭化珪素基板
１１Ａ 炭化珪素基板の第２の主面
１１Ｂ 炭化珪素基板の第１の主面
１２ 第２の炭化珪素半導体層
１２Ａ 第２の炭化珪素半導体層の第１の主面
１３ ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
１８ バッファ層
１８Ａ バッファ層の第１の主面
１９ 高濃度ｎ型層
１９Ａ 高濃度ｎ型層の第１の主面
２０ ゲート絶縁膜
２９ 犠牲酸化膜
３０ ゲート電極
４０ 層間絶縁膜
４０Ａ コンタクトホール
６０ ソース電極
７０ ドレイン電極
８０ ソース配線

Claims (11)

  1. 主面を有する炭化珪素基板と、
    前記主面上に配置された第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備え、
    前記第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含み、
    前記第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含み、
    前記第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含み、
    前記第１の濃度は、前記第２の濃度より高く、
    前記第３の濃度は、前記第２の濃度より高い、
    炭化珪素半導体基板。
  2. 前記第３の濃度は１×１０１９ｃｍ−３以上である、
    請求項１に記載の炭化珪素半導体基板。
  3. 前記第２の濃度は１×１０１６ｃｍ−３以下である、
    請求項１または２に記載の炭化珪素半導体基板。
  4. 前記第１の濃度は１×１０１６ｃｍ−３を超え１×１０１９ｃｍ−３以下である、
    請求項１〜３のいずれか１項に記載の炭化珪素半導体基板。
  5. 前記第３の濃度は２×１０２０ｃｍ−３以下である、
    請求項１〜４のいずれか１項に記載の炭化珪素半導体基板。
  6. 前記第１の炭化珪素層の厚みは、前記第２の炭化珪素層の厚みより小さく、
    前記第３の炭化珪素層の厚みは、前記第２の炭化珪素層の厚みより小さい、
    請求項１〜５のいずれか１項に記載の炭化珪素半導体基板。
  7. 前記第３の炭化珪素半導体層の表面は｛０００１｝面に対して０°を超え４°以下傾斜している、
    請求項１〜６のいずれか１項に記載の炭化珪素半導体基板。
  8. 主面を有する炭化珪素基板と、
    前記主面上に配置された第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層上に配置された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上に直接配置された第３の炭化珪素半導体層と、を備え、
    前記第１の炭化珪素半導体層は第１の濃度のｎ型不純物を含み、
    前記第２の炭化珪素半導体層は第２の濃度のｎ型不純物を含み、
    前記第３の炭化珪素半導体層は第３の濃度のｎ型不純物を含み、
    前記第１の濃度は１×１０１６ｃｍ−３を超え１×１０１９ｃｍ−３以下であり、
    前記第２の濃度は１×１０１６ｃｍ−３以下であり、
    前記第３の濃度は１×１０１９ｃｍ−３以上２×１０２０ｃｍ−３以下であり、
    前記第３の炭化珪素半導体層の表面は｛０００１｝面に対して０°を超え４°以下傾斜している、
    炭化珪素半導体基板。
  9. 請求項１〜８のいずれか１項に記載の前記炭化珪素半導体基板を準備する工程と、
    前記炭化珪素半導体基板を酸化処理することにより前記炭化珪素半導体基板の表面に犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜を除去する工程と、
    前記犠牲酸化膜を除去した後に、前記炭化珪素半導体基板の表面にゲート絶縁膜を形成する工程と、を含む、
    炭化珪素半導体装置の製造方法。
  10. 前記犠牲酸化膜を形成する工程における酸化温度は１３００℃以上である、
    請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記ゲート絶縁膜を形成する工程における酸化温度は１３００℃以上である、
    請求項９または１０に記載の炭化珪素半導体装置の製造方法。
JP2016535078A 2015-07-08 2016-03-25 炭化珪素半導体基板および炭化珪素半導体装置の製造方法 Active JP6652055B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015136889 2015-07-08
JP2015136889 2015-07-08
PCT/JP2016/059707 WO2017006594A1 (ja) 2015-07-08 2016-03-25 炭化珪素半導体基板および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2017006594A1 true JPWO2017006594A1 (ja) 2018-04-19
JP6652055B2 JP6652055B2 (ja) 2020-02-19

Family

ID=57685390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016535078A Active JP6652055B2 (ja) 2015-07-08 2016-03-25 炭化珪素半導体基板および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP6652055B2 (ja)
WO (1) WO2017006594A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7031709B2 (ja) 2020-09-17 2022-03-08 住友電気工業株式会社 六方晶化合物半導体の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173584A (ja) * 2004-11-16 2006-06-29 Toshiba Corp 半導体装置
JP2011171374A (ja) * 2010-02-16 2011-09-01 Sumitomo Electric Ind Ltd 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2013247252A (ja) * 2012-05-25 2013-12-09 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173584A (ja) * 2004-11-16 2006-06-29 Toshiba Corp 半導体装置
JP2011171374A (ja) * 2010-02-16 2011-09-01 Sumitomo Electric Ind Ltd 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2013247252A (ja) * 2012-05-25 2013-12-09 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP6652055B2 (ja) 2020-02-19
WO2017006594A1 (ja) 2017-01-12

Similar Documents

Publication Publication Date Title
JP6835192B2 (ja) 炭化珪素半導体装置
US20130292702A1 (en) Semiconductor device and method for manufacturing same
US8941120B2 (en) Semiconductor device and method for manufacturing the same
WO2014068813A1 (ja) 半導体装置
JP5526291B1 (ja) 半導体装置及びその製造方法
JPWO2010116887A1 (ja) 絶縁ゲート型電界効果トランジスタ
EP2717318A1 (en) Silicon carbide semiconductor device and method for manufacturing same
US9177856B2 (en) Semiconductor device and method for manufacturing same
KR20140049986A (ko) 반도체 장치의 제조 방법
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
US9263527B2 (en) Silicon carbide semiconductor device and method of manufacturing same
TW201237968A (en) Production method for semiconductor device
US20130134442A1 (en) Semiconductor device and method for manufacturing same
JP6500628B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5870672B2 (ja) 半導体装置
US20130149853A1 (en) Method for manufacturing semiconductor device
KR20130141339A (ko) 반도체 장치의 제조 방법
US8829605B2 (en) Semiconductor device having deep and shallow trenches
JP6652055B2 (ja) 炭化珪素半導体基板および炭化珪素半導体装置の製造方法
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
US20130221375A1 (en) Silicon carbide semiconductor device and method for manufacturing same
JP6206012B2 (ja) 炭化珪素半導体装置
US8796123B2 (en) Method of manufacturing silicon carbide semiconductor device
JP6070790B2 (ja) 半導体装置の製造方法および半導体装置
JP6743933B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200106

R150 Certificate of patent or registration of utility model

Ref document number: 6652055

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250