CN105938846B - 具有电荷平衡的内沟槽结构的双极型半导体器件 - Google Patents

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Abstract

本申请公开了具有电荷平衡的内沟槽结构的双极型半导体器件的各个实施例。这种器件包括附着在具有第二导电类型的阳极层上的具有第一导电类型的漂移区。该器件还包括穿过具有第二导电类型的反型区延伸到漂移区中的第一和第二控制沟槽，每个第一和第二控制沟槽由具有第一导电类型的阴极扩散部界边。另外，该器件包括内沟槽结构，其在漂移区内位于第一与第二控制沟槽之间。内沟槽结构包括一个或多个具有第一导电类型的导电区以及一个或多个具有第二导电类型的导电区，一个或多个具有第一导电类型的导电区与一个或多个具有第二导电类型的导电区使得内沟槽结构大致电荷平衡。

Description

具有电荷平衡的内沟槽结构的双极型半导体器件
技术领域
本发明申请要求2015年3月5日递交的、名称为“用于高频应用的具有PNN结构的超级结IGBT”的临时申请No.62/128，922的优先权。该临时申请的全文结合在本发明申请中引作参考。
背景技术
适于用作为诸如绝缘栅双极型晶体管(IGBT)的功率开关的双极型半导体器件例如可以在多种不同的应用中采用。例如，IGBT可以在电机驱动逆变器以及在直流(DC)对直流电源整流器中用作为功率开关。在这些以及其它功率应用中，关断损耗(E关)与接通压降(V通)通常是关键的操作参数，从而在快速切换/开关的过程中具有低V通以及大致最小的E关的IGBT是特别期望的。
然而，随着切换/开关速度增加，包括E关的切换损耗大体上由双极型功率开关体现了总功率损耗的一大部分。此外，用于在快速切换的过程中最小化E关的传统的技术能够对双极型功率开关的接通特性、例如V通产生不期望的后果。
发明内容
本发明旨在提出一种双极型半导体器件，其具有电荷平衡的内沟槽结构，大致如至少一个附图所示和/或结合至少一个附图所描述那样，并且如权利要求书所提出那样。
根据本发明的一个方面，提供了一种双极型半导体器件，其包括：
具有第一导电类型的漂移区，所述漂移区附着在阳极层上，所述阳极层具有与所述第一导电类型相反的第二导电类型；
穿过具有所述第二导电类型的反型区延伸到所述漂移区中的第一控制沟槽和第二控制沟槽，所述第一控制沟槽和第二控制沟槽每个由阴极扩散部界边；
内沟槽结构，所述内沟槽结构包含至少一个具有所述第一导电类型的第一导电区以及至少一个具有所述第二导电类型的第二导电区，所述内沟槽结构在所述漂移区中位于所述第一控制沟槽与所述第二控制沟槽之间；
所述至少一个第一导电区和所述至少一个第二导电区被构造成使得所述内沟槽结构大致电荷平衡。
可选地，所述内沟槽结构包括两个所述第一导电区以及一个所述第二导电区，所述第二导电区位于所述两个第一导电区之间。
可选地，所述内沟槽结构包括第一数量的多个所述第一导电区以及第二数量的多个所述第二导电区，所述第一数量大于所述第二数量。
可选地，所述内沟槽结构包括第一数量的多个所述第一导电区以及第二数量的多个所述第二导电区，其中，每个所述第二导电区位于两个所述第一导电区之间。
可选地，所述内沟槽结构并未位于所述第一控制沟槽或所述第二控制沟槽下方。
可选地，所述内沟槽结构邻接所述反型区。
可选地，所述漂移区邻接所述至少一个第一导电区但不邻接所述至少一个第二导电区。
可选地，所述双极型半导体器件还包括增强层，所述增强层具有所述第一导电类型并位于所述漂移区与所述反型区之间，其中，所述内沟槽结构邻接所述增强层。
可选地，所述双极型半导体器件还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述阳极层与所述漂移区之间，所述内沟槽结构与所述缓冲层由所述漂移区隔开。
可选地，所述双极型半导体器件还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述阳极层与所述漂移区之间，所述内沟槽结构邻接所述缓冲层。
根据本发明的另一个方面，还提供了一种绝缘栅双极型晶体管(IGBT)，其包括：
具有第一导电类型的漂移区，所述漂移区附着在集电极上，所述集电极具有与所述第一导电类型相反的第二导电类型；
穿过具有所述第二导电类型的基极延伸到所述漂移区中的第一栅极沟槽和第二栅极沟槽，所述第一栅极沟槽和第二栅极沟槽每个由发射极扩散部界边；
内沟槽结构，所述内沟槽结构包含至少一个具有所述第一导电类型的第一导电区以及至少一个具有所述第二导电类型的第二导电区，所述内沟槽结构位于所述第一栅极沟槽与所述第二栅极沟槽之间；
所述至少一个第一导电区和所述至少一个第二导电区被构造成使得所述内沟槽结构大致电荷平衡。
可选地，所述内沟槽结构包括两个所述第一导电区以及一个所述第二导电区，所述第二导电区位于所述两个第一导电区之间。
可选地，所述内沟槽结构包括第一数量的多个所述第一导电区以及第二数量的多个所述第二导电区，所述第一数量大于所述第二数量。
可选地，所述内沟槽结构包括第一数量的多个所述第一导电区以及第二数量的多个所述第二导电区，其中，每个所述第二导电区位于两个所述第一导电区之间。
可选地，所述内沟槽结构并未位于所述第一栅极沟槽或所述第二栅极沟槽下方。
可选地，所述内沟槽结构邻接所述基极。
可选地，所述漂移区邻接所述至少一个第一导电区，但不邻接所述至少一个第二导电区。
可选地，所述绝缘栅双极型晶体管还包括增强层，所述增强层具有所述第一导电类型并位于所述漂移区与所述基极之间，其中，所述内沟槽机构邻接所述增强层。
可选地，所述绝缘栅双极型晶体管还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述集电极与所述漂移区之间，所述内沟槽结构与所述缓冲层由所述漂移区隔开。
可选地，所述绝缘栅双极型晶体管还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述集电极与所述漂移区之间，所述内沟槽结构邻接所述缓冲层。
附图说明
图1是剖视图，示出了根据一个实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件的一部分；
图2是剖视图，示出了根据另一个实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件的一部分；
图3是剖视图，示出了根据另一个实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件的一部分；
图4是剖视图，示出了根据另一个实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件的一部分。
具体实施方式
以下的说明包含与本说明书中的实施方式有关的具体信息。本领域技术人员将清楚，本说明书能够以与在此具体公开不同的方式被实施。本申请文件及其详细说明的附图指的仅仅是示意性的实施方式。如果没有另外说明的话，图中的相同或相应的元素可以由相同或相应的附图标记表示。此外，本申请中的附图以及说明大体上是非成比例的，并不将与真实相对尺寸对应。
图1是剖视图，示出了根据一个实施例的示意性双极型半导体器件100的一部分，该双极型半导体器件具有电荷平衡的内沟槽结构。如图1所示，双极型半导体器件100被实施为垂直功率器件，其包含位于半导体基片102的底表面104上的P型阳极层110、以及附于P型阳极层110上的N型漂移区114。另外，P型反型区(inversion region)116附着在N型漂移区114上。进一步如图1所示，双极型半导体器件100包括N型缓冲或场截止层112(此后“缓冲层112”)、以及在P型反型区116中形成的N型阴极扩散部128和P型接触部118。
双极型半导体器件100还包括第一控制沟槽120a以及第二控制沟槽120b，每个控制沟槽自半导体基片102的顶表面106穿过P型反型区116延伸到N型漂移区114中。进一步如图1所示，第一控制沟槽120a和第二控制沟槽120b每个由N型阴极扩散部128界边，并包括控制沟槽绝缘子122以及控制沟槽电极124。另外，双极型半导体器件100包括内沟槽结构130，所述内沟槽结构在N型漂移区114中位于第一控制沟槽120a与第二控制沟槽120b之间并延伸到半导体基片102的顶表面106下方一深度138处。如图1所示，内沟槽结构130包括一个或多个N型区134以及一个或多个P型区136。一个或多个N型区134以及一个或多个P型区136被构造成使得内沟槽结构130大致电荷平衡。
注意的是，在操作中，双极型半导体器件100被构造成穿过P型反型区116在N型阴极扩散部128下方以及紧邻第一控制沟槽120a和第二控制沟槽120b的区域中产生导电通道。因而，在双极型半导体器件100被接通/通电时，导电通道(图1中未示出)作为穿过P型反型区116的N型导电通道被产生，从而使得电荷载体在N型阴极扩散部128与P型阳极层110之间转移。
另外注意的是，尽管如图1所示的实施例示出了双极型半导体器件100具有P型阳极层110、N型缓冲层112、N型漂移区114、P型反型区116、N型阴极扩散部128、并被构造成产生N型导电通道，但是该视图仅仅是示意性的。在其它的实施例中，所述的极性可以被颠倒。也就是说，双极型半导体器件100可以具有与P型阳极层110对应的N型层、P型缓冲层、P型漂移区、N型反型区、与N型阴极扩散部128对应的P型扩散部，并且可以被构造成邻近第一控制沟槽120a和第二控制沟槽120b产生P型导电通道。
根据一个示意性实施例，双极型半导体器件100可以采取绝缘栅双极型晶体管(IGBT)的形式。在该实施例中，P型阳极层110对应于IGBT的P型集电层，P型反型区116对应于IGBT的P型基极，并且N型阴极扩散部128对应于IGBT的N型发射极扩散部。而且，在双极型半导体器件100被实施为IGBT时，第一控制沟槽120a和第二控制沟槽120b分别对应于栅极沟槽，每个包括栅介电体以及栅电极，它们分别对应于控制沟槽绝缘子122以及控制沟槽电极124。
例如，半导体基片102可以是硅(Si)基片或者碳化硅(SiC)基片。在一些实施例中，半导体基片102可以包括在半导体基片102的外延硅层中形成的N型漂移区144以及P型反型区116。例如，这种外延硅层的形成可以通过本领域已知的任何合适的方法如化学蒸镀(CVD)或分子束外延(MBE)来实现。然而，更常见地，N型漂移区114和P型反型区116可以在包含在半导体基片102中的任何合适的单或复合半导体层中形成。
因而，在其它实施例中，N型漂移区114和P型反型区116无需通过外延生长被形成、和/或无需由硅形成。例如，在一个替代性的实施例中，N型漂移区114和P型反型区116可以在半导体基片102的浮区硅层(float zone silicon layer)中形成。在其它实施例中，N型漂移区114和P型反型区116可以在被形成为半导体基片102的一部分的应变或非应变锗层。此外，在一些实施例中，半导体基片102可以包括附加的层，例如位于P型阳极层110与N型漂移层114之间的N型缓冲层112，如图1所示。
P型反型区116可以通过植入以及热学扩散被形成。例如，硼(B)掺杂物可以被植入到半导体基片102中并被扩散以形成P型反型区116。此外，P型反型区116的P型接触部118可以是采用用于形成P型反型区116的同一掺杂物种类的P型反型区116的更高掺杂的区域。
控制沟槽绝缘子122可以利用本领域中通常采用的任何材料以及任何技术而被形成。例如，控制沟槽绝缘子122可以由氧化硅形成，并且可以被沉积或热学生长以衬垫(line)第一控制沟槽120a和第二控制沟槽120b。控制沟槽电极124也可以利用本领域中通常所用的任何材料被形成。例如，控制沟槽电极124可以由掺杂的多晶硅或金属形成。尽管在图1中没有详细地示出，但是控制沟槽电极124可以在相对于图1所示的剖视图的第三维中彼此电连接。
如图1所示，第一控制沟槽120a和第二控制沟槽120b中的每个由N型阴极扩散部128界边。N型阴极扩散部128可以利用本领域中已知的任何传统的技术在P型反型区116中被选择性地形成。例如，磷(P)或砷(As)掺杂物可以被植入到P型反型区116中并扩散以形成N型阴极扩散部128。就像针对控制沟槽电极124的情况那样，并且尽管在图1中没有详细示出，N型阴极扩散部128可以在相对于图1所示的剖视图的第三维中彼此电连接。
如上所述，内沟槽结构130包括至少一个N型区134以及至少一个P型区136。此外，并且如图1所示，在一些实施例中，内沟槽结构130可以包括多个N型区134以及多个P型区136。然而，无论在哪个实施例中，内沟槽结构130都不会包括数量比N型区134更多的P型区136。换句话说，尽管N型区134的数量可以等于或大于P型区136的数量，但是N型区134的数量绝不能小于P型区136的数量。
例如，在一个实施例中，内沟槽结构130可以包括由一个P型区136邻接的一个N型区134。在另一个示意性实施例中，内沟槽结构130可以包括两个N型区134以及位于这两个N型区134之间且与它们邻接的一个P型区136。在另一个示意性实施例中，内沟槽结构130可以包括多个N型区134以及多个P型区136，其中，每个P型区136位于两个N型区134之间。
内沟槽结构130的N型区134和P型区136可以具有这样的掺杂浓度，该掺杂浓度大于N型漂移区114的掺杂浓度且小于N型阴极扩散部128的掺杂浓度。在一个实施例中，N型区134和P型区136可以具有与N型缓冲层112大致相同的掺杂浓度。例如，N型区134和P型区136可以具有从大约1×1015/cm3至大约1×1016/cm3的掺杂浓度，而N型漂移区14的掺杂浓度大体上是从大约1×1013/cm3至大约2×1014/cm3。
注意到的是，内沟槽结构130并不位于第一控制沟槽120a或第二控制沟槽120b下方。也就是说，内沟槽结构130位于第一控制沟槽120a与第二控制沟槽120b之间，但并非在第一控制沟槽120a或第二控制沟槽120b中的任一个下方延伸。此外，根据如图1所示的示意性实施例，内沟槽结构130邻接P型反型区116并在N型漂移区114中终止于深度138处，其是在N型缓冲层112上方。换句话说，在一些实施例中，内沟槽结构130邻接P型反型区116，同时与N型缓冲层112由N型漂移区114隔开。
如上所述，N型区134和P型区136被构造成使得内沟槽结构130大致电荷平衡。在N型区134的表面掺杂密度(其等于N型区134的掺杂密度乘以N型区134的面积(即宽度×深度))大致等于P型区136的表面掺杂密度(其类似地被计算)时，内沟槽结构130的这种大致电荷平衡得以实现。在关断双极型半导体器件100的过程中，由于N型区134和P型区136的二维快速耗尽，耗尽区从N型漂移区114的顶部至N型缓冲层112快速地形成，这也实现了深电荷载体的快速提取。
因此，双极型半导体器件100的延迟时间与关断时间可以被减小，而关状态中的压阻由于内沟槽结构130的出现而得以促进。在关断的过程中，电荷平衡的内沟槽结构130有助于电荷载体从被导电调制的N型漂移区114排出，因而显著增加了双极型半导体器件100的切换速度以及关断性能。换句话说，电荷平衡的内沟槽结构130使得双极型半导体器件100与诸如传统的IGBT的传统双极型半导体器件相比具有较低的关断损耗(E关)、较短的延迟时间(Td)、以及较短的关断时间(Tf)。此外，上述优点可以在将双极型半导体器件100的接通压降(V通)维持在期望低级别的前提下实现。
转到图2，图2是剖视图，示出了根据另一实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件200的一部分。如图2所示，双极型半导体器件200被实施为垂直功率器件，其包括位于半导体基片202的底表面204上的P型阳极层210、以及附着在P型阳极层210上的N型漂移区214。另外，P型反型区216附着在N型漂移区214上。进一步如图2所示，双极型半导体器件200包括N型缓冲层212、以及在P型反型区216中形成的N型阴极扩散部228以及P型接触部218。
双极型半导体器件200还包括第一控制沟槽220以及第二控制沟槽220b，它们每个从半导体基片202的顶表面206穿过P型反型区216延伸到N型漂移区214中。进一步如图2所示，每个第一控制沟槽220和第二控制沟槽220b由N型阴极扩散部228界边，并且包括控制沟槽绝缘子222以及控制沟槽电极224。另外，双极型半导体器件200包括在N型漂移区214中位于第一控制沟槽220a与第二控制沟槽220b之间的内沟槽结构230。如图1所示，内沟槽结构230包括一个或多个N型区234以及一个或多个P型区236。一个或多个N型区234与一个或多个P型区236被构造成使得内沟槽结构230大致电荷平衡。
双极型半导体器件200基本上对应于图1中的双极型半导体器件100。也就是说，图2中的半导体基片202、P型阳极层210、N型缓冲层212、以及N型漂移区214分别基本上对应于图1中的半导体基片102、P型阳极层110、N型缓冲层112、以及N型漂移区114，并且可以共享有助于上述那些对应特征的任何特性。
另外，图2中的P型反型区216、P型接触部218、以及N型阴极扩散部228分别基本上对应于图1中的P型反型区116、P型接触部118、以及N型阴极扩散部128，并且可以共享有助于上述那些对应特征的任何特性。此外，图2中的分别包括控制沟槽绝缘子222和控制沟槽电极224的第一控制沟槽220a和第二控制沟槽220b分别基本上对应于图1中的分别包括控制沟槽绝缘子122和控制沟槽电极124的第一控制沟槽120a和第二控制沟槽120b，并且可以共享有助于上述那些对应特征的任何特性。此外，注意到的是，像图1中的双极型半导体器件100那样，图2中的双极型半导体器件200可以采取IGBT的形式。
如图2所示，内沟槽结构230包括至少一个N型区234以及至少一个P型区236。此外，并且如图1所示，在一些实施例中，内沟槽结构230可以包括多个N型区234以及多个P型区236。然而，无论在哪个实施例中，内沟槽结构230都不会包括数量比N型区234更多的P型区236。换句话说，尽管N型区234的数量可以等于或大于P型区236的数量，但是N型区234的数量绝不能小于P型区236的数量。
例如，在一个实施例中，内沟槽结构230可以包括由一个P型区236邻接的一个N型区234。在另一个示意性实施例中，内沟槽结构230可以包括两个N型区234以及位于这两个N型区234之间且与它们邻接的一个P型区236。在另一个示意性实施例中，内沟槽结构230可以包括多个N型区234以及多个P型区236，其中，每个P型区236位于两个N型区234之间。
N型区234和P型区236基本上对应于图1中的N型区134和P型区136，并且可以共享有助于上述那些对应特征的任何特性。注意的是，内沟槽结构230并不位于第一控制沟槽220a下方或者并不位于第二控制沟槽220b下方。也就是说，内沟槽结构230位于第一控制沟槽220a与第二控制沟槽220b之间，但是并未在第一控制沟槽220a或第二控制沟槽220b任一个的下方延伸。
此外，根据如图2所示的示意性实施例，内沟槽结构230穿过N型漂移区214延伸，以邻接N型缓冲层212。换句话，在一些实施例中，内沟槽结构230在同时邻接N型缓冲层212的情况下邻接P型反型区216。因此，在内沟槽结构230都邻接P型反型区216以及N型缓冲层212且包括比P型区236更多的N型区234的实施例中，N型区234由N型漂移区214邻接。因而，在内沟槽结构230都邻接P型反型区216以及N型缓冲层212且包括比P型区236更多的N型区234的一些实施例中，内沟槽结构230没有一部分与N型漂移区214形成PN结。
如上所述，N型区234以及P型区236被构造成使得内沟槽结构230大致电荷平衡。在双极型半导体器件200的关断过程中，由于N型区234和P型区236的二维快速耗尽，耗尽区从N型漂移区214的顶部至N型缓冲层212快速地延伸，这也实现了深电荷载体的快速提取。
因此，双极型半导体器件200的延迟时间与关断时间可以被减小，而关状态中的压阻由于内沟槽结构230的出现而得以促进。在关断的过程中，电荷平衡的内沟槽结构230有助于电荷载体从被导电调制的N型漂移区214排出，因而显著增加了双极型半导体器件200的切换速度以及关断性能。换句话说，电荷平衡的内沟槽结构230使得双极型半导体器件200与诸如传统的IGBT的传统双极型半导体器件相比具有较低的关断损耗E关、较短的Td、以及较短的Tf。此外，上述优点可以在将双极型半导体器件200的V通维持在期望低级别的前提下实现。
转到图3，图3是剖视图，示出了根据另一实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件300的一部分。如图3所示，双极型半导体器件300被实施为垂直功率器件，其包括位于半导体基片302的底表面304上的P型阳极层310、以及附着在P型阳极层310上的N型漂移区314。另外，P型反型区316附着在N型漂移区314上。进一步如图3所示，双极型半导体器件300包括N型缓冲层312、以及在P型反型区316中形成的N型阴极扩散部328和P型接触部318。此外，双极型半导体器件300还包括位于N型漂移区314与P型反型区316之间的N型增强层340。
双极型半导体器件300还包括第一控制沟槽320a以及第二控制沟槽320b，它们每个从半导体基片302的顶表面306、穿过P型反型区316、穿过N型增强层340延伸到N型漂移区314中。进一步如图3所示，第一控制沟槽320a和第二控制沟槽320b中的每个由N型阴极扩散部328界边，并包括控制沟槽绝缘子322以及控制沟槽电极324。另外，双极型半导体器件300包括内沟槽结构330，其在N型漂移区314内位于第一控制沟槽320a与第二控制沟槽320b之间并延伸至半导体基片302的顶表面306下方一深度338处。如图1所示，内沟槽结构330包括一个或多个N型区334以及一个或多个P型区336。一个或多个N型区334与一个或多个P型区336使得内沟槽结构330大致电荷平衡。
双极型半导体器件300基本上对应于图1中的双极型半导体器件100。也就是说，图3中的半导体基片302、P型阳极层310、N型缓冲层312、以及N型漂移区314分别基本上对应于图1中的半导体基片102、P型阳极层110、N型缓冲层112、以及N型漂移区114，并且可以共享有助于上述那些对应特征的任何特性。
另外，图3中的P型反型区316、P型接触部318、以及N型阴极扩散部328分别基本上对应于图1中的P型反型区116、P型接触部118、以及N型阴极扩散部128，并且可以共享有助于上述那些对应特征的任何特性。此外，图3中的各自包括控制沟槽绝缘子322和控制沟槽电极324的第一控制沟槽320a和第二控制沟槽320b分别基本上对应于图1中的各自包括控制沟槽绝缘子122和控制沟槽电极124的第一控制沟槽120a和第二控制沟槽120b，并且可以共享有助于上述那些对应特征的任何特性。此外，注意的是，像图1中的双极型半导体器件100那样，图3中的双极型半导体器件300可以采取IGBT的形式。
如图3所示，N型增强层340位于N型漂移区314与P型反型区316之间。例如，磷或砷掺杂物可以被植入到N型漂移区314中以产生N型增强层340，所述N型增强层具有的掺杂浓度从大约1×1015/cm3至大约1×1016/cm3。
根据如图3所示的实施例，内沟槽结构330包括至少一个N型区334以及至少一个P型区336。此外，并且如图1所示，在一些实施例中，内沟槽结构330可以包括多个N型区334以及多个P型区336。然而，无论在哪个实施例中，内沟槽结构330都不会包括数量比N型区334更多的P型区336。换句话说，尽管N型区334的数量可以等于或大于P型区336的数量，但是N型区334的数量绝不能小于P型区336的数量。
例如，在一个实施例中，内沟槽结构330可以包括由一个P型区336邻接的一个N型区334。在另一个示意性实施例中，内沟槽结构330可以包括两个N型区334以及位于这两个N型区334之间且与它们邻接的一个P型区336。在另一个示意性实施例中，内沟槽结构330可以包括多个N型区334以及多个P型区336，其中，每个P型区336位于两个N型区334之间。
内沟槽结构330的N型区334、P型区336、以及深度338基本上对应于图1中的内沟槽结构130的N型区134、P型区136、以及深度138，并且可以共享有助于上述那些对应特征的任何特性。注意的是，内沟槽结构330并未位于第一控制沟槽320a或第二控制沟槽320b下方。也就是说，内沟槽结构330位于第一控制沟槽320a与第二控制沟槽320b之间，但并不在第一控制沟槽320a或第二控制沟槽320b任一下方延伸。此外，根据如图3所示的示意性实施例，内沟槽结构330邻接N型增强层340并在N型漂移区314中终止于深度338处，这是在N型缓冲层312上方。换句话说，在一些实施例中，内沟槽结构330邻接N型增强层340而同时与N型缓冲层312通过N型漂移区314隔开。
如上所述，N型区334和P型区336被构造成使得内沟槽结构330大致电荷平衡。在双极型半导体器件300的关断过程中，由于N型区334和P型区336的二维快速耗尽，耗尽区从N型漂移区314的顶部至N型缓冲层312快速地延伸，这也实现了深电荷载体的快速提取。
因此，双极型半导体器件300的延迟时间与关断时间能够被减小，而关状态中的压阻由于内沟槽结构330的出现而得以促进。在关断的过程中，电荷平衡的内沟槽结构330有助于电荷载体从被导电调制的N型漂移区314排出，因而显著增加了双极型半导体器件300的切换速度以及关断性能。换句话说，电荷平衡的内沟槽结构330使得双极型半导体器件300与诸如传统的IGBT的传统双极型半导体器件相比具有较低的关断损耗E关、较短的Td、以及较短的Tf。此外，上述优点可以在将双极型半导体器件300的V通维持在期望低级别的前提下实现。
现在参看图4，图4是剖视图，示出了根据另一实施例的具有电荷平衡的内沟槽结构的示意性双极型半导体器件400的一部分。如图4所示，双极型半导体器件400被实施为垂直功率器件，其包括位于半导体基片402的底表面404上的P型阳极层410、以及附着在P型阳极层410上的N型漂移区414。另外，P型反型区416附着在N型漂移区414上。进一步如图4所示，双极型半导体器件400包括N型缓冲层412、以及在P型反型区416中形成的N型阴极扩散部428和P型接触部418。此外，双极型半导体器件400还包括N型增强层440，其位于N型漂移区414与P型反型区416之间。
双极型半导体器件400还包括第一控制沟槽420a和第二控制沟槽420b，它们每个自半导体基片402的顶表面406、穿过P型反型区416、穿过N型增强层440延伸到N型漂移区414中。进一步如图4所示，第一控制沟槽420a和第二控制沟槽420b中的每个由N型阴极扩散部428界边，并且包括控制沟槽绝缘子422以及控制沟槽电极424。另外，双极型半导体器件400包括内沟槽结构430，其在N型漂移区414中位于第一控制沟槽420a与第二控制沟槽420b之间。如图4所示，内沟槽结构430包括一个或多个N型区434以及一个或多个P型区436。一个或多个N型区434与一个或多个P型区436使得内沟槽结构430大致电荷平衡。
双极型半导体器件400基本上对应于图1中的双极型半导体器件100。也就是说，图4中的半导体基片402、P型阳极层410、N型缓冲层412、以及N型漂移区414分别基本上对应于图1中的半导体基片102、P型阳极层110、N型缓冲层112、以及N型漂移区114，并且可以共享有助于上述那些对应特征的任何特性。
另外，图4中的P型反型区416、P型接触部418、以及N型阴极扩散部428分别基本上对应于图1中的P型反型区116、P型接触部118、以及N型阴极扩散部128，并且可以共享有助于上述那些对应特征的任何特性。此外，图4中的各自包括控制沟槽绝缘子422和控制沟槽电极424的第一控制沟槽420a和第二控制沟槽420b分别基本上对应于图1中的各自包括控制沟槽绝缘子122和控制沟槽电极124的第一控制沟槽120a和第二控制沟槽120b，并且可以共享有助于上述那些对应特征的任何特性。
此外，图4中的N型增强层440基本上对应于图3中的N型增强层340，并且可以共享有助于上述那些对应特征的任何特性。因而，像分别在图1和3中的双极型半导体器件100和300那样，图4中的双极型半导体器件400可以采取IGBT的形式。
根据如图4所示的实施例，内沟槽结构430包括至少一个N型区434以及至少一个P型区436。此外，并且如图1所示，在一些实施例中，内沟槽结构434可以包括多个N型区434以及多个P型区436。然而，无论在哪个实施例中，内沟槽结构430都不会包括数量比N型区434更多的P型区436。换句话说，尽管N型区434的数量可以等于或大于P型区436的数量，但是N型区434的数量绝不能小于P型区436的数量。
例如，在一个实施例中，内沟槽结构430可以包括由一个P型区436邻接的一个N型区434。在另一个示意性实施例中，内沟槽结构430可以包括两个N型区434以及位于这两个N型区434之间且与它们邻接的一个P型区436。在另一个示意性实施例中，内沟槽结构430可以包括多个N型区434以及多个P型区436，其中，每个P型区436位于两个N型区434之间。
N型区434和P型区436基本上对应于图1中的N型区134和P型区136，并且可以共享有助于上述那些对应特征的任何特性。注意的是，内沟槽结构430并未位于第一控制沟槽420a下方或第二控制沟槽420b下方。也就是说，内沟槽结构430位于第一控制沟槽420a与第二控制沟槽420b之间，但并不在第一控制沟槽420a或第二控制沟槽420b任一个下方延伸。
此外，根据如图4所示的示意性实施例，内沟槽结构430穿过N型漂移区414延伸以邻接N型缓冲层412。换句话说，在一些实施例中，内沟槽结构430邻接N型增强层440而同时邻接N型缓冲层412。因此，在内沟槽结构430都邻接N型增强层440以及N型缓冲层412且包括比P型区436更多数量的N型区434的实施例中，N型区434由N型漂移区414邻接。因而，在内沟槽结构430都邻接N型增强层440以及N型缓冲层412且包括比P型区436更多数量的N型区434的一些实施例中，内沟槽结构430没有一部分与N型漂移区414形成PN结。
N型区434以及P型区436被构造成使得内沟槽结构430大致电荷平衡，参照内沟槽结构130如上所述那样。因此，在双极型半导体器件400的关断过程中，由于N型区434和P型区436的二维快速耗尽，耗尽区从N型漂移区414的顶部至N型缓冲层412快速地延伸，这也实现了深电荷载体的快速提取。
因此，双极型半导体器件400的延迟时间与关断时间可以被减小，而关状态中的压阻由于内沟槽结构430的出现而得以促进。在关断的过程中，电荷平衡的内沟槽结构430有助于电荷载体从被导电调制的N型漂移区414排出，因而显著增加了双极型半导体器件400的切换速度以及关断性能。
因此，本申请公开了具有电荷平衡的内沟槽结构的双极型半导体器件的实施例。正如本申请所公开的那样，将这种电荷平衡的内沟槽结构结合到双极型半导体器件中使得双极型半导体器件与诸如IGBT的传统器件相比具有较低的E关、较短的Td以及较短的Tf。此外，这些优点可以在维持双极型半导体器件的V通处于期望低的级别时实现。
由上述说明表明，在不脱离本发明的内容的前提下，各自不同的技术可以用于实施本发明。此外，尽管说明书已经参照特定的实施例被描述，但是本领域技术人员应当清楚在不脱离这些描述的前提下可以在形式和细节方面进行改变。这样，描述的实施例应当认为都是示意性且非限制性的。还应当理解的是，本申请并不限于在此所述的具体实施例，在不脱离本发明的范围前提下，多种改型、调整以及替代是可行的。

Claims (12)

1.一种双极型半导体器件，其包括：
具有第一导电类型的漂移区，所述漂移区附着在阳极层上，所述阳极层具有与所述第一导电类型相反的第二导电类型；
穿过具有所述第二导电类型的反型区延伸到所述漂移区中的第一控制沟槽和第二控制沟槽，所述第一控制沟槽和第二控制沟槽每个由阴极扩散部界边；
内沟槽结构，所述内沟槽结构在所述漂移区中位于所述第一控制沟槽和第二控制沟槽之间，且：
包含设置在所述内沟槽结构的中心处的具有所述第一导电类型的第一导电区，
在从所述中心向着所述第一控制沟槽的第一侧向方向上，包含第二导电区，所述第二导电区邻近所述第一导电区且具有所述第二导电类型，所述第一导电区的另外部分在所述第一控制沟槽和所述第二导电区之间邻近所述第二导电区，以及
在从所述中心向着所述第二控制沟槽的第二侧向方向上，所述第二导电区的另外部分邻近所述第一导电区，所述第一导电区的第二另外部分在所述第二控制沟槽与所述第二导电区的所述另外部分之间邻近所述第二导电区的所述另外部分；
所述第一导电区和所述第二导电区被构造成使得所述内沟槽结构大致电荷平衡。
2.根据权利要求1所述的双极型半导体器件，其特征在于，所述内沟槽结构邻接所述反型区。
3.根据权利要求1所述的双极型半导体器件，其特征在于，所述漂移区不邻接所述第二导电区。
4.根据权利要求1所述的双极型半导体器件，其特征在于，所述双极型半导体器件还包括增强层，所述增强层具有所述第一导电类型并位于所述漂移区与所述反型区之间，其中，所述内沟槽结构邻接所述增强层。
5.根据权利要求1所述的双极型半导体器件，其特征在于，所述双极型半导体器件还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述阳极层与所述漂移区之间，所述内沟槽结构与所述缓冲层由所述漂移区隔开。
6.根据权利要求1所述的双极型半导体器件，其特征在于，所述双极型半导体器件还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述阳极层与所述漂移区之间，所述内沟槽结构邻接所述缓冲层。
7.一种绝缘栅双极型晶体管(IGBT)，其包括：
具有第一导电类型的漂移区，所述漂移区附着在集电极上，所述集电极具有与所述第一导电类型相反的第二导电类型；
穿过具有所述第二导电类型的基极延伸到所述漂移区中的第一栅极沟槽和第二栅极沟槽，所述第一栅极沟槽和第二栅极沟槽每个由发射极扩散部界边；
内沟槽结构，所述内沟槽结构在所述漂移区中位于所述第一栅极沟槽和第二栅极沟槽之间，且：
包含设置在所述内沟槽结构的中心处的具有所述第一导电类型的第一导电区，
在从所述中心向着所述第一栅极沟槽的第一侧向方向上，包含第二导电区，所述第二导电区邻近所述第一导电区且具有所述第二导电类型，所述第一导电区的另外部分在所述第一栅极沟槽和所述第二导电区之间邻近所述第二导电区，以及
在从所述中心向着所述第二栅极沟槽的第二侧向方向上，所述第二导电区的另外部分邻近所述第一导电区，所述第一导电区的第二另外部分在所述第二栅极沟槽与所述第二导电区的所述另外部分之间邻近所述第二导电区的所述另外部分；
所述第一导电区和所述第二导电区被构造成使得所述内沟槽结构大致电荷平衡。
8.根据权利要求7所述的绝缘栅双极型晶体管，其特征在于，所述内沟槽结构邻接所述基极。
9.根据权利要求7所述的绝缘栅双极型晶体管，其特征在于，所述漂移区不邻接所述第二导电区。
10.根据权利要求7所述的绝缘栅双极型晶体管，其特征在于，所述绝缘栅双极型晶体管还包括增强层，所述增强层具有所述第一导电类型并位于所述漂移区与所述基极之间，其中，所述内沟槽结构邻接所述增强层。
11.根据权利要求7所述的绝缘栅双极型晶体管，其特征在于，所述绝缘栅双极型晶体管还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述集电极与所述漂移区之间，所述内沟槽结构与所述缓冲层由所述漂移区隔开。
12.根据权利要求7所述的绝缘栅双极型晶体管，其特征在于，所述绝缘栅双极型晶体管还包括缓冲层，所述缓冲层具有所述第一导电类型并位于所述集电极与所述漂移区之间，所述内沟槽结构邻接所述缓冲层。
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