CN103515383B - 集成功率半导体器件、其制造方法和斩波电路 - Google Patents

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Abstract

本发明提供了一种有半导体本体的单片集成的功率半导体器件。半导体本体有第一和第二区域，其分别从本体的第一表面延伸直至半第二表面，第一表面的法线方向定义了垂直方向。在第一区域中形成的功率场效应晶体管结构有本体的第一表面上的第一负载接口和第二表面上的第二负载接口。第二区域中形成的功率二级管有在本体的第一表面上的第一负载接口和第二表面上的第二负载接口，功率场效应晶体管结构的第二负载接口和功率二级管的第二负载接口由共同的负载接口构成。至少一个边缘闭合结构与第一表面相邻且在水平方向上在功率场效应晶体管结构的第一负载接口和功率二级管的第一负载接口之间。本发明还涉及集成的功率半导体器件和斩波电路的制造方法。

Description

集成功率半导体器件、其制造方法和斩波电路
技术领域
本发明涉及一种集成的功率半导体器件，特别是一种单片集成的、具有功率场效应晶体管和功率二极管的功率半导体器件，涉及一种用于制造集成的半导体器件的方法，以及涉及一种具有集成的功率半导体器件的斩波电路。
背景技术
通常在电桥电路中并不一定需要由IGBT和反并联的蓄流二极管构成的组合。在许多电桥电路中，例如在用于控制接通的、以下也称为SR电机的磁阻电机(英语：switchedreluctance motor)中，在步进电机中或在照明应用中，MOSFET或具有二极管的IGBT的串联电路在功能方面被证明是完全足够的。为了实现这种类型的电路，迄今为止通常应用分离的IGBT和二极管，也就是说，该电路由相对很大数量的单个器件构造而成。因为对于每个器件而言需要附加的安装功率，因此这导致了费用升高，特别是在对具有很高极数的电机和相应多个所需的斩波电路进行控制时导致了费用升高。
发明内容
鉴于前面所描述的，本发明提出了单片集成的功率半导体器件、斩波电路以及用于制造集成的半导体器件的方法。
根据一种实施方式提供了一种单片集成的功率半导体器件。该单片集成的功率半导体器件包括具有第一区域和第二区域的半导体本体，其中，第一区域和第二区域分别从半导体本体的第一表面延伸直至半导体本体的、与第一表面相对布置的第二表面，并且其中，第一表面的法线方向定义了垂直方向。该单片集成的功率半导体器件还包括在第一区域中形成的功率场效应晶体管结构，在第二区域中形成的功率二极管和至少一个边缘闭合结构。功率场效应晶体管结构具有布置在半导体本体的第一表面上的第一负载接口和布置在半导体本体的第二表面上的第二负载接口。功率二极管具有布置在半导体本体的第一表面上的第一负载接口和布置在半导体本体的第二表面上的第二负载接口，其中，功率场效应晶体管结构的第二负载接口和功率二极管(DH1)的第二负载接口由共同的负载接口构成。至少一个边缘闭合结构与第一表面相邻，并且在水平方向上布置在功率场效应晶体管结构的第一负载接口和功率二极管的第一负载接口之间。
根据一种实施方式提供了一种用于控制负载的斩波电路。该斩波电路包括第一电压接口、第二电压接口、用于负载的接口和具有半导体本体的单片集成的功率半导体器件。半导体本体具有第一区域和第二区域，其分别从半导体本体的第一表面延伸直至半导体本体的、与第一表面相对布置的第二表面，并且其中，第一表面的法线方向定义了垂直方向。在第一区域中形成的功率场效应晶体管结构具有布置在半导体本体的第一表面上的第一负载接口和布置在半导体本体的第二表面上的第二负载接口。在第二区域中形成的功率二极管具有布置在半导体本体的第一表面上的第一负载接口和布置在半导体本体的第二表面上的第二负载接口，其中，功率场效应晶体管结构的第二负载接口和功率二极管的第二负载接口由共同的负载接口构成。至少一个边缘闭合结构与第一表面相邻，并且在水平方向上布置在功率场效应晶体管结构的第一负载接口和功率二极管的第一负载接口之间。用于负载的接口低欧姆地与共同的负载接口连接。第一电压接口低欧姆地与功率场效应晶体管结构的第一负载接口连接。第二电压接口低欧姆地与功率二极管的第一负载接口连接。
根据另一个实施方式提供了一种用于控制负载的斩波电路。该斩波电路包括第一电压接口、第二电压接口、至少一个用于负载的接口和至少一个集成的半导体功率器件。至少一个集成的半导体功率器件包括：共同的负载接口，其低欧姆地与第一电压接口连接；垂直的二极管结构，其包括与共同的负载接口邻接的阳极区和阴极接口，阴极接口低欧姆地与第二电压接口连接；和垂直的MOSFET结构或垂直的IGBT结构。垂直的MOSFET结构包括与共同的负载接口邻接的漏极区和低欧姆地与第一电压接口连接的源极区。垂直的IGBT结构包括与共同的负载接口邻接的集电区和低欧姆地与第一电压接口连接的发射区。
根据另一个实施方式提供了一种用于制造集成的半导体器件的方法。该方法包括提供具有顶面和相对布置的底面的半导体本体，其中，半导体本体包括第一导电类型的第一半导体层。从半导体本体的第一区域中的顶面形成场效应结构和与场效应结构接触的第一负载电极，其中，场效应结构的沟道类型与第一导电类型相应。从半导体本体的第二区域中的顶面形成朝向第一半导体层的接触结构，其中，接触结构具有其它的负载电极。在第一负载电极和其它的负载电极之间形成至少一个边缘闭合结构。使在底面上的半导体本体变薄，以便产生背面。至少在第二区域中形成至少一个垂直的pn结。在第一区域中和在第二区域中形成在背面上的共同的负载电极。
本发明的其它的有利的设计方案、细节、观点和特征由说明书以及附图得出。
附图说明
附图示出实施方式并且用于与说明书一起对实施方式的原理进行阐述。附图无需是按比例的并且用于形象的说明目的。附图的元件彼此相对地无需是比例正确的。为了清楚起见，只要没有给出任何其它的标号，相同的元件或制造步骤在不同的附图中标有相同的参考标号。在此示出：
图1A是根据一个实施方式的用于控制负载的斩波电路的电路图；
图1B是根据另一个实施方式的用于控制负载的斩波电路的电路图；
图2是根据又一个实施方式的用于控制负载的斩波电路的电路图；
图3是通过根据一个实施方式的单片集成的功率半导体器件的示意性的横截面；
图4是通过根据另一个实施方式的单片集成的功率半导体器件的示意性的横截面；
图5是通过根据另一个实施方式的单片集成的功率半导体器件的示意性的截面图；
图6是通过根据又一个实施方式的单片集成的功率半导体器件的示意性的横截面；和
图7至11是在制造根据一个或多个实施方式集成的功率半导体器件期间通过半导体本体的示意性的垂直横截面。
具体实施方式
在以下详尽的描述中涉及到附图，这些附图在此构成一个部分并且在这些附图中以图解示出特殊的实施方式，其中可以实践本发明。与描述的这个(这些)附图的取向有关，在这个方面应用由例如像“顶面”，“底面”，“正面”，“背面”，“正面的”，“背面的”等等一类的方向术语组成的概念。因为实施方式的组件可以在一系列不同的取向中定位，为了描述的目的而应用方向术语并且该方向术语绝没有局限性。这可以理解为，即可以使用另外的实施方式并且可以进行结构的或逻辑的改变，而不会脱离本发明的保护范围。以下详尽的描述因而不能以局限的意义理解。
现在详尽地涉及到不同的实施方式，在附图中示出了这些实施方式的一个或多个实例。每个实例用于阐述并且不应该表示对本发明的限制。例如与其他的实施方式一起或结合其他的实施方式，可以将描述或说明的特征用作部分实施方式，以便再得到另一种实施方式。目的在于，本发明包括这样的修改和变体。
概念“水平”，如同其在此应用那样，描述了基本上平行于半导体基底或半导体本体的第一或水平的主表面的取向。这例如可以是晶片或芯片的表面。
概念“垂直”，如同其在此应用那样，应该描述了基本上垂直于水平的主表面布置的取向，也就是说，平行于半导体基底或半导体本体的水平的主表面的法线方向。
以下，n掺杂表示为第一导电类型，而p掺杂表示为第二导电类型。n掺杂区的和p掺杂区的多数载流子是电子或者是空穴。在这个规范中，负电荷类型被称为第一电荷类型，而正电荷类型被称为第二电荷类型。当然，半导体器件也可以利用相反的掺杂方式形成，使得第一导电类型可以是p掺杂并且第二导电类型是n掺杂。相应地，第一电荷类型也可以称为空穴电荷类型。此外，几个附图通过附加在掺杂类型上的符号“-”或“+”示出相对的掺杂浓度。例如“n-”意味着比“n”掺杂区更低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。然而，如果没有什么其它的说明，相对的掺杂浓度的数据不是意味具有相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度。例如两个不同的n+区具有不同的绝对掺杂浓度。该相同例如对于n+和n-区同样适用。
在这里描述的实施方式中涉及具有功率场效应晶体管结构和功率二极管、典型地是pn功率二极管或者是双极型功率二极管，还涉及一种对此的制造方法以及具有一个或多个用于控制负载的功率半导体器件的斩波电路。
概念“斩波电路”，如同其在此应用那样，应该描述为电负载(例如电机或像发光材料灯一样的照明装置)供电的、设计为电桥电路的驱动电路，该驱动电路将直流输入电压转换为交流电压输出信号或者是脉冲的直流电压输出信号，并且在此典型地能实现对负载的脉冲控制(斩波控制)。斩波电路可以设计为半桥和全桥。
概念“场效应”，如同其在此应用那样，应该描述为通过电场联系形成第一导电类型的导通“沟道”和/或描述为控制沟道在第二导电类型的半导体区中、典型地第二导电类型的体区(bodygebiet)中的导电类型和/或形状。基于场效应，通过电场在MOSFET中单级的电流路径由在与源极电极欧姆接触的、第一导电类型的源极区和第一导电类型的漂移区之间的沟道区来形成和/或控制。漂移区与第一导电类型的漏极区欧姆接触，该漏极区与漏极电极建立欧姆接触。在栅极电极和源极电极之间没有施加外部电源的情况下，源极电极和漏极电极之间的电流路径经过半导体器件在场效应器件通常关断时被中断，或者具有至少一个高电阻。在IGBT中，发射区与MOSFET的源极区相对应。此外，在IGBT中在漂移区和集电极电极(Kollektorelektrode)之间替代漏极电极布置另一个pn结，该pn结可以形成在代替漏极区的、第二导电类型的集电极区和漏极区之间。
概念“场效应接触”，如同其在此应用那样，应该说明在沟道区中在半导体基底中或在半导体器件中设计有栅极电极的结构，以用于形成和/或构成导通的反向沟道(Inversionskanals)，以下也称为沟道。栅极电极通过介电区或介电层至少与沟道区绝缘。当在此并不涉及如二氧化硅(SiO2)这样的氧化物而是涉及例如像氮化硅(Si3N4)这样的另外的介电质时，在此该介电区也简化地也被称为栅极氧化物。
概念“场板”，如同其在此应用那样，应该描述电极，该电极与半导体区相邻地布置，典型地与漂移区或基极区相邻地布置，与半导体区绝缘，并且配置用于，通过施加相应的电压，通常对于n类型的漂移区施加正向电压使半导体区中的空间电荷区、也就是说在半导体区中耗尽的(ausgeraeumt)部段扩展。概念“耗尽的”和“完全耗尽的”应该说明半导体区基本不包括自由的电荷载流子。典型地，绝缘的场板与pn结邻近地布置，这些pn结例如形成在漂移区和体区之间。相应地可以提高pn结或者是半导体器件的截止电压。当在此并不涉及氧化物而是涉及其它的介电质时，以下也将场板与漂移区绝缘的介电层或介电区称为场介电层、场介电区或者是简化地称为场氧化物。此外例如对于构成在栅极电极或场板和半导体本体之间或者是在栅极电极和场板之间的介电区或介电层的介电材料，有效的是SiO2，Si3N4，SiOxNy，Al2O3，ZrO2，Ta2O5，TiO2和HfO2。
概念“功率场效应晶体管”，如同其在此应用那样，应该描述为在单个的芯片上具有高电压和/或高电流切换能力的场效应晶体管。换句话说，确定用于典型地在安培区域(Amperebereich)的强电流和/或典型地超过20V的、特别是超过400V的高电压的功率场效应晶体管。
概念“边缘闭合结构”，如同其在此应用那样，应该说明这样的结构，其设置用于这样提供在半导体器件运行期间在不同的电压区域之间的过渡区域，例如在两个集成的器件或在半导体器件的活动区中的器件和半导体器件的外围区之间的过渡区域，即在运行中减少在不同的电压区之间的最大场强。例如可以设置边缘闭合结构，在运行期间在重要区域、也就是说高电场强的区域中，例如在半导体器件的表面的附近，扩大场力线的间距。
图1A示出用于控制作为电感示出的负载90、例如电机的斩波电路500。斩波电路500具有第一电压接口VL和第二电压接口VH，在运行时在第二电压接口上施加的直流电压比在第一电压接口VL上的更高。例如，第一电压接口VL是接地，并且在第二电压接口VH上供给正电压。
在典型的实施例中，斩波电路500设计为具有低侧开关(low-side-Schalter)TL1和高侧开关(high-side-Schalter)TH1、以及在截止方向上布置的低侧二极管DL1和在截止方向上布置的高侧二极管DH1的全桥，其中，低侧开关例如是低侧IGBT，高侧开关例如是高侧IGBT。这两个开关TL1和TH1和这两个二极管DL1和DH1在此典型地设计为功率器件。
斩波电路500具有用于负载90的两个接口13'和13”。在此，接口13'与在以串联的低侧开关TL1和高侧二极管DH1之间的分接位相应，并且13”与在以串联的高侧开关TH1和低侧二极管DL1之间的分接位相应。
根据实施例，斩波电路500的低侧开关TL1和高侧二极管DH1由单片集成的功率半导体器件100提供，典型地由具有用于高侧二极管DH1的阳极和低侧开关TL1的集电极或漏极接口的共同负载接口的4终端功率半导体器件提供。共同的负载接口低欧姆地与用于负载90的接口13'连接或提供该接口。在此，低侧开关TL1是功率半导体器件，其具有栅极或控制接口11'、低欧姆地与第一电压接口VH连接的第一负载接口10和由共同的负载接口构成的第二负载接口。此外，第二电压接口VH与设计为功率二极管的高侧二极管DH1的阴极接口12连接。以下阴极连接12也称为功率二极管DH1的第一负载接口。
典型地，功率二极管DH和功率场效应晶体管结构TL1在单片集成的半导体器件中设计为垂直的结构。此外，在功率二极管DH和功率场效应晶体管结构TL1之间典型地设置至少一个边缘闭合结构。由此能实现单片集成的半导体器件的高截止能力，和/或能至少减少功率二极管DH1和功率场效应晶体管结构TL1的彼此干扰的影响。
因为在斩波电路500的构造中，高侧二极管DH1不必再与低侧开关TL1连接，可以通过使用单片功率半导体器件100提供比驱动电路成本更低廉的电路。此外，通过单片功率半导体器件100提供了在高侧二极管DH1和低侧开关TL1之间的非常短暂的连接，由此，漏泄电感可以显著地减小并且由此改进对负载90的控制。
适合应用在斩波电路500中的、单片集成的半导体器件参考图3至6细节性地加以阐述。
图1B示出用于控制负载901，902，903的斩波电路501的电路图。斩波电路501涉及作为驱动电路用于多极电机的半桥驱动电路，多极电机例如是步进电机或接通的磁阻电机(SR电机)。在典型的实施例中，斩波电路501包括三个单片集成并串联的半导体器件100，它们相应的接口13'与三个典范的相或者是负载的极901，902，903中的一个连接。第一电压接口VL低欧姆地与相应的低侧开关TL1的第一负载接口连接。此外，第二电压接口VH低欧姆地与相应的高侧二极管DH1的相应的阴极接口连接。
在另一个实施方式中，斩波电路501具有三个以上串联的单片集成的半导体器件100，以便例如能相应于高极对数地控制具有三个以上相的SR电机或步进电机。
因为在斩波电路501的构造中，对于每个相或者是负载的每个极而言，由相应的单片集成的功率半导体器件100提供了在高侧二极管DH1和低侧开关TL1之间的电连接，因此斩波电路501可以成本相应更低廉地构造，并且可以构造具有在高侧二极管DH1和低侧开关TL1之间更短的连接，由此，可以改进切换特性。
图2示出用于控制负载90，901，902，903的斩波电路502的电路图。斩波电路502是与前面参考图1B示出的斩波电路501类似的，其中，在斩波电路502的串联的单片集成的半导体器件200中分别集成有附加的蓄流二极管DF，该蓄流二极管以下也称为反向二极管。如同参考图4详细阐述那样，二极管DF简单地一起集成在典型地用作低侧开关TL1的垂直的IGBT结构中。
在所谓的单端IGBT电路中，如同其例如在图1B中示出的那样，用作低侧开关TL1的IGBT通过电路寄生短暂地在负方向上偏置(vorgepolt)。但IGBT的背面发射极典型地并不设计在相应的截止负载上，因为其通常具有相对少量的掺杂和渗透深度。通过反并联的二极管DF，电流在IGBT在负方向上偏置的情况下导通。在此典型地对反向二极管DF并不提出特别的动态要求。反向二极管DF例如可以仅仅利用非常小的电流角和/或利用与负载电流相比的低电流级来驱动。
通过将反向二极管DF附加地集成在单片集成的半导体器件200中，可以特别成本低廉地构造斩波电路502。
以下为此主要在由硅(Si)制成的半导体器件方面说明集成的功率半导体器件和制造方法的实施方式。相应地，单晶的半导体区或单晶的半导体层典型地是单晶Si区或单晶Si层。然而可以理解的是，半导体本体可以由任意适用于制造半导体器件的半导体材料来制造。例如对于这种材料有效的是其它基本的半导体材料，例如像硅(Si)或锗(Ge)和它们的混合形式(SixGev)，例如像碳化硅(SiC)或锗化硅(SiGe)一样的IV族复合半导体材料(Gruppe-IV-Verbundhalbleitermaterialien)，例如像氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、铟镓砷磷(InGaAsP)一样的二元、三元或四元的III-V半导体材料，和例如像碲化镉(CdTe)和汞镉碲(HgCdTe)一样的二元或三元的II-VI半导体材料，以便仅仅引用几个。前面所述的半导体材料也称为同质结半导体材料。当两种不同的半导体材料组合时，产生异质结半导体材料。此外例如对于异质结半导体材料有效的是铝镓氮(AlGaN)和氮化镓(GaN)或硅-硅化碳(SixC1-x)和SiGe异质结半导体材料。对于功率半导体应用目前主要应用材料Si，SiC和GaN。如果半导体本体包括例如像SiC或GaN一样的、具有大带隙的材料，该材料具有高击穿电压或者是高临界电场强，从雪崩倍增(Lawinenmultiplikation)开始，可以更高地选择相应的半导体区的掺杂度，这减小了接通电阻Ron。
图3示出通过单片集成的功率半导体器件100的示意性的横截面，该功率半导体器件可以应用在前面参考图1A和1B阐述的斩波电路500，501中。功率半导体器件100具有带有第一区域110和第二区域120的半导体本体40，这些区域分别从半导体本体40的第一表面101延伸直至半导体本体40的、与第一表面101相对布置的第二表面102。第一表面101的法线方向en定义了垂直方向。
半导体本体40典型地是晶片40或芯片40。半导体本体40可以具有半导体基底和一个或多个在该半导体基底上生长的外延层。
在第一区域110中形成了垂直的功率场效应晶体管TL1。在图3示出的示范性的实施例中，垂直的功率场效应晶体管结构TL1由垂直的n沟道IGBT构成。布置在半导体本体40的第一表面101上的发射极接口10形成第一负载接口。布置在半导体本体40的第二表面102上的共同的负载接口13的、布置在第一区域110中的部分形成功率场效应晶体管结构TL1的第二负载接口或者是集电极接口。
共同的负载接口13与高p掺杂的半导体层4欧姆接触，该半导体层延伸直至第二表面102，并且以下也称为第四半导体区。半导体层4的布置在第一区域110中的部分形成n沟道IGBT的集电极区。在集电极区上布置有n掺杂的、以下也称为漂移区的第一半导体区1a，即与集电极区一起构成pn结。漂移区1a典型地延伸直至第一表面101。以下也称为体区的掺杂的第二半导体区2与偏移区1a一起构成另一个pn结17，该pn结以下也称为第一pn结，并且在示范性的实施例中同样地延伸直至第一表面101。在垂直的横截面中，两个高n掺杂的发射极区3嵌入体区2中，其如同体区2那样与发射极接口10建立欧姆连接，并且与体区2形成第二pn结。但是体区2和/或发射极区3也可以通过沟槽接触与发射极接口10连接。为了控制在发射极接口10和共同的负载接口13之间的负载电流，两个通过半导体本体40的相应的栅极氧化物8分开的栅极电极11在垂直方向上从相应的发射极区3延伸经过体区2直到部分地进入漂移区1a中。如果功率场效应晶体管结构TL1设计为DMOS场效应晶体管，对此可替换地可以在第一表面上布置栅极电极11。
典型地，功率场效应晶体管结构TL1由第一区域110的多个构造类似或者是相同的单元构成，以便能切换高电流。
在第二区域120中设计有功率二极管DH1，典型地是pn二极管，其阳极接口由共同的负载接口13的布置在第二区域120中的一部分构成。p掺杂层4的布置在第二区域120中的一部分构成了功率二极管DH1的阳极区，该阳极区域与n掺杂的基极区1b构成功率二极管DH1的负载pn结18，典型地是垂直的pn结。通过应用在集成的功率半导体器件100中的共同的负载接口13，可以成本更廉价地构造驱动电路，并且其构造具有更小的漏泄电容。
典型地，功率二极管DH1的n掺杂的基极区和功率场效应晶体管结构TL1的漂移区1a在n类型的第一半导体层1中或者是由第一半导体层1的部分构成。这简化了半导体器件100的制造。漂移区1a和基极区1b的最大掺杂浓度可以相同或但也可以不同。例如功率二极管DH1可以是具有基极区1b的本征的或者是近似本征的掺杂浓度的pin二极管或者是pn-n二极管，并且漂移区1a高于基极区1b地掺杂。
构成功率二极管DH1的第一负载接口的阴极接口12在第二区域120中布置在半导体本体40的第一表面101上，并且通过高n掺杂的接触区5与功率二极管DH1的基极区1b欧姆接触。
在斩波电路中，如同其前面参考图1A至2阐述的那样，半导体器件100的功率场效应晶体管结构TL1的第一接口10与第一电压接口连接，半导体器件100的功率二极管DH1的阴极接口12与第二电压接口连接，并且共同的负载接口与负载接口。
因为在斩波电路运行中在第二电压接口和第一电压接口之间施加了正电压差，该电压差根据应用可以大于100V或甚至大于400V，因此在水平方向上在功率场效应晶体管结构TL1的第一负载接口10和功率二极管DH1的第一负载接口12之间与第一表面101相邻地典型地布置了至少一个边缘闭合结构151，152，9。由此在第一区域110和第二区域120之间的电压差可以节省空间地并且由此节省成本地获取。
至少一个边缘闭合结构在此可以包括场板15，和/或VLD边缘闭合结构(英文：Variation of Lateral Doping)和/或JTE边缘闭合结构(英文：Junction TerminationExtension)和/或场环边缘闭合结构和/或垂直的边缘闭合结构，它们分别与第一表面101相邻地布置。
在示范性的实施例中，在功率场效应晶体管结构TL1的第一负载电极10和功率二极管DH1的第一负载电极12之间，与功率场效应晶体管结构TL1的第一负载电极10连接的第一场板151，与共同的负载接口13连接的第二场板152和与功率二极管DH1的第一负载电极12连接的第三场板153布置在第一表面101上，并且通过相应的作为场氧化物起作用的介电区9与该第一表面并且彼此地分开地布置。在此，第二场板152在水平方向上在第一场板151和第三场板153之间布置。
根据一个实施方式，p掺杂的第六半导体区6在水平方向上布置在功率场效应晶体管结构TL1的第一负载接口10和功率二极管DH1的第一负载接口12之间，该第六半导体区从第一表面101延伸直至第四半导体层4。第六半导体区6可以一方面用于使第二场板152与共同的负载接口13接触，并且另一方面用作在功率场效应晶体管结构TL1的漂移区1a和功率二极管DH1的基极区1b之间的横向绝缘体，并且由此也视为边缘闭合结构或者是视为其中一部分。在运行期间在斩波电路中，在IGBT TL1上或者施加截止电压(然后在二极管DH1上的电压差近似为零)或者在相反的情况下在二极管DH1上施加截止电压，这等同于IGBT TL1的导通状态。垂直的第六半导体区6极有效地阻止了电荷载流子由分别传导的器件注入分别截止的器件TL1，DH1中。
在斩波电路中，半导体器件100的背面构成IGBT TL1的集电极和二极管DH1的阳极的共同节点。引线框架也和典型地作为背面金属化实施的共同的负载接口13可以用作集电极和阳极的低欧姆的连接，半导体器件100的背面典型地安装在该引线框架上。通过这种最短的连接有效地避免了漏泄电容。由此，在IGBT的电流转换到二极管DH1上时或者反向进行，时减少了过电压，从而能提高切换速度，这减小了切换损耗。这也减少了在关闭时对二极管的柔性(Softness)要求，并且这样也能实现减小二极管DH1的基极区1b的厚度，这继续减小了切换损耗。基极区1b的垂直扩展在此可以不仅通过半导体器件100的整体厚度而且也通过二极管DH1的接触区5的垂直扩展来调节。
根据一种实施方式，至少另一个边缘闭合结构与第一表面101相邻地布置，并且在水平方向上并不布置在功率场效应晶体管结构TL1的第一负载接口10和功率二极管DH1的第一负载接口12之间。由此可以消除朝向其它集成的器件和/或朝向半导体器件100的边缘的电压。
在图3的示范性的实施例中，为此应用与功率二极管DH1的第一负载接口12连接的第四场板154和与共同的负载接口13连接的、与第四场板相邻地布置的第五场板155，其中，场板154，155分别布置在第一表面101上，并且通过介电区9彼此间隔开并且与第一表面101间隔开。第五场板155可以通过另一个垂直的p掺杂的半导体区6'与共同的负载接口13电连接，该半导体区在第二区域120中从第一表面101延伸直至半导体层4并且同样地可以构成边缘闭合结构。
图4示出单片集成的功率半导体器件200的示意性的横截面。功率半导体器件200与前面参考图3阐述的半导体器件100类似地构造。除了垂直的IGBT TL1以外，在第一区域110中集成了垂直的蓄流二极管DF，使得半导体器件200也可以应用在前面参考图2阐述的斩波电路502中。在示范性的实施例中，通过高n掺杂的区7将IGBT TL1的漂移区1a欧姆地与共同的负载接口13连接，由此，IGBT TL1的体二极管(Bodydiode)可以作为集成的蓄流二极管DF运行。
图5示出单片集成的功率半导体器件300的示意性的横截面。功率半导体器件300与前面参考图3阐述的半导体器件100类似地构造，并且同样地可以应用在前面参考图1A和1B阐述的斩波电路500，501中。替代垂直的p掺杂半导体区，该p掺杂半导体区在半导体器件100的第一区域110和第二区域120之间的边界区中由第一表面101延伸直至第四半导体层4，IGBT TL1的漂移区1a和二极管DH1的基极区1b横向地与绝缘的垂直区19彼此分开，该绝缘的垂直区从第一表面101延伸直至第四半导体层4并且在水平方向上布置在功率场效应晶体管结构TL1的第一负载接口10和功率二极管DH1的第一负载接口12之间。由此可以特别有效地阻止电荷载流子交替地渗透。
在图3和4中功率场效应晶体管结构TL1和功率二极管DH1设计为NPT结构(英文：non-punch through)。如同在图5中对于半导体器件300示出的那样，n掺杂的场阻挡区1c，1d设置在第一区域110中TL1的背面附近和/或功率二极管DH1的正面的阴极12附近，以便减少半导体的有效厚度，并且由此减少在运行中的损耗，并且调节了功率二极管DH1的柔性。n掺杂的场阻挡区1c，1d例如可以通过在两侧的掩膜式(maskierte)的硒扩散来制造。
根据另一个实施方式，第四半导体区4在第二区域120中比在第一区域110中更高地掺杂。由此得到功率二极管DH1掺杂更高的背侧p发射极，以便确保二极管更好的关断能力和切换稳固性或者是高辐射强度(避免动态的穿透(punch trough))，并且IGBT TL1得到效率较低的发射极，以便减少IGBT的关断损耗。
根据另一个实施方式，在第一区域110中附加地集成了垂直的蓄流二极管DF，如同这参考图4阐述的那样。
在蓄流二极管中，典型附加地调节电荷载流子寿命，以便实现在导通损耗和切换损耗之间的有利交换(Trade-Off)。如果在区域110中的高p发射极4用于IGBT TL1，可以全平面地例如通过在背面注入轻颗粒，特别是质子、氦核或轻离子，由此减少IGBT TL1和二极管DH1的p发射极效率。但是也可以仅仅局部地在区域120中对于二极管的阳极，例如通过掩膜式的注入来减少电荷载流子寿命。因为IGBT TL1的在背侧的场阻挡1c同样通过掩膜式的辐射质子并且经过退火步骤来制造，半导体器件的制造得以简化或者是成本更低廉，因为原理上相同的流程可以多次依次地应用并且仅仅利用不同的炉烤流程和回火流程(Temperprozess)。
图6示出单片集成的功率半导体器件400的示意性的横截面。功率半导体器件400与前面参考图3阐述的半导体器件100类似地构造，并且同样地可以应用在前面参考图1A至2阐述的斩波电路中。然而替代垂直的IGBT，在功率半导体器件400的第一区域110中将垂直的n沟道MOSFET结构设置作为功率场效应晶体管结构TL1。在此，在第一区域110中的共同的负载接口10构成漏极接口，该漏极接口通过高n掺杂漏极区1e与功率MOSFET TL1的漂移区1a欧姆连接，并且第一负载接口10构成源极接口，该源极接口与n掺杂源极区3和体区2建立欧姆连接。
在示范性的实施例中，绝缘区19在垂直方向上从第一表面延伸直至第二表面102。由此，漂移区1a和基极区横向地彼此绝缘。此外，绝缘区19在制造期间用作阻挡区。针对具有作为功率场效应晶体管结构IGBT的单片集成的功率半导体器件，以下详细对此进行阐述。
参考图7至11，在垂直的截面中示出了用于制造垂直的集成的半导体器件301的方法步骤。在第一个步骤中，提供了具有第一表面101或者是顶面和相对布置的底面103的半导体本体40，其典型地为晶片。图7示出在示意性的垂直横截面中的半导体本体40。顶面101的法线方向en基本上平行于垂直方向延伸，也就是说定义了该垂直方向。第一导电类型(n类型)的第一半导体层1从顶面101延伸直至底面103。
紧接着，半导体本体40首先从顶面101进行流程。在此，在场效应结构TL1的第一区域110中和在半导体本体40的第二区域120中形成用于第一半导体层1的接触结构。
在此，场效应结构TL1的沟道类型与第一半导体层1的导电类型相应。这意味着，在示范性地在图8中示出的实施例中，在第一区域110中构成了n沟道的场效应结构TL1。为此，在第一区域110中，典型地在第一半导体层1中构成：第二导电类型的半导体区2，其可以作为场效应结构TL1的基极区运行；以及在半导体区2中的一个或多个高n掺杂第一导电类型的第三半导体区3，其可以作为场效应结构TL1运行；以及一个或多个绝缘的栅极电极11，8。此外，在第一区域110中在顶面101上构成第一负载电极10，该负载电极与第二和第三半导体区2，3建立欧姆接触。
典型地在第一区域110中构成多个构造相同的单元，以便可以切换高电流。
在第二区域120中形成接触结构典型地包括在第一半导体层1中形成第一导电类型的高掺杂的接触区5并且构成另一个负载电极12，其在制成的半导体器件中构成了二极管的阴极或者是第一负载电极。
根据实施例，在接触区5和第一半导体层1之间在第二区域120中构成第一导电类型的场阻挡区域1d。这可以通过经过掩膜式的注入或硒扩散经过顶面101在第一区域120中实现。
此外从第一表面101出发，典型地在第一负载电极10和另一个负载电极12之间构成一个或多个边缘闭合结构。在示范性的实施例中，与第一负载电极10连接的场板151、后面与共同的负载接口连接的第二场板152以及与另一个负载电极12连接的第三场板153在第一负载电极10和另一个负载电极12之间在第一表面101上构成，并且通过各个介电区9与该第一表面分开并且彼此地分开。在此，第二场板152在水平方向上布置在第一场板151和第三场板153之间。
此外，与另一个负载电极12连接的第四场板154和与该负载电极邻近布置的、与第二场板152连接的第五场板155构成在顶面101上。
在形成场板151-155之前，典型地将两个垂直的沟槽34，35从顶面101蚀刻在半导体本体40中，其中，垂直的沟槽34蚀刻在第一区域110和第二区域120之间的边界区中，并且至少部分地填充。在图8示出的示范性的实施例中，垂直的沟槽34由介电区或者是绝缘区19填充，并且垂直的沟槽35由第二导电类型的半导体材料、例如由相应掺杂的多晶硅填充。垂直的沟槽34对此可替换地也可以由第二导电类型的半导体材料填充和/或具有空腔。例如在介电区19中可以存在中心空腔。
紧接着在底面103上使半导体本体40变薄，例如通过CMP流程(英文：chemicalmechanical polishing)，以便产生背面102。在此，介电区19可以在使半导体本体40变薄时用作阻挡物。产生的半导体结构301示意性地在图9中示出。由此将第一半导体层1分为两个半导体区1a和2a。
紧接着至少在第二区域120中构成垂直的pn结18b、也就是说基本上平行与顶面101取向的pn结，以便在第二区域120中构成垂直的二极管DH1。如果在第一区域110中应该构成垂直的IGBT结构，那么在第一区域110中也构成垂直的pn结18a。pn结18a，18b可以通过从背面102注入相应的掺杂材料来实现并且实现随后的回火，其中，掺杂材料浓度和/或在此构成的第四半导体区4a，4b的垂直扩展可以是不同的。例如，半导体区4a在第一区域中的最大掺杂浓度比半导体区4b在第二区域120中的最大掺杂浓度小。产生的半导体结构301示意性地在图9中示出，其中，在第二区域120中，例如借助于经过掩膜式的注入或硒扩散，构成了在半导体区1a和第四半导体区4a之间的第一导电类型的附加场阻挡区域1c。
根据一种实施方式，本导体本体40的第一区域110和/或第二区域120从背面102利用质子和/或轻离子进行辐射。由此可以在用于构成场阻挡区域1c的另一个回火流程或共同的回火流程之后，减小电荷载流子寿命。
紧接着，在半导体本体40上例如通过对像铝那样的金属进行非掩膜式的沉积或通过与装配协调的金属堆叠或者是合金堆叠，在背面102上在第一区域110和在第二区域120中构成共同的负载电极13。典型的金属包括铝、镍、钛、钒、银、金、铂，它们可以以层和/或合金形式涂覆在半导体本体40的背面102上。共同的负载电极13与半导体本体40的第一区域110和第二区域120欧姆接触，例如直接与高掺杂的半导体区4a，4b接触。图11以示意性的横截面图示出了所产生的集成的半导体器件301。集成的半导体器件301与前面参考图5阐述的半导体器件300类似，并且同样可以应用在斩波电路中。
结合实施例阐述了本发明。这些实施例绝不应理解为对于本发明的限定。

Claims (34)

1.一种单片集成的功率半导体器件(100-400)，包括：
-具有第一区域(110)和第二区域(120)的半导体本体(40)，其中，所述第一区域(110)和所述第二区域(120)分别从所述半导体本体(40)的第一表面(101)延伸直至所述半导体本体(40)的、与所述第一表面(101)相对布置的第二表面(102)，并且其中，所述第一表面(101)的法线方向(en)定义了垂直方向；
-在所述第一区域(110)中形成的功率场效应晶体管结构(TL1)，所述功率场效应晶体管结构具有布置在所述半导体本体(40)的所述第一表面(101)上的第一负载接口(10)和布置在所述半导体本体(40)的所述第二表面(102)上的第二负载接口(13)；
-在所述第二区域(120)中形成的功率二极管(DH1)，所述功率二极管具有布置在所述半导体本体(40)的所述第一表面(101)上的第一负载接口(12)和布置在所述半导体本体(40)的所述第二表面(102)上的第二负载接口(13)，其中，所述功率场效应晶体管结构(TL1)的所述第二负载接口(13)和所述功率二极管(DH1)的所述第二负载接口(13)由共同的负载接口构成；和
-至少一个边缘闭合结构(151，152，153，9)，所述边缘闭合结构与所述第一表面(101)相邻，并且在水平方向上布置在所述功率场效应晶体管结构(TL1)的第一负载接口(10)和所述功率二极管(DH1)的第一负载接口(12)之间，由此在所述第一区域和所述第二区域之间获得电压差。
2.根据权利要求1所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构包括多个构造相同的单元，所述单元集成在所述半导体本体(40)的所述第一区域(110)中并且彼此并联地电连接。
3.根据权利要求1或2所述的功率半导体器件(100-400)，其中，所述功率二极管(DH1)具有垂直的pn结(18)。
4.根据权利要求1或2所述的功率半导体器件(100-400)，其中，所述边缘闭合结构包括分别相邻于所述第一表面(101)布置的场板(15)、和/或VLD边缘闭合结构、和/或JTE边缘闭合结构，和/或场环边缘闭合结构和/或垂直的边缘闭合结构。
5.根据权利要求3所述的功率半导体器件(100-400)，其中，所述边缘闭合结构包括分别相邻于所述第一表面(101)布置的场板(15)、和/或VLD边缘闭合结构、和/或JTE边缘闭合结构，和/或场环边缘闭合结构和/或垂直的边缘闭合结构。
6.根据权利要求1或2所述的功率半导体器件(100-400)，其中，至少一个所述边缘闭合结构包括与所述功率场效应晶体管结构(TL1)的所述第一负载电极(10)连接的第一场板(151)，和/或其中至少一个所述边缘闭合结构包括与所述共同的负载接口连接的第二场板(152)，和/或其中至少一个所述边缘闭合结构包括与所述功率二极管(DH1)的所述第一负载电极(12)连接的第三场板(153)。
7.根据权利要求5所述的功率半导体器件(100-400)，其中，至少一个所述边缘闭合结构包括与所述功率场效应晶体管结构(TL1)的所述第一负载电极(10)连接的第一场板(151)，和/或其中至少一个所述边缘闭合结构包括与所述共同的负载接口连接的第二场板(152)，和/或其中至少一个所述边缘闭合结构包括与所述功率二极管(DH1)的所述第一负载电极(12)连接的第三场板(153)。
8.根据权利要求7所述的功率半导体器件(100-400)，其中，所述第二场板(152)在所述水平方向上布置在所述第一场板(151)和所述第三场板(153)之间。
9.根据权利要求7所述的功率半导体器件(100-400)，其中，所述第一场板(151)和/或所述第二场板(152)和/或所述第三场板(153)与所述半导体本体(40)通过一个或多个介电区域(9)分开。
10.根据权利要求8所述的功率半导体器件(100-400)，其中，所述第一场板(151)和/或所述第二场板(152)和/或所述第三场板(153)与所述半导体本体(40)通过一个或多个介电区域(9)分开。
11.根据权利要求1或2所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构(TL1)是MOSFET结构或IGBT结构。
12.根据权利要求10所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构(TL1)是MOSFET结构或IGBT结构。
13.根据权利要求1或2所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构(TL1)包括集成的空程二极管。
14.根据权利要求12所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构(TL1)包括集成的空程二极管。
15.根据权利要求1或2所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构(TL1)包括：第一导电类型的第一半导体区(1a)；第二导电类型的第二半导体区(2)，所述第二半导体区与所述第一半导体区(1a)构成第一pn结(17)并且与所述功率场效应晶体管结构的第一负载接口(10)欧姆接触；和所述第一导电类型的第三半导体区(3)，所述第三半导体区与所述第二半导体区(2)构成第二pn结并且与所述功率场效应晶体管结构的第一负载接口(10)欧姆接触，并且其中，所述功率二极管(DH1)包括与所述功率二极管(DH1)的第一负载接口(12)欧姆接触的、所述第一导电类型的半导体区(1b，1d，5)。
16.根据权利要求14所述的功率半导体器件(100-400)，其中，所述功率场效应晶体管结构(TL1)包括：第一导电类型的第一半导体区(1a)；第二导电类型的第二半导体区(2)，所述第二半导体区与所述第一半导体区(1a)构成第一pn结(17)并且与所述功率场效应晶体管结构的第一负载接口(10)欧姆接触；和所述第一导电类型的第三半导体区(3)，所述第三半导体区与所述第二半导体区(2)构成第二pn结并且与所述功率场效应晶体管结构的第一负载接口(10)欧姆接触，并且其中，所述功率二极管(DH1)包括与所述功率二极管(DH1)的第一负载接口(12)欧姆接触的、所述第一导电类型的半导体区(1b，1d，5)。
17.根据权利要求16所述的功率半导体器件(100-400)，所述共同的负载接口在所述半导体本体(40)的所述第二表面(102)上与所述第二导电类型的第四半导体区形成欧姆接触，所述第四半导体区至少在所述第二区域(120)中延伸直至所述第二表面(102)。
18.根据权利要求17所述的功率半导体器件(100-400)，还包括所述第二导电类型的第六半导体区(6)，所述第六半导体区从所述第一表面(101)延伸直至所述第四半导体区(4)，并且在所述水平方向上布置在所述功率场效应晶体管结构(TL1)的第一负载接口(10)和所述功率二极管(DH1)的第一负载接口(12)之间。
19.根据权利要求17所述的功率半导体器件(100-400)，还包括绝缘区(19)，所述绝缘区从所述第一表面(101)至少延伸直至靠近所述第四半导体区(4)，并且在所述水平方向上布置在所述功率场效应晶体管结构(TL1)的第一负载接口(10)和所述功率二极管(DH1)的第一负载接口(12)之间。
20.根据前述权利要求1或2所述的功率半导体器件(100-400)，还包括至少一个另外的边缘闭合结构(154，155，9)，所述至少一个另外的边缘闭合结构与所述第一表面(101)相邻并且在所述水平方向上并不布置在所述功率场效应晶体管结构(TL1)的第一负载接口(10)和所述功率二极管(DH1)的第一负载接口(12)之间。
21.根据前述权利要求18所述的功率半导体器件(100-400)，还包括至少一个另外的边缘闭合结构(154，155，9)，所述至少一个另外的边缘闭合结构与所述第一表面(101)相邻并且在所述水平方向上并不布置在所述功率场效应晶体管结构(TL1)的第一负载接口(10)和所述功率二极管(DH1)的第一负载接口(12)之间。
22.根据前述权利要求19所述的功率半导体器件(100-400)，还包括至少一个另外的边缘闭合结构(154，155，9)，所述至少一个另外的边缘闭合结构与所述第一表面(101)相邻并且在所述水平方向上并不布置在所述功率场效应晶体管结构(TL1)的第一负载接口(10)和所述功率二极管(DH1)的第一负载接口(12)之间。
23.一种用于控制负载(90，901，902，903)的斩波电路(500，501，502)，包括：
-第一电压接口(VL)；
-第二电压接口(VH)；
-用于所述负载(90，901，902，903)的接口；和
-单片集成的、根据前述权利要求中任一项所述的功率半导体器件(100-400)，其中，用于所述负载(90，901，902，903)的接口低欧姆地与共同的负载接口(13)连接，其中，所述第一电压接口低欧姆地与所述功率场效应晶体管结构(TL1)的第一负载接口(10)连接，并且其中，所述第二电压接口低欧姆地与所述功率二极管(DH1)的第一负载接口(12)连接。
24.根据权利要求23所述的斩波电路(500，501，502)，还包括：
-用于其它负载(90，901，902，903)的接口；和
-其它单片集成的、根据权利要求1至23中任一项所述的功率半导体器件(100-400)，其中，用于所述其它负载(90，901，902，903)的接口与所述其它单片集成的功率半导体器件的共同的负载接口(13)连接，其中，所述第一电压接口低欧姆地与所述其它单片集成的功率半导体器件的所述功率场效应晶体管结构(TL1)的第一负载接口(10)连接，并且其中，所述第二电压接口与所述其它单片集成的功率半导体器件的所述功率二极管(DH1)的第一负载接口(12)连接。
25.一种用于控制负载(90，901，902，903)的斩波电路(500，501，502)，包括：
-第一电压接口(VL)；
-第二电压接口(VH)；
-用于所述负载(90)的接口；和
-至少一个集成的功率半导体器件(100-400)，包括：
-共同的负载接口(13)，所述负载接口低欧姆地与用于所述负载(90)的接口连接；
-垂直的二极管结构(DH1)，包括与共同的所述负载接口(13)邻接的阳极区(4)和阴极接口(12)，所述阴极接口低欧姆地与所述第二电压接口连接；和
-垂直的MOSFET结构(TL1)，包括与共同的所述负载接口(13)邻接的漏极区(1c)和低欧姆地与所述第一电压接口连接的源极区(3)；
-或垂直的IGBT结构(TL1)，包括与共同的所述负载接口(13)邻接的集电区(4)和低欧姆地与所述第一电压接口连接的发射区(3)，
其中，至少一个所述功率半导体器件(100-400)包括边缘闭合结构，所述边缘闭合结构布置在垂直的所述二极管结构(DH1)和垂直的所述IGBT结构或垂直的所述MOSFET结构(TL1)之间，由此在所述第一电压接口和所述第二电压接口之间施加电压差。
26.根据权利要求25所述的斩波电路(500，501，502)，其中，垂直的所述IGBT结构包括集成的空程二极管。
27.一种用于制造集成的半导体器件(100-400)的方法，包括：
-提供具有顶面(101)和相对布置的底面(103)的半导体本体(40)，其中，所述半导体本体(40)包括第一导电类型的第一半导体层(1)；
-从所述半导体本体(40)的第一区域(110)中的所述顶面(101)形成场效应结构(TL1)和与所述场效应结构(TL1)接触的第一负载电极(10)，其中，所述场效应结构的沟道类型与所述第一导电类型相应；
-从所述半导体本体(40)的第二区域(120)中的所述顶面(101)形成朝向所述第一半导体层(1)的接触结构，其中，所述接触结构具有其它的负载电极(12)；
-在所述第一负载电极(10)和所述其它的负载电极(12)之间形成至少一个边缘闭合结构，由此在所述第一区域和所述第二区域之间获得电压差；
-使在所述底面(103)上的所述半导体本体(40)变薄，以便产生背面(102)；
-至少在所述第二区域(120)中形成至少一个垂直的pn结(18a，18b)；和，
-在所述第一区域(110)中和在所述第二区域(120)中形成在所述背面(102)上的共同的负载电极(13)。
28.根据权利要求27所述的方法，还包括由介电区(19)填充的或有衬层的垂直的沟槽(34)，所述沟槽由所述顶面(101)延伸到所述半导体本体(40)中，并且在边界区域中布置在所述第一区域(110)和所述第二区域(120)之间。
29.根据权利要求28所述的方法，其中，所述介电区在使所述半导体本体(40)变薄时用作阻挡物。
30.根据权利要求27至29中任一项所述的方法，还包括：
-形成所述第一导电类型的场阻挡区域(1c)，包括经过所述背面(102)在所述第一区域(110)中进行硒扩散；和/或
-形成所述第一导电类型的场阻挡区域(1d)，包括经过所述顶面(101)在所述第二区域(120)中进行硒扩散；和/或
-形成所述第一导电类型的场阻挡区域(1c，1d)包括掩膜式注入。
31.根据权利要求27至29中任一项所述的方法，还包括在所述第一区域(110)中和/或在所述第二区域(120)中利用质子和/或轻离子从所述背面(102)对所述半导体本体(40)的至少一种辐射。
32.根据权利要求30所述的方法，还包括在所述第一区域(110)中和/或在所述第二区域(120)中利用质子和/或轻离子从所述背面(102)对所述半导体本体(40)的至少一种辐射。
33.根据权利要求27至29中任一项所述的方法，其中，至少一个垂直的pn结的形成包括第二导电类型的半导体区(4b)的形成，所述半导体区至少在所述第二区域(120)中延伸直至所述底面(102)并且具有第一最高掺杂浓度，和/或其中，所述至少一个垂直的pn结的形成包括所述第二导电类型的另外的半导体区(4a)的形成，所述另外的半导体区在所述第一区域(110)中延伸直至所述底面(102)并且具有第二最高掺杂浓度，所述第二最高掺杂浓度低于所述第一最高掺杂浓度。
34.根据权利要求32所述的方法，其中，至少一个垂直的pn结的形成包括第二导电类型的半导体区(4b)的形成，所述半导体区至少在所述第二区域(120)中延伸直至所述底面(102)并且具有第一最高掺杂浓度，和/或其中，所述至少一个垂直的pn结的形成包括所述第二导电类型的另外的半导体区(4a)的形成，所述另外的半导体区在所述第一区域(110)中延伸直至所述底面(102)并且具有第二最高掺杂浓度，所述第二最高掺杂浓度低于所述第一最高掺杂浓度。
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