CN103377920A

CN103377920A - 绝缘栅双极晶体管及其制备方法

Info

Publication number: CN103377920A
Application number: CN2012101301172A
Authority: CN
Inventors: 黄勤
Original assignee: VERSINE SEMICONDUCTOR Co Ltd
Current assignee: VERSINE SEMICONDUCTOR Co Ltd
Priority date: 2012-04-27
Filing date: 2012-04-27
Publication date: 2013-10-30

Abstract

本发明提供一种绝缘栅双极晶体管及其制备方法，该晶体管至少包括：集电极、半导体衬底、漂移区、两个体区、两个发射区、栅区域、隔离结构、绝缘埋层、发射极；其中，各该体区分别位于各该发射区与漂移区之间，栅区域位于各该体区及其之间的沟道之上并与各该发射区接触，隔离结构覆盖于栅区域表面以及部分各该发射区和各该体区的上表面，绝缘埋层位于体区与漂移区之间但并未贯穿整个漂移区，发射极覆盖于所述隔离结构及绝缘埋层表面以使各该发射区和各该体区实现电连接。本发明借助注氧隔离技术提供的绝缘栅双极晶体管，其正向压降大幅降低，具有更小的通态损耗，更好地改善了电导调制特性，使本发明成为电力电子系统应用中非常有吸引力的器件。

Description

绝缘栅双极晶体管及其制备方法

技术领域

本发明涉及一种绝缘栅双极晶体管及其制备方法，特别是涉及一种设有绝缘埋层的绝缘栅双极晶体管及其制备方法，属于半导体器件和器件制造技术领域。

背景技术

绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)是由双极型晶体管(BipolarTransistor)和金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field EffectTransisitor，MOSFET)组成的复合全控型电压驱动式功率半导体器件，既有MOSFET的输入阻抗高、控制功率小、驱动电路简单、开关速度高的优点，又具有双极型晶体管的电流密度大、饱和压降低、电流处理能力强的优点，即具有高压、大电流、高速三大特点，非常适合应用于交流电机、变频器、开关电源、照明电路、牵引传动等领域。结构上，IGBT是由成千上万个重复单元(即元胞)组成，并采用大规模集成电路技术和功率器件技术制造的一种大功率集成器件。

图1为传统IGBT(平面工艺IGBT)的示意图，P体区5’、N-漂移区23’、N+缓冲层21’、及P+半导体衬底1’构成PNP双极性晶体管，P体区5’、N+源/漏区(在IGBT中为发射区6’)、栅区介质层31’、及栅极32’构成MOSFET，进而所述的PNP双极性晶体管和MOSFET构成IGBT，其中，发射极91’和集电极92’以供电连接使用。

但是，这种传统的IGBT(平面工艺IGBT)存在一个主要的缺点：空穴电流(如图1中箭头所示)从P型深阱(体区5’)直接流出，因此没有与从沟道(位于两个N+发射区6’之间，未图示)流出的电子进行复合，从而导致正向压降(V_CE)增大，降低了IGBT的电导调制特性，尤其是针对是高压IGBT。

近几年来，人们花费很大的精力来改善平面IGBT的性能，发现在没有明显增加关断损耗的前提下，若增加载流子在发射极附近的浓度分布可大大的降低通态损耗，例如增强型平面技术，其通过降低从P体区流失的空穴，来提高在栅区域下载流子的聚集，因此达到减低IGBT导通压降的目的。但是，增强型平面IGBT阻止P体区流失空穴的效果有限，因此，需要在阻止流失空穴方面进行改进。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种绝缘栅双极晶体管及其制备方法，在不明显增加平面工艺IGBT关断损耗的基础上，利用在P体区下设置绝缘埋层进而几乎完全地阻止空穴的流失，减小从P型深阱(体区)流出的空穴电流，更好地改善其电导调制特性，用于解决现有技术中空穴电流从P型深阱(体区)直接流出导致正向压降(V_CE)增大的问题。

为实现上述目的及其他相关目的，本发明提供一种绝缘栅双极晶体管的制备方法，至少包括：

1)提供一重掺杂第一导电类型半导体衬底，在所述半导体衬底上形成轻掺杂第二导电类型的外延层；

2)依次形成位于所述外延层之上的栅区域和隔离结构、位于所述外延层内的发射区和体区、及位于所述体区之下的绝缘埋层；或者依次形成后续制备的体区之下的绝缘埋层、位于所述外延层之上的栅区域和隔离结构、及位于所述外延层内的发射区和体区；

3)制备发射极，使其覆盖于所述隔离结构表面且同时与各该发射区和各该体区接触，以使位于所述漂移区上方两侧的各该发射区和各该体区电连接；

4)在所述半导体衬底下制备集电极。

可选地，在所述步骤1)中形成轻掺杂第二导电类型外延层之前，还包括在所述半导体衬底上形成重掺杂第二导电类型缓冲层。

可选地，所述步骤1)中形成所述栅区域包括在所述外延层上形成栅介质层和位于所述栅介质层上的栅极。

可选地，所述步骤1)中形成所述栅区域还包括在所述栅极上形成绝缘层。

可选地，所述步骤2)中，依次形成位于所述外延层之上的栅区域和隔离结构、位于所述外延层内的发射区和体区、及位于所述体区之下的绝缘埋层时，具体包括如下步骤：

2-1)在所述外延层上形成栅区域，在所述栅区域周围制备隔离结构，使其覆盖所述栅区域的表面；

2-2)在所述隔离结构两侧的外延层中分别形成两个重掺杂第二导电类型区和两个第一导电类型区，剩余的所述外延层作为漂移区；其中，所述隔离结构每侧各有一个重掺杂第二导电类型区和一个第一导电类型区，且所述的第一导电类型区位于重掺杂第二导电类型区和漂移区之间；

2-3)将所述隔离结构每侧的重掺杂第二导电类型区和第一导电类型区分别向内延伸至所述栅区域下方，进一步将所述重掺杂第二导电类型区与漂移区隔开；

2-4)采用注氧隔离技术，在所述隔离结构每侧的所述的第一导电类型区和漂移区之间形成绝缘埋层，且此绝缘埋层未贯穿整个漂移区；

2-5)刻蚀所述隔离结构覆盖区域以外的部分重掺杂第二导电类型区，直至暴露出其下的所述第一导电类型区，形成沟槽，以供后续实现电连接，其中，被保留的重掺杂第二导电类型区和第一导电类型区形成重掺杂第二导电类型发射区和第一导电类型体区。

可选地，所述步骤2)中，依次形成后续制备的体区之下的绝缘埋层、位于所述外延层之上的栅区域和隔离结构、及位于所述外延层内的发射区和体区时，具体包括如下步骤：

2-1)采用注氧隔离技术，在所述外延层内形成绝缘埋层，且此绝缘埋层未贯穿整个外延层，其中绝缘埋层与外延层上表面之间具有用以形成所需发射区和体区的制备空间；

2-2)在所述外延层上形成栅区域，在所述栅区域周围制备隔离结构，使其覆盖所述栅区域的表面；

2-3)在所述隔离结构两侧的外延层中分别形成两个重掺杂第二导电类型区和两个第一导电类型区，剩余的所述外延层作为漂移区；其中，所述隔离结构每侧各有一个重掺杂第二导电类型区和一个第一导电类型区，且所述的第一导电类型区位于重掺杂第二导电类型区和漂移区之间；

2-4)将所述隔离结构每侧的重掺杂第二导电类型区和第一导电类型区分别向内延伸至所述栅区域下方，且将所述第一导电类型区延伸至所述绝缘埋层处，以使所述绝缘埋层位于所述的第一导电类型区和漂移区之间；

本发明还提供一种绝缘栅双极晶体管，至少包括：

集电极；

半导体衬底，为重掺杂第一导电类型，位于所述集电极之上；

漂移区，为轻掺杂第二导电类型，位于所述半导体衬底之上；

两个体区，为第一导电类型，分别位于所述漂移区上方的两侧，沟道位于所述两个体区之间；

两个发射区，为重掺杂第二导电类型，分别位于各该体区上方，即各该体区分别位于各该发射区与所述漂移区之间；

栅区域，位于各该体区及其之间的沟道之上，并与各该发射区接触；

隔离结构，覆盖于所述栅区域的表面；

绝缘埋层，位于所述体区及漂移区之间，但并未贯穿整个所述漂移区；

发射极，覆盖于所述隔离结构表面，并与所述的发射区和体区接触，以供各该发射区和各该体区实现电连接。

可选地，所述的漂移区与半导体衬底之间还设有缓冲区，即所述的缓冲区位于半导体衬底之上，所述的漂移区位于缓冲区之上，其中，所述缓冲区为重掺杂第二导电类型。

可选地，所述栅区域包括栅介质层和位于所述栅介质层上的栅极。

可选地，在所述栅极上还设有绝缘层。

如上所述，本发明的绝缘栅双极晶体管及其制备方法，具有以下有益效果：

与统绝缘栅双极晶体管(平面工艺IGBT)相比，本发明借助注氧隔离(separation withimplanted oxygen，SIMOX)技术提供一种设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)及其制备方法，即在传统绝缘栅双极晶体管(平面工艺IGBT)的P型深阱(体区)下方设置一绝缘埋层，且通过对SIMOX技术的注入能量和注入位置的不同选择来控制该绝缘埋层所在的深度和长度，使制备该绝缘埋层的位置相对灵活。由于该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射区附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(Forward Biased SafeOperaing Area，FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降(V_CE)大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性，使其成为电力电子系统应用中非常有吸引力的器件。

附图说明

图1显示为现有技术中绝缘栅双极晶体管示意图。

图2A至2F显示为本发明绝缘栅双极晶体管的制备方法在实施例一中的示意图。

图3A至3F显示为本发明绝缘栅双极晶体管的制备方法在实施例二中的示意图。

图4显示为本发明绝缘栅双极晶体管在实施例三中的示意图。

图5显示为本发明绝缘栅双极晶体管载流子路径示意图。

图6显示为本发明与现有技术中的绝缘栅双极晶体管空穴密度分布图。

图7显示为本发明绝缘栅双极晶体管中绝缘埋层长度与正向压降关系曲线。

图8显示为本发明绝缘栅双极晶体管的仿真关断曲线。

图9显示为本发明与现有技术中的绝缘栅双极晶体管正向压降与关断损耗的关系曲线。

图10显示为本发明与现有技术中的绝缘栅双极晶体管的正向I-V曲线。

元件标号说明

11、21、31、1’ 半导体衬底

121、221、21’ 缓冲层

122、222 外延层

123、223、323、23’ 漂移区

13、23、33 栅区域

131、231、31’ 栅介质层

132、232、32’ 栅极

133、233 绝缘层

14、24、34、4’ 隔离结构

151、251 第一导电类型区

152、252 被扩大的第一导电类型区

15、25、35、5’ 发射区

161、261 重掺杂第二导电类型区

162、262 被扩大的重掺杂第二导电类型区

16、26、36、6’ 体区

17、27 沟槽

18、28、38 绝缘埋层

191、292、391、91’ 发射极

192、292、392、92’ 集电极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图10。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

一方面，由于传统的IGBT存在一个主要的缺点，即空穴电流从P型深阱(体区)直接流出，因此没有与从沟道流出的电子进行复合，从而导致正向压降(V_CE)增大，降低了IGBT的电导调制特性；另一方面，现有技术中的增强型平面技术改善IGBT的电导调制特性效果有限。

因此，鉴于上述现有技术的缺点，本发明借助注氧隔离(separation with implanted oxygen，SIMOX)技术提供一种设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(BuriedOxide-Insulated Gate Bipolar Transistor，BO-IGBT)及其制备方法，即在传统绝缘栅双极晶体管(平面工艺IGBT)的P型深阱(体区)下方设置一绝缘埋层，且可通过对SIMOX技术的注入能量和注入位置的不同选择来控制该绝缘埋层所在的深度和长度，使制备该绝缘埋层的位置相对灵活。由于该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射区附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降(V_CE)大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性。

实施例一

如图2A至2F所示，本发明提供一种绝缘栅双极晶体管的制备方法，该方法至少包括以下步骤：

首先执行步骤1)，提供一重掺杂第一导电类型半导体衬底11，所述半导体衬底11作为集电区，在所述半导体衬底11上形成轻掺杂第二导电类型的外延层122。

需要说明的是，在形成轻掺杂第二导电类型外延层122之前，还包括在所述半导体衬底11上形成重掺杂第二导电类型缓冲层121，以防止在阻断电压时耗尽层到达所述半导体衬底11，且所述缓冲层121，用于控制所述半导体衬底11向缓冲区注入少数载流子的能力，即控制所述半导体衬底11的注入效率。

具体地，在本实施例一中，第一导电类型为P型、第二导电类型为N型，请参阅图2A，在重掺杂P型(P+)半导体衬底11上先形成重掺杂N型(N+)缓冲层121，再在所述缓冲层121上形成轻掺杂N型(N-)外延层122，其中，所述P+半导体衬底11、N+缓冲层121、N-外延层122为硅。接着执行步骤2)。

在本实施例一的步骤2)中，依次形成位于所述外延层122之上的栅区域13和隔离结构14、位于所述外延层122内的发射区16和体区15、及位于所述体区15之下的绝缘埋层18，具体包括如下步骤：

在步骤2-1)中，请参阅图2A，在本实施例一中，先在所述外延层122上形成栅区域13，具体地，包括在所述外延层122上形成栅介质层131和位于所述栅介质层131上的栅极132，进一步，在所述栅极132上形成绝缘层133，以利于实现自对准工艺，其中，所述栅介质层131为二氧化硅(SiO₂)，绝缘层133为氮化硅(Si₃N₄)，栅极132为重掺杂N型多晶硅，但并不局限于此，在其他实施例中，栅介质层131也可为氮化硅(Si₃N₄)，绝缘层133也可为二氧化硅(SiO₂)；而后，在所述栅区域13周围制备隔离结构14，使其覆盖所述栅区域13的表面，从而保证所述栅区域与所需发射极之间存在隔离，同时，所述隔离结构14有利于自对准工艺的实施，其中，所述隔离结构14的材料为二氧化硅(SiO₂)。接着执行步骤2-2)。

在步骤2-2)中，如图2B所示，在本实施例一中，在所述隔离结构14两侧的外延层122中，采用离子注入的方法，分别形成两个重掺杂第二导电类型区161和两个第一导电类型区151，剩余的所述外延层122作为漂移区123；其中，所述隔离结构14每侧各有一个重掺杂第二导电类型区161和一个第一导电类型区151，且所述的第一导电类型区151位于重掺杂第二导电类型区161和漂移区123之间。具体地，在本实施例一中，第一导电类型为P型、第二导电类型为N型，则重掺杂第二导电类型区161即为重掺杂N型区(N+区)161，第一导电类型区151即为P型区(P区)151。接着执行步骤2-3)。

在步骤2-3)中，如图2C所示，在本实施例一中，采用热处理扩散的方法，将所述隔离结构14每侧的重掺杂第二导电类型区(N+区)161和第一导电类型区(P区)151分别向内延伸至所述栅区域13下方，被扩大的第一导电类型区(P区)152进一步将被扩大的重掺杂第二导电类型区(N+区)162与漂移区123隔开。接着执行步骤2-4)。

在步骤2-4)中，如图2D所示，在本实施例一中，采用高能量注氧隔离(separation withimplanted oxygen，SIMOX)技术，在所述隔离结构14每侧的所述的漂移区123和被扩大的第一导电类型区152之间形成绝缘埋层18，且此绝缘埋层18未贯穿整个漂移区123，其中，所述绝缘埋层18为二氧化硅(SiO₂)，但并不局限与此，在其他实施例中，所述绝缘埋层为氮化硅(Si₃N₄)等。

需要说明的是，所述绝缘埋层18具有根据增强空穴积累和减小电子扩散做折中优化的优化长度，其中，所述电子指从所述绝缘埋层附近沟道通过的电子。同时，通过对SIMOX技术注入能量和注入位置的不同选择来控制该绝缘埋层所在的深度和长度，因此，使制备该绝缘埋层的位置和长度相对灵活。在本实施例一中，借助SIMOX技术，形成位于所述的被扩大的第一导电类型区152和漂移区123之间的所述绝缘埋层18，且绝缘埋层18的长度接近P型体区15的长度，同时此绝缘埋层18未贯穿整个漂移区123。

需要进一步说明的是，所述绝缘埋层18且位于各该体区15与漂移区123之间，阻挡了空穴电流直接流入P型体区15，改变了载流子路径，促使空穴在发射区16附近漂移区的浓度增加，使元胞之间的PIN效应得到改善，达到降低IGBT正向压降(V_CE)的目的。接着执行步骤2-5)。

在步骤2-5)中，如图2E所示，在本实施例一中，刻蚀所述隔离结构14覆盖区域以外的部分被扩大的重掺杂第二导电类型区(N+区)162，直至暴露出其下的所述第一导电类型区(P区)152的上表面及所述被扩大的重掺杂第二导电类型区(N+区)162的侧面，形成沟槽17，以供后续实现电连接，其中，被保留的重掺杂第二导电类型区162和第一导电类型区152形成重掺杂第二导电类型(N+)发射区16和第一导电类型(P)体区15，二者均位于所述外延层122中且位于所述漂移区123上方两侧。至此，已完成步骤2)的相关内容，接着执行步骤3)和步骤4)。

在步骤3)和步骤4)中，如图2F所示，在本实施例一中，在所述沟槽17内及隔离结构14表面进行金属化以制备发射极191，使其覆盖于所述隔离结构14表面且同时与各该发射区16和各该体区15接触，以实现位于所述漂移区123上方两侧的各该发射区16和各该体区15的电连接；在所述半导体衬底11下进行金属化，制备集电极192，以实现电连接。其中，所述发射极191、集电极192为铝，但不局限于此，在其他实施例中，制备所述发射极和集电极的材料为铜或铝铜合金。

本发明提供一种绝缘栅双极晶体管的制备方法，在不明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗的基础上，借助注氧隔离(separation with implanted oxygen，SIMOX)技术制备设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(Buried Oxide-Insulated GateBipolar Transistor，BO-IGBT)，且通过对SIMOX技术的注入能量和注入位置的不同选择来控制该绝缘埋层所在的深度和长度，使制备该绝缘埋层的位置相对灵活。由于该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射极附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性，使其成为电力电子系统应用中非常有吸引力的器件。

实施例二

如图3A至3F所示，本发明提供一种绝缘栅双极晶体管的制备方法，该方法至少包括以下步骤：

首先执行与实施例一相同的步骤1)，即在本实施例二中，在作为集电区的重掺杂P型(P+)半导体衬底21上先形成重掺杂N型(N+)缓冲层221，再在所述缓冲层221上形成轻掺杂N型(N-)外延层222，其中，所述P+半导体衬底21、N+缓冲层221、N-外延层222为硅。接着执行步骤2)。

在本实施例二的步骤2)中，依次形成后续制备的体区25之下的绝缘埋层28、位于所述外延层222之上的栅区域23和隔离结构24、及位于所述外延层222内的发射区26和体区25，具体包括如下步骤：

在步骤2-1)中，请参阅图3A，在本实施例二中，采用高能量注氧隔离(separation withimplanted oxygen，SIMOX)技术，在所述外延层内222形成绝缘埋层28，且此绝缘埋层28未贯穿整个外延层222，其中绝缘埋层28与外延层222上表面之间具有用以形成所需发射区26和体区25的制备空间，其中，所述绝缘埋层28为二氧化硅(SiO₂)，但并不局限与此，在其他实施例中，所述绝缘埋层为氮化硅(Si₃N₄)等。接着执行步骤2-2)。

本实施例二的步骤2-2)与实施例一中的步骤2-1)相同，请参阅图3B，在本实施例二中，先在所述外延层222上形成包括栅介质层231、栅极232、绝缘层233的栅区域23，其中，所述的绝缘层233位于栅极232上，所述的栅极232位于栅介质层231上，栅介质层231为二氧化硅(SiO₂)，绝缘层233为氮化硅(Si₃N₄)，栅极232为重掺杂N型多晶硅；而后，在所述栅区域23周围制备隔离结构24，使其覆盖所述栅区域23的表面，从而保证所述栅区域与所需发射极之间存在隔离，同时，所述隔离结构24有利于自对准工艺的实施，其中，所述隔离结构24的材料为二氧化硅(SiO₂)。接着执行步骤2-3)。

本实施例二的步骤2-3)与实施例一中的步骤2-2)相同，请参阅图3C，在本实施例二中，在所述隔离结构24两侧的外延层222中，采用离子注入的方法，分别形成两个重掺杂第二导电类型区(N+区)261和两个第一导电类型区(P区)251，剩余的所述外延层222作为漂移区223；其中，所述隔离结构24每侧各有一个N+区261和一个P区251，且所述的P区251位于N+区261和漂移区223之间。接着执行步骤2-4)。

本实施例二的步骤2-4)与实施例一中的步骤2-3)基本相同，如图3D所示，在本实施例二的步骤2-4)中，采用热处理扩散的方法，将所述隔离结构24每侧的重掺杂第二导电类型区(N+区)261和第一导电类型区(P区)251分别向内延伸至所述栅区域23下方，且将所述第一导电类型区(P区)251延伸至所述绝缘埋层28处，以使所述绝缘埋层28位于所述的被扩大的第一导电类型区(P区)252和漂移区223之间，同时，被扩大的P区252进一步将被扩大的N+区262与漂移区223隔开。接着执行步骤2-5)。

本实施例二的步骤2-5)与实施例一中的步骤2-5)相同，如图3E所示，在本实施例二中，刻蚀所述隔离结构24覆盖区域以外的部分被扩大的N+区262，直至暴露出其下的所述P区252的上表面及所述的被扩大的N+区262的侧面，形成沟槽27，以供后续实现电连接，其中，被保留的N+区262和P区252形成重掺杂第二导电类型(N+)发射区26和第一导电类型(P)体区25，二者均位于所述外延层222中且位于所述漂移区223上方两侧，此时，所述绝缘埋层28位于各该体区25与漂移区223之间。

需要说明的是，所述绝缘埋层28具有根据增强空穴积累和减小电子扩散做折中优化的优化长度，其中，所述电子指从所述绝缘埋层附近沟道通过的电子。同时，通过对SIMOX技术注入能量和注入位置的不同选择来控制该绝缘埋层所在的深度和长度，因此，使制备该绝缘埋层的位置和长度相对灵活。在本实施例二中，借助SIMOX技术，形成绝缘埋层28的长度接近P型体区25的长度的四分之三，同时此绝缘埋层28未贯穿整个漂移区223。

需要进一步说明的是，所述绝缘埋层28且位于各该体区25与漂移区223之间，阻挡了空穴电流直接流入P型体区25，改变了载流子路径，促使空穴在发射区26附近漂移区的浓度增加，使元胞之间的PIN效应得到改善，达到降低IGBT正向压降(V_CE)的目的。至此，已完成步骤2)的相关内容，接着执行与实施例一形同的步骤3)和步骤4)。

在步骤3)和步骤4)中，如图3F所示，在本实施例二中，在所述沟槽27内及隔离结构24表面进行金属化以制备发射极291，使其覆盖于所述隔离结构24表面且同时与各该发射区26和各该体区25接触，以实现位于所述漂移区223上方两侧的各该发射区26和各该体区25的电连接；在所述半导体衬底21下进行金属化，制备集电极292，以实现电连接。其中，所述发射极291、集电极292为铝，但不局限于此，在其他实施例中，制备所述发射极和集电极的材料为铜或铝铜合金。

实施例三

如图4所示，本发明提供一种绝缘栅双极晶体管，至少包括集电极392、半导体衬底31、漂移区323、体区35、发射区36、栅区域33、隔离结构34、绝缘埋层38、发射极391。

需要说明的是，本实施例三中，第一导电类型为P型，第二导电类型为N型。

所述集电极392位于绝缘栅双极晶体管的所述半导体衬底31之下，以供电连接使用，在本实施例三中，集电极392为铝，在其他实施例中，所述集电极392的材料为铜或铝铜合金。

所述半导体衬底31为重掺杂第一导电类型，在本实施例三中，即为硅材料P+半导体衬底31，位于所述集电极392之上，作为集电区。

所述漂移区323为轻掺杂第二导电类型，在本实施例三中，即为硅材料N-漂移区323，位于所述半导体衬底31之上。

需要说明的是，为了防止在阻断电压时耗尽层到达所述半导体衬底31，且用于控制所述半导体衬底31注入少数载流子的能力，即控制所述半导体衬底31的注入效率，在所述半导体衬底31与漂移区323之间设有缓冲区321，其中，所述缓冲层321为重掺杂第二导电类型。在本实施例三中，所述缓冲区321为硅材料N+缓冲区321，位于所述P+半导体衬底31之上，且位于所述N-漂移区323之下。

所述体区35为两个且均为第一导电类型，在本实施例三中，即为硅材料P体区35，分别位于所述漂移区323上方的两侧，沟道位于所述两个体区35之间。

所述发射区36为两个且均为重掺杂第二导电类型，在本实施例三中，即为硅材料N+型发射区36，分别位于各该体区35上方，即各该体区35分别位于各该发射区36与所述漂移区323之间。

所述栅区域33位于各该体区35及其之间的沟道(未图示)之上，并与各该发射区36接触。需要说明的是，所述栅区域33包括栅介质层331和位于所述栅介质层331上的栅极332；进一步，在所述栅极332上还设有绝缘层333。在本实施例三中，所述栅区域33包括栅介质层331、栅极332及绝缘层333，其中，所述的栅介质层331为二氧化硅(SiO₂)，绝缘层333氮化硅(Si₃N₄)，栅极332为重掺杂N型多晶硅。

所述隔离结构34覆盖于所述栅区域33的表面，从而保证所述栅区域33与发射极391之间存在隔离，在本实施例三中，所述隔离结构34的材料为二氧化硅(SiO₂)。

所述绝缘埋层38位于各该体区35与漂移区323之间，但并未贯穿整个所述漂移区。所述绝缘埋层38阻挡了空穴电流直接流入P型体区，改变了载流子路径，促使空穴在发射区附近漂移区的浓度增加，使元胞之间的PIN效应得到改善，达到降低IGBT正向压降(V_CE)的目的。在本实施例三中，所述绝缘埋层38为二氧化硅，但并不局限与此，在其他实施例中，所述绝缘埋层为氮化硅等。

需要说明的是，所述绝缘埋层具有根据增强空穴积累和减小电子扩散做折中优化的优化长度，其中，所述电子指从所述绝缘埋层附近沟道通过的电子。具体内容请参阅图7及下述改善电导调制特性中的说明。在本实施例三中，所述绝缘埋层38的长度接近P型体区35的长度，同时此绝缘埋层38未贯穿整个漂移区323。

所述发射极391，覆盖于所述隔离结构34表面，并与所述的发射区36和体区35接触，以供各该发射区36和各该体区35实现电连接，在本实施例三中，发射极391为铝，在其他实施例中，所述发射极391的材料为铜或铝铜合金，。

本发明提供一种绝缘栅双极晶体管及其制备方法，在不明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)的基础上改善其电导调制特性。为便于理解本发明中绝缘埋层在改善电导调制特性上的作用，请参阅图5至图10，现将本发明绝缘栅双极晶体管的载流子迁移路径及具体电导调制特性改进效果进行说明：

与传统绝缘栅双极晶体管(平面工艺IGBT)相比，本发明的设有绝缘埋层的绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)具有更小的通态损耗，而同时关断损耗(E_off)没有明显增大，其原因在于：1)P型深阱(体区)下方的绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变了IGBT中PNP晶体管的载流子路径，如图5所示，具体地，电子路径为箭头A方向，空穴路径为箭头B1和箭头B2方向，其中箭头B1方向即是由于绝缘埋层阻挡促使空穴路径改变后的方向；2)进一步，由于载流子路径的改变，促使空穴在发射区附近漂移区的浓度增加，从而使元胞之间的PIN效应得到改善。

在图6中对比了集电极电流密度在30A/cm²时空穴密度在本发明BO-IGBT(由▲表示)和传统IGBT(平面工艺IGBT，由●表示)元胞中的分布情况。由于这些增加的空穴位于发射区附近的漂移区中，故其不会明显增加关断损耗(E_off)。

通过改变绝缘埋层的长度，PIN效应的增强和IGBT中MOSFET沟道中电子扩散的减弱存在一个优化关系点。图7显示了本发明集电极电流密度为30A/cm²时正向压降(V_CE)与绝缘埋层长度的关系曲线。当绝缘埋层延伸到整个P型深阱(体区)的长度时(如图7中虚线所示位置)，则正向压降(V_CE)有明显的降低；但当绝缘埋层的长度继续增加到一定值(如图7中曲线的谷底处)时，由于电子扩散的减弱变成主导因素，则导致正向压降(V_CE)有所增大。

在室温下(27℃)，对有源区面积为0.833cm²的BO-IGBT器件的瞬态特性在感性负载电路中进行了仿真，条件如下：杂散电感(L_S)为6μH，母线电压(V_DC)为3600V，负载电流(I_C)为25A，栅电阻(R_G)为33Ω。图8为本发明的仿真关断曲线，其中，正向压降(V_CE，集电极-发射极电压)由●表示，栅极-发射极电压V_GE由■表示，集电极电流I_CE由▲表示，其关断损耗(E_off)为97mJ，其中，E_off是I_CE与V_CE相乘后再积分得到的。

图9是正向压降(V_CE)与关断损耗(E_off)的关系曲线，与传统IGBT(平面工艺IGBT，由■表示)相比，其余条件相同的情况下，当传统IGBT与本发明BO-IGBT(由▲表示)关断损耗(E_off)相同时，本发明BO-IGBT的正向压降(V_CE)比传统IGBT小0.5V，即降低了12.5％。

在本发明中，所有的空穴电流会被强制从P型深阱(体区)的旁边通过，同时伴随有IGBT中PNP晶体管的增益会稍有减小，因此其安全工作区(Safe Operating Area，SOA)必须认真考虑。图10显示了本发明BO-IGBT和传统IGBT(平面工艺IGBT)的正向I-V曲线，其中，V_GE为15V时，BO-IGBT由▲表示，传统IGBT(平面工艺IGBT)由□表示；V_GE为10V时，BO-IGBT由

表示，传统IGBT(平面工艺IGBT)由○表示。由图10可知，两者都是很相近的方形FBSOA区域，BO-IGBT相对稍小些。

综上所述，本发明提供一种绝缘栅双极晶体管，在传统绝缘栅双极晶体管(Insulated GateBipolar Transistor，IGBT)的P型深阱(体区)下方设置一绝缘埋层，形成设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)，且被设置的该绝缘埋层的位置相对灵活。由于该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射区附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降(V_CE)大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性，使其成为电力电子系统应用中非常有吸引力的器件。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种绝缘栅双极晶体管的制备方法，其特征在于，该方法至少包括以下步骤：

4)在所述半导体衬底下制备集电极。

2.根据权利要求1所述的绝缘栅双极晶体管的制备方法，其特征在于：在所述步骤1)中形成轻掺杂第二导电类型外延层之前，还包括在所述半导体衬底上形成重掺杂第二导电类型缓冲层。

3.根据权利要求1所述的绝缘栅双极晶体管的制备方法，其特征在于：所述步骤1)中形成所述栅区域包括在所述外延层上形成栅介质层和位于所述栅介质层上的栅极。

4.根据权利要求3所述的绝缘栅双极晶体管的制备方法，其特征在于：所述步骤1)中形成所述栅区域还包括在所述栅极上形成绝缘层。

5.根据权利要求1所述的绝缘栅双极晶体管的制备方法，其特征在于，所述步骤2)中，依次形成位于所述外延层之上的栅区域和隔离结构、位于所述外延层内的发射区和体区、及位于所述体区之下的绝缘埋层时，具体包括如下步骤：

6.根据权利要求1所述的绝缘栅双极晶体管的制备方法，其特征在于，所述步骤2)中，依次形成后续制备的体区之下的绝缘埋层、位于所述外延层之上的栅区域和隔离结构、及位于所述外延层内的发射区和体区时，具体包括如下步骤：

7.一种绝缘栅双极晶体管，其特征在于，至少包括：

集电极；

隔离结构，覆盖于所述栅区域的表面；

8.根据权利要求7所述的绝缘栅双极晶体管，其特征在于：所述的漂移区与半导体衬底之间还设有缓冲区，即所述的缓冲区位于半导体衬底之上，所述的漂移区位于缓冲区之上，其中，所述缓冲区为重掺杂第二导电类型。

9.根据权利要求7所述的绝缘栅双极晶体管，其特征在于：所述栅区域包括栅介质层和位于所述栅介质层上的栅极。

10.根据权利要求9所述的绝缘栅双极晶体管，其特征在于：在所述栅极上还设有绝缘层。