CN101490847A

CN101490847A - 平面分离栅极高性能金属氧化物半导体场效应晶体管结构及制造方法

Info

Publication number: CN101490847A
Application number: CNA2007800268371A
Authority: CN
Inventors: 安荷·叭剌; 弗兰茨娃·赫尔伯特; 丹尼尔·S·恩济
Original assignee: Alpha and Omega Semiconductor Ltd
Current assignee: Alpha and Omega Semiconductor Ltd
Priority date: 2006-05-31
Filing date: 2007-05-30
Publication date: 2009-07-22
Anticipated expiration: 2027-05-30
Also published as: CN101490847B; WO2007143130A3; US8053298B2; US7504676B2; US20070278571A1; TW200744208A; WO2007143130A2; US20090181503A1; TWI348220B

Abstract

本发明提供一种改良的半导体功率器件，其包含有若干个功率晶体管晶胞，每一晶胞进一步包含一位于漂移层顶面的栅极氧化层所组成的平面栅极，来构成半导体衬底的最顶层，其中该平面栅极更组构有一分离栅极，其包含有在栅极层上的缺口开口，此栅极的总表面积被缩小。晶体管晶胞进一步包含有一JFET(结型场效应晶体管)扩散区域，其位于栅极层的缺口下方的漂移层上，JFET扩散层具有比漂移区域高的掺杂浓度，以减小半导体功率器件的沟道电阻。晶体管晶胞进一步包含有浅表面掺杂区域，其位于栅极下方邻接JFET扩散区域的漂移层顶表面附近，其中浅表面掺杂区域的掺杂浓度低于JFET扩散区域且高于漂移层。

Description

平面分离栅极高性能金属氧化物半导体场效应晶体管结构及制造方法

发明背景

1、技术领域

本发明涉及一种半导体功率器件，尤其涉及一种具有平面分离栅极结构的金属氧化物半导体场效应晶体管(MOSFET)器件的结构与制造方法，其可改善器件性能。

2、背景技术

虽然具有平面栅极结构的半导体功率器件能由多家代工厂以低成本方式来制作，然而，目前传统技术在制作具有平面栅极结构的金氧半导体场效应晶体管上仍遭受到许多技术困难点与限制。特别是DMOS制程产生具有不规则掺杂密度的沟道如图1D所示，因此，阈值的精密控制变得相当困难，器件也极易受影响而产生击穿。如同图1D所示，沟道在源极区域附近具有一个峰值掺杂级，其可视为阈值。当此沟道延伸至漂移区(drift region)时，这个掺杂级会急剧下降。这个沟道的掺杂型态具有一些问题。第一点，源极与体区(body)的扩散将影响峰值沟道掺杂级，这就需要更精密地控制源极与体区的扩散，因此栅极阈值的精密控制是很困难的。第二点，由于沟道延伸到漂移区域，引起掺杂极的剧烈减少，将使得这个区域的电荷级产生急剧地减少，因此器件容易受伤害而产生击穿。再者，由于平面栅极覆盖漏极区域的重叠区域的存在，因此在低偏压时一直被高电容(high capacitance)(Cgd)限制住的金属氧化物半导体场效应晶体管器件在高频应用中就需要低电容(reduced capacitance)。特别是，较高的Cgd产生于位于平面栅极与穿过外延层且未被体区覆盖的漏极之间的电容耦合，例如在平面栅极与穿过外延层且位于两个体区之间的漏极之间的耦合。

半导体功率器件经常包含有若干个平行设置的功率晶体管单元。如图1A所示，是一具有水平沟道与栅极的平面结构的典型传统垂直DMOS场效应晶体管(FET)器件的结构，沟道是从邻近栅极的源极区域边缘开始扩散的。JFET(结型场效应晶体管)植入，例如一NMOSFET器件的N-型掺杂物掺杂，可用于减少由于夹止位于沟道区域间漏极区域的横向扩散所引起的导通电阻增加。然而，如上所述，由于平面栅极与穿过外延层且位于体区之间的漏极之间的电容耦合而引起的高栅漏电容(high gate-to-drain capacitance)，导致在低偏压时这样的器件受到高频率应用的限制。

而且，具有平面栅极的DMOS器件被许多技术瓶颈限制着，因此单元高度不能轻易减少。特别是，若减少了DMOS器件的单元高度，则体区间的距离增大会导致击穿电压的减少。换句话说，体区间距离的缩小，会产生较高的漏源导通电阻Rdson。Baliga在美国专利号6800897(公布于2005年10月5号)与美国专利号6791143(公布于2004年9月14号)中公开一种如图1B所示的SSCFET器件，其在2003年11月所公开的专利号6791143中称为SSCFET，而SSC代表硅半导体公司(silicon Semiconductor Corporation)。对一n-型沟道MOSFET而言，SSCFET结构是使用后退N-型JEFT掺杂区域进行掺杂，以改善器件的电阻。JEFT掺杂区域进一步结合埋入式P-型区域，用来保护栅极免于像一般DMOS器件中常发生的直接耦合到漏极。然而，由于相互抵触的设计要求，如图1B所示的SSCFET结构无法对这些技术困难点提供有效的解答。特别是为了获得较低的电阻，具有高掺杂剂量的JFET掺杂物也补偿P-型体区与P-型遮蔽掺杂区。因为这些因素，适用于高频率应用的具有高效率的高性能功率器件的需求无法由这些利用目前技术所生产出的具有平面栅极的半导体功率器件来满足。

美国专利号6639276标题为具有超深衬底与低导通电阻(reduced onresistance)的功率MOSFET(公布于2003年10月28号)，其所公布的MOSFET器件如图1C所示，其中，MOSFET包含有高度掺杂的半导体衬底30，以支撑高浓度掺杂的外延层31。MOSFET器件进一步包含具有与外延层31相同导电型态的高度掺杂源极区域33，其分别形成在具有相对传导型态的掺杂本体区域32上。MOSFET器件也包含形成在可反转沟道(invertible channels)32’上的栅极绝缘层34。栅极绝缘层34并未延伸到位于本体区域32之间的一般传导区域35的全部区域。栅极绝缘层仅延伸覆盖一般传导区域35的一部份。绝缘层50设置在栅极电极51之间并覆盖着一般传导区域35剩余的部分。绝缘层间隙壁50与外延层31的顶表面发生电接触并覆盖了每个一般传导区域35的实质部分。利用铝所形成的源极接触点39用于形成源极区域39与本体区域32之间的电接触。绝缘侧壁38与绝缘顶层37插设于栅极电极51与源极接触点39之间，以将两者隔离。绝缘间隙壁50的厚度大幅增加且覆盖到一般传导区域35宽度上的实质部分。绝缘间隙壁50减少了重叠在一般传导区域35表面上的栅极电极51的面积，此举将产生一减少的栅漏电容。MOSFET进一步包含有位于外延层31的本体上的深植入结92。深植入结92的掺杂剂浓度可以被增加。在深植入结92所增加的掺杂物浓度也允许一般传导区域35的掺杂物浓度增加，从而改善Rdson，而无须牺牲击穿电压。如图1C所示的器件为图1A和图1B改良后的结构，其应用于一分离栅极结构，来减少栅漏电容，而无须牺牲其它性能需求。但是，如同图1A与图1B所示的器件，这个器件也是一个DMOS器件，沟道32’是利用源极区域33与本体区域32的双扩散制程来形成。所有的DMOS器件共享如图1D所示的一般沟道掺杂级。如同先前所述，如图1C所示的器件具有一难以控制的阈值电压与一易受影响而击穿的沟道。

因此，在功率半导体器件设计与制造的技术领域中仍然存在一种需求，需要提供一种能够解决上述问题与限制的具有平面栅极功率器件的制造方法与器件结构。对本领域内技术人员而言，可兼容于许多代工厂的平面栅极MOSFET器件可以减少生产成本，与在低与高偏压时具有低电容以及低导通电阻次数至栅极电荷产物。再者，这样的器件对于击穿具有较大的抵抗力并且可精密控制临界电压。

发明内容

本发明的一方面在提供一种新颖且改良后的半导体功率器件，其应用统一的沟道掺杂级来获得具有稳定且精确可控制的栅极阈值电压。本发明的另一方面在于公开提供一种新颖且改良后的半导体器件，其用一沟道来施行，而该沟道邻近漂移区域的至少一部份具有大致上统一的高沟道掺杂级，从而增加沟道电荷密度来防止击穿。本发明的另一方面公开一种新颖且改良后的半导体功率器件，其利用平面分离栅极来施行，在高偏压与低偏压时都能获得低电容的高性能，且获得低导通电组频率栅极电荷产品(low on-resistancetimes gate charge product)，因此技术困难点与限制可以获得解决。

本发明的另一方面为全面式表面P-型植入可以提供大致上统一的高沟道掺杂密度。在一具体实施例中，浅表面掺杂层的全面式植入提供沟道一致的控制，以获得统一的沟道传导率，因此栅极阈值可以被精确地控制。在另一具体实施例中，浅表面掺杂层的全面式植入在邻近漂移区域的沟道至少一部份上提供大致上统一的高沟道掺杂级，以防止击穿。

本发明的另一方面在于平面栅极结构能够利用代工生产方式制作以降低生产成本。而且，这种新颖且改良的结构可使用于高地压并且可广泛地在各种产品上施行，以供不同类型应用。

本发明的另一方面在于平面栅极是结构是在中心处具有缺口开口的分离栅极。这样的缺口提供JFET植入窗口，因此，JFET植入以自我对准方式运作。

本发明的另一方面在于利用具有倾斜角度的有角度本体植入来形成具有横向延伸区域的本体/沟道区域，例如分散区域(straggle regions)、有效的延伸区域与掺杂浓度可进一步在漏极处于高电压时避免击穿。因为植入仅来自于栅极的源极边缘部分的离子，多晶硅边缘可用作为离子植入的光罩，故而有角度的本体植入也是利用自我对准方式来实现。自我对准步骤提供一个优势，因为自我对准帮助所有本体区域间维持适当的对称性，因此确保分离栅极晶胞两侧具有统一的掺杂控制。

本发明的另一方面为分离栅极的开放式缺口在制作过程中提供一凹槽窗，其优化了JFET植入和栅极边缘的氧化层厚度，由于高电场形成于这个区域，就改善了击穿。特别是，位于分离栅极晶胞的两个P-型本体区域之间的JFET区域的若干个能量级植入可以获得不同能量级与不同剂量的良好控制，因此此区域利用最大的掺杂级来掺杂，以确保当击穿电压最大时具有最低电阻。

特别的是，本发明的另一方面在于提供一种具有分离平面栅极的改良后的器件结构与一种新的制造方法，其用于制造具有可精确控制栅极阈值与改善沟道击穿电阻率的MOSFET器件，其也具有低电容与导通电阻。全面式表面本体掺杂植入所形成的浅表面掺杂层提供一统一的高沟道掺杂密度沟道，其提供精确控制的栅极电压与改良的沟道击穿电阻率。低电阻通过在分离栅极的缺口下方形成JFET扩散区域来获得。较低导通电阻至栅极电荷产物(gate charge product)也是利用将栅极形成分离栅极来减少栅极区域获得的。平面栅极MOSFET器件显著改善了器件的性能和减少了制造成本。

简单的说，在本发明的具体实施例中公开一种金属氧化物半导体场效应晶体管(MOSFET)。MOSFET器件包含有利用浅表面掺杂层的全面式植入所形成的掺杂密度大致上统一的沟道。在另一具体实施例中，浅表面掺杂层的全面式植入提供沟道统一性控制，以获得统一性沟道传导性，因此栅极阈值可被准确地控制。在本发明的另一具体实施例中，浅表面掺杂层的全面式植入提供一大致上统一的高沟道掺杂级，以防止击穿。在本发明的另一具体实施例中，平面栅极被一栅极氧化层填塞，该栅极氧化层沉积在组成半导体衬底上层的漂移层之上，其中平面栅极进一步组成了包含有位于栅极层上的开放缺口的分离栅极，由此，栅极的总表面积被减小了。MOSFET器件进一步包含有一JFET(结型场效应晶体管)扩散区域，其沉积在栅极层的缺口下方的漂移层，其中该JFET扩散区域具有比漂移区域更高的掺杂浓度，以减少半导体功率器件的沟道电阻。本体区域位于围绕着JFET扩散区域的分离栅极下方的漂移层，并掺杂着与JFET区域不同导电型态的掺杂物。本体区域进一步围绕着一掺杂有与JFET相同导电型态的掺杂物的源极区域，其中此源极区域位于分离栅极下方并且与JFET扩散间具有一定距离。本体区域进一步包含有一向上扩散区域，以克服击穿。在一不同具体实施例中，此MOSFET器件为一具有嵌壁式顶面的MOSFET器件，其中在分离栅极的缺口处和源极区域上的漂移层顶部有一部分被移除。在一不同的具体实施例中，源极金属填入位于分离栅极之间的缺口，从而进一步屏蔽栅极和漏极。

以下由具体实施例详加说明，应该更容易了解本发明的目的、技术内容、特点及其所获得的效果。

附图说明

图1A是具有一平面栅极的普通DMOS器件的横截面示意图。

图1B是在先专利所公开的DMOS器件的剖面图，此DMOS器件包含有深后退N-JFET植入区域与P+埋入遮蔽区域。

图1C为具有一平面分离栅极的DMOS器件的剖视图。

图1D为图1A-C所示的DMOS器件的沟道区域的沟道掺杂级曲线。

图2A与图2B分别是本发明的平面MOSFET器件沟道区域的剖视图和沟道掺杂级曲线。

图3A至3D是图2所示的平面MOSFET器件的制程的剖视图。

图4A和图4B分别是本发明的另一具体实施例的剖视图与沟道掺杂级曲线。

图5A和图5B为本发明的两个改良平面MOSFET的剖视图，其中MOSFET的衬底顶表面的一部份没有被栅极氧化层覆盖而形成凹陷。

图6A至6D为本发明的具有源极电极穿透到由多晶硅栅极所环绕的空间的四个改良平面MOSFET示意图。

图7A至7D为本发明的聚集沟道型态器件的四个具体实施例的剖视图。

图8为本发明的分离栅极DMOS器件的具体实施例剖视图。

图9与图10为本发明的无分离栅极器件的两个具体实施例剖视图。

图11为本发明的横向MOSFET的剖视图。

具体实施方式

如图2A所示是本发明的N-型沟道MOSFET器件100-1的截面视图。沟槽的MOSFET器件100-1被支持在一具有外延层110的衬底105上。MOSFET器件100-1包含有一分离栅极130，其具有位于多晶硅栅极130上的开口缺口，该缺口填满介电材料135。分离栅极130设置在一栅极氧化层125上，此栅极氧化层125位于外延层110的顶面上。MOSFET器件进一步包含有一浅表面掺杂层120，其位于栅极氧化层125下方，以形成沟道。在一个具体实施例中，浅表面掺杂层120利用全面式(blanket)低剂量离子植入法来形成，例如植入硼(B+)离子。一垂直纵深的JFET扩散区域140例如N+型扩散区域形成在位于分离栅极130的缺口下方的外延层110内。N+型区域140反向地掺杂浅表面掺杂层，并且通过从外延层110的顶表面延伸到比本体区域(deep body regions)150的底部更深的底部，来将沟道的末端连结到漏极。MOSFET器件进一步包含有深本体区域150，其掺杂有第二导电型态的掺杂物，例如P-型掺杂物，区域150从浅表面掺杂层120的底部延伸到一定深度，该深度比深JFET扩散区域140的底部浅。P-型本体区域150围绕一掺杂有第一导电型态的掺杂物，例如N+型掺杂物的源极区域160。源极区域160反向掺杂该浅表面掺杂层120而形成于外延层顶表面附近，该外延层围绕着位于分离栅极130栅极下方的JFET区域140。半导体衬底顶表面覆盖有一绝缘层170，其具有一绝缘区域135填充于栅极缺口开口内。绝缘层170形成有若干个接触点开口185与金属层，例如源极金属180，其用以提供电性接触到源极本体区域与栅极。

如图2所示的平面器件100-1，提供一新颖的MOSFET结构，其在概念上完全不同于传统的DMOS器件。如图2B所示，浅表面掺杂层120提供一具有固定掺杂浓度的沟道，其完全不同于图1D所示的沟道。此沟道的长度是取决于一侧的源极掺杂与另一侧JFET掺杂的横向扩散。当沟道掺杂浓度一致时，用以转化沟道的阈值电压将维持一定。阈值电压的稳定度简化了应用上的控制回路，其中精确的控制栅极电压是关键性的。

如图2A所述的平面分离栅极结构器件100-1进一步提供了几个优点。利用该分离栅极与该JFET扩散区域能获得低电容。因为在分离栅极设计的的时候，栅极与漏极间的覆盖几乎被消除，因此，甚至在低偏压时的电容Crss、Cgd等可被减小。因为Crss＝Cgd，所以Crss也减小了。半导体器件开关速度受到电容影响的困难点因此被解决。因为开关速度不论在高或低偏压情况皆可维持稳定，所以一高性能器件也被提供。小晶胞间距被实现，因为当晶胞间距缩变得更小后，增加导通电组Rdson来增加JFET效应将不再是一个限制因素。如图2A所示，Rdson的增加现在完全由JFET的植入补偿。JFET植入也补偿P-型本体区域与P-型遮蔽植入区域。因此，在本发明中，由于抵触需求下所产生的限制不在是问题所在。而且，P型本体植入与JFET植入的自我对准特性提供精确的制程，因此，不需要对准错误边缘(alignment errormargin)，也可获得最小尺寸的晶胞。

分离栅极130在制造过程中在栅极部分提供一开口，JFET扩散区域可利用自我对准制程方便地形成并获得良好的掺杂级控制。此器件结构可以利用具有增强耗散区作为电流传输的N型沟道或者P型沟道器件来实现。器件结构也可方便地实施为如图7A-7D所示的聚集沟道型态结构。

如图所示的MOSFET功率器件更可扩展应用到高电压，因为栅极中央的开口提供容易进入沟道区域的末端的路径，而由角落效应所产生的高电场倾向于击穿器件，这可通过修改JFET掺杂级和优化该区域的栅极氧化层来克服。高性能平面栅极MOSFET器件在高与低偏压时具有低电容，小晶胞间距因此是可行的可适用于数个代工厂，以降低生产成本。背景技术中所遇到的限制与技术困难点因此可获得解决。

如图3A至图3D所示，是一系列侧面剖视示意图，用以描述图2A所示的MOSFET器件的制造步骤。在图3A中，首先进行场氧化制程，然后进行牺牲氧化层蚀刻来制备衬底顶面。衬底包含有一作为漏极的N+型底层205与一沉积在底层205上的N-型外延层210。外延层210作为一漂移区域。进行一剂量范围为10¹¹/cm²至10¹³/cm²的低剂量全面式表面硼植入，以形成浅表面掺杂区域220，然后进行氧化步骤在外延层210表面上产生一栅极氧化层225。多晶硅层230沉积于栅极氧化层225上。应用多晶硅光罩228将多晶硅层230蚀刻成为若干个具有分离栅极结构的多晶硅栅极230。在图3B中，进行若干个JFET植入与扩散制程。首先，进行浅磷垂直植入，用以反掺杂低剂量全面式表面硼植入，然后进行高能量砷或磷离子植入，以形成JFET区域240。

在图3C中，光罩228被移除并且应用本体光罩238来形成高剂量深度本体植入，其掺杂剂量范围为5×10¹²/cm²至2×10¹⁴/cm²。这个深度本体植入过程可包含有倾斜角度为+/-7度的倾斜式双倍或四倍植入，也可包含有具有一个以上的深度与较大倾斜角度(举例来说超过45度)和数种剂量的浅植入和深植入，以形成P+型本体区域250。植入深度受到多晶硅栅极厚度的限制。在图3D中，光阻层238被移除。在大约1000℃或更高温度下进行30分钟或更久的深度扩散制程，以形成JFET扩散区域240和位于浅表面掺杂区域220下方的深度P-型本体区域250。在一具体实施例中，JFET区域240延伸的深度胜过深度P-型本体区域250。在另一具体实施例中，JFET区域240比深度P-型本体区域250浅。这个扩散制程也可形成一P-型本体向上扩散区域，以阻止击穿。随后，应用一源极光罩(图中未示)进行一源极植入，形成N+型源极区域260，然后进行一源极退火，将栅极边缘的一些栅极氧化层退火。随后进行标准制程来完成MOSFET器件的制作。这些制程的步骤包含利用回流操作(reflow operation)来形成BPSG绝缘层，并且应用触点掩膜来刻蚀触点开口。进行一本体接触掺杂与退火，以形成本体接触掺杂区域(于图中未示)。随后，形成金属接触点，例如本体/源极接触点270，并图案化，以形成栅极衬垫(于图中未示)、源极/本体接触点。

如图4A所示，是本发明另一MOSFET器件100-2的实施例示意图。此MOSFET器件100-2与如图2A所示的器件结构类似。这唯一的差异点是在MOSFET器件100-2中P+型区域向上扩散进入浅表面掺杂层120，形成沟道122的一部份。如图4B所示，当沟道部分122具有较高掺杂密度时，阈值将由这个较高掺杂沟道区域来决定。因此，这阈值的精确性与稳定性无法精确地控制。然而，大致上统一的高沟道掺杂密度改善了沟道击穿电阻。

如图5A至5B所示，是本发明又一MOSFET器件100-3与100-4的具体实施例示意图，MOSFET器件100-3与100-4的器件结构与图2A和图4A所示的MOSFET器件100-1与MOSFET器件100-2类似。这唯一的差异处在于衬底表面没有被栅极氧化层覆盖的部分被蚀刻到凹陷于硅衬底中一特定深度。在如图3A中所示的最后一个步骤的多晶硅蚀刻步骤后，由蚀刻栅极氧化层225、浅掺杂区域220表面与外延层210来完成这个器件结构。进一步，进行如图3C所示的JFET植入区域的横向扩散和本体掺杂倾斜植入，用以连结沟道至漏极，并且连结源极至沟道。沟道位于栅极氧化层之下。为了建立一个电荷传导沟道，漏极与源极皆需要在栅极边缘的范围内。这里的源极与漏极长度上利用横向扩散与倾斜植入来构成，且构成JFET区域中进入栅极下方区域的部分。

如图6A-6D所示，是4个供选择的具体实施例100-5、100-6、100-7与100-8，其分别类似于图2A、图4A、图5A和图5B的结构。在图6A-6D所示的器件唯一的差别在于源极金属180现在渗透至栅极130中央部分的开口。源极金属180电性连接至源极区域160并进一步作为一遮蔽层，以隔离外延层110和栅极部分130。为了达到更进一步降低栅极-漏极电容Cgd的目的，利用掩膜蚀刻制程将介电层135刻蚀得更薄，随后在栅极电极130的分离部分之间导入源极金属层180。在传统的MOSFET晶胞中由栅极130开始到外延层110为止的场边缘(fringing field)，而现在是到沉积在延伸到分离栅极130两者之间空间的源极金属层180为止。在大部分的应用中，源极金属180是维持在一固定DC电位，因此，能够保护栅极避免受到漏极电位较大振幅的影响。因此Crss的大小显著地减小。此外更提供另一种选择，其提供一厚且环绕栅极130的氧化层间隙壁(图中未示)，用以在形成接触口开口时，提供足够的校准公差。进一步，与这些具体实施例类似的详细结构也公开在同一申请人的申请号为11/125506的申请中，在11/125506的申请书中公开的技术内容为本发明的参考文献。

一聚集沟道型(accumulation channel type)器件为一种当施加0栅极电压时为启动状态的器件。如图2A、图5A、图6A与图6C所示的器件也可被设置为沟道聚集型器件，其不具有表面P型沟道植入。当深P+型区域的扩散被控制为未到达栅极氧化层时，一聚集沟道存在于栅极氧化层下方，该栅极氧化层将源极连接到JFET扩散区域。当栅极电压为0时，这个器件将处于启动状态。当施加一负栅极电压来耗尽这个沟道时，此器件将处于关闭状态。这与一般DMOS器件的运作并不相同，一般的DMOS器件的沟道需要透过栅极电压进行反转后才能进行传导。

如图7A至7D所示，是本发明的聚集沟道具体实施例的四个MOSFET器件100-9、100-10、100-11与100-12。MOSFET器件100-9、100-10、100-11与100-12与图2A、5A、6A与6C所示的器件类似。唯一的差别在于MOSFET器件100-9、100-10、100-11与100-12中没有由低剂量浅植入步骤所形成的浅表面掺杂区域120。当沟道区域的该P+型区域的向上扩散被控制在没有与栅极氧化层接触时，器件于聚集模块下运作，聚集沟道延伸到栅极氧化层下方，该栅极氧化层连接源极到JFET扩散区域。当栅极电压是0时，器件是处于启动状态。当施加负栅极电压来耗尽这个沟道时，此器件将被关闭。当P+区域的一部份扩散到栅极氧化层接触并越过源极区域时，器件的运作将如同一般的DMOS。如图8所示，是本发明的另一具体实施例示意图，在此图中P+区域150的一部分扩散接触到栅极氧化层125并越过源区160来形成沟道122。如图8所示的器件100-13作为分离栅极的结构来减少栅极-漏极电容Cgd，利用穿过分离栅极130间的缺口来植入JFET扩散区域240来减少导通电阻。源极金属180渗透至分离栅极130间的缺口，以进一步减少栅极-漏极电容Cgd。器件100-13的操作与一般DMOS相同。

如图9所示，是本发明另一MOSFET器件100-14的具体实施例示意图。此MOSFET器件100-14具有如图2所示的器件的类似结构。唯一的差别在于MOSFET器件100-14不具有分离栅极结构。由一低剂量浅植入步骤所形成的浅表面掺杂区域120，提供一沟道能具有统一的掺杂级，具有栅极阈值能精确控制和改善沟道击穿电阻的好处。

如图10，是本发明的另一MOSFET器件100-15的具体实施例示意图。此MOSFET器件100-15与图9所示的器件结构类似。唯一的差别在于MOSFET器件100-15的P+区域向上扩散至浅表面掺杂层120的一部份中，以形成沟道122的一部份。当沟道部分122具有如图4B所示的较高的掺杂密度时，阈值将由较高掺杂沟道区域决定。因此阈值的精确度与稳定性无法被准确地控制。然而，大致统一的高沟道掺杂密度可提高沟道击穿电阻。

如图11所示，是本发明的又一个MOSFET器件100-16的具体实施例示意图。与图9所示的结构相比，MOSFET器件100-16具有一漏极165，其与源极160位于相同顶表面上，漏极165与源极160各自连接到漏极金属层190与源极金属层180。如图11所示的器件为横向MOSFET器件。浅表面掺杂层120形成一横向统一沟道122。因此，阈值的精确度与稳定性可以被精准地控制。进一步，环绕于源极区域160与漏极区域165的本体区域150与155能够防止源极与漏极彼此间的直接传导。

依据上述图2至图11的描述，本发明公开一种制造MOSFET器件的方法，其概念上与一般传统的DMOS不相同。这个方法包含有形成一低剂量全面式表面植入掺杂，以形成一具有平坦掺杂型态的沟道，以稳定阈值电压。本发明更公开一种减少具有平面栅极的垂直半导体功率器件电容的方法。在一个具体实施例中，这个方法包含在平面栅极上形成缺口开口以形成分离式平面栅极的步骤，从而减少栅极区域。在另一具体实施例中，在半导体衬底上形成掺杂区域的步骤更包含有由缺口植入掺杂离子到分离栅极，以形成掺杂区域，来减少器件的导通电阻。在本发明的另一具体实施例中，更包含有在分离栅极形成前，形成一低剂量全面式植入表面掺杂的步骤，以形成浅表面掺杂区域。在本发明的另一具体实施例中，本方法更包含有在浅表面掺杂层下方利用自我对准角度植入一深P-型本体区域的步骤，以阻止击穿。在另一具体实施例中，在由缺口植入掺杂离子至分离栅极的步骤中更包含有执行若干个植入与JEFT扩散制程，以在缺口下方形成一深直立扩散区域。在另一具体实施例中，在形成若干个植入区域与JFET扩散过程的步骤中，更包含有一先植入一垂直浅磷的步骤，以反掺杂浅表面掺杂层，再进行高能量砷或磷离子植入，以形成位于缺口下方的深垂直扩散区域。在另一具体实施例，本方法更包含有蚀刻栅极氧化层与半导体衬底顶表面的步骤，以形成一硅凹槽结构，在多晶硅蚀刻步骤后形成分离栅极。在另一具体实施例中，本方法中更包含有移除位于分离栅极间缺口的氧化层部分与填入源极金属层的步骤，以遮蔽场边缘与减少栅漏电容。

以上所述，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围。故凡依本发明权利要求所述的特征及精神所作的等同变化或修饰，均应包括在本发明的范围内。

Claims

1.一种半导体功率器件，其特征在于，包含有若干个功率晶体管晶胞，其中每一晶胞包含有：

一平面栅极，平面栅极被一栅极氧化层填塞，该栅极氧化层沉积在组成半导体衬底上层的漂移层之上，其中平面栅极进一步组成了包含有位于栅极层上的开放缺口的分离栅极，因此，该栅极的总表面积减少了；

一JFET(结型场效应晶体管)扩散区域，该区域设置在栅极层的缺口下方的漂移层，该栅极层的缺口延伸到该半导体衬底的底部，且比设置在漂移层中的体区底部的深度要深，该体区位于该分离栅极下方，且围绕该JFET扩散区域，并且掺杂与该JFET区域不同的掺杂物，该JFET扩散区域具有比漂移区域高的掺杂浓度，从而降低该半导体功率器件的沟道电阻。

2.如权利要求1所述的半导体功率器件，其特征在于，其中：

每一个晶体管晶胞进一步包含有一具有嵌壁式顶表面的晶体管晶胞，其中该漂移层位于所述分离栅极缺口上的表面部分被移除。

3.如权利要求1所述的半导体功率器件，其特征在于，其中：

一导电材料连接到填充在所述栅极层的缺口开口中至少一部份内的源极金属，而一介电层围绕着该分离栅极，以将该导电材料与该栅极隔离。

4.如权利要求1所述的半导体功率器件，其特征在于，其中：

一浅表面掺杂区域，其掺杂与该JFET扩散区域相反的掺杂物，邻近该漂移层顶表面，位于该栅极下方，且邻近该JFET扩散区域，其中，该浅表面掺杂区域的掺杂浓度高于该漂移层。

5.如权利要求4所述的半导体功率器件，其特征在于，其中：

该浅表面掺杂区域形成一MOSFET沟道区域的至少一部份。

6.如权利要求4所述的半导体功率器件，其特征在于，其中：

所述浅表面掺杂区域位于该漂移层的顶表面附近且位于该栅极下方，其利用全面式掺杂植入来形成一横向统一沟道，用以精确的控制栅极阈值。

7.如权利要求1所述的半导体功率器件，其特征在于，其中：

该本体区域更包含有一利用倾斜角度本体掺杂植入形成的向上扩散区域，用以植入位于该栅极下方的本体掺杂，用以向上扩散至该漂移层上邻近该栅极的区域，以解决该半导体功率器件的击穿问题。

8.如权利要求1所述的半导体功率器件，其特征在于，其中该晶体管晶胞包含有：

一聚集沟道型器件，其中所述本体区域位于该分离栅极下方且与一栅极氧化层相距一距离的位置上。

9.如权利要求1所述的半导体功率器件，其特征在于，其中：

该本体区域进一步包含有一倾斜植入的本体区域并且该JFET扩散区域具有一横向扩散，用以将位于该栅极下方的沟道连接到漏极区域。

10.一种生产具有一平面栅极的半导体MOSFET器件的方法，其特征在于，其包含有下列步骤：

在一半导体衬底上形成一表面掺杂区域来提供沟道的至少一个部分。

11.如权利要求10所述的方法，其特征在于，其中：

该方法进一步包含进行一表面掺杂的低剂量全面式植入的步骤，以形成该浅表面掺杂区域。

12.如权利要求10所述的方法，其特征在于，其中：

该方法进一步包含在平面栅极上开设缺口来形成分离平面栅极的步骤，从而进一步来减少该栅极面积。

13.如权利要求12所述的方法，其特征在于，其中：

该方法更包含通过分离栅极上的缺口植入掺杂离子来形成一JFET扩散区域，其邻近该漂移层顶表面且位于该邻近该JFET扩散区域的栅极下方，其中该浅表面掺杂区域的掺杂浓度高于该漂移层。

14.如权利要求13所述的方法，其特征在于，其中：

通过分离栅极的缺口植入掺杂离子的步骤进一步包含有执行若干植入步骤，用以反掺杂该浅表面植入，还包含进行JFET扩散过程的步骤，以形成一位于所述缺口下方的深垂直扩散区域。

15.如权利要求14所述的方法，其特征在于，其中：

该进行若干个植入与JFET扩散过程的步骤进一步包含：首先进行直立的浅磷植入步骤，随后进行高能量砷植入或者磷植入，以形成一位于该缺口下方的深垂直扩散区域。

16.如权利要求12所述的方法，其特征在于，其进一步包含有：

在利用多晶硅蚀刻过程形成所述分离栅极之后，蚀刻栅极氧化层与该半导体衬底顶表面，以形成一凹陷的硅结构。

17.如权利要求12所述的方法，其特征在于，其更包含有：

应用一具有倾斜角度的有角度的本体植入，作为自我对准植入过程，将体区掺杂离子植入到位于该栅极下方的区域，以形成该半导体功率器件的本体区域。

18.一金属氧化物半导体场效应晶体管(MOSFET)器件，其特征在于，其包含有：

一平面栅极，平面栅极被一栅极氧化层填塞，该栅极氧化层沉积在组成半导体衬底上层的漂移层之上，漂移层以第一导电型态进行掺杂；以及

一浅表面掺杂区域，其掺杂有与第一导电型态相反的第二导电型态，该浅表面掺杂区域位于邻近该漂移层的顶表面且位于该栅极下方的位置，形成MOSFET沟道区域的至少一部份。

19.如权利要求18所述的MOSFET器件，其特征在于，其中：

该MOSFET为一横向MOSFET。

20.如权利要求18所述的MOSFET器件，其特征在于，其中：

该MOSFET为一垂直MOSFET。

21.如权利要求20所述的MOSFET器件，其特征在于，其更包含有：

一JFET(结型场效应晶体管)扩散区域其掺杂有该第一导电型且设置在邻近MOSFET沟道部份的栅极氧化层下方的漂移层内，其中该JFET扩散区域的掺杂浓高比漂移区域高，以减小该半导体功率器件的沟道电阻。

22.如权利要求20所述的MOSFET器件，其特征在于，其中：

该平面栅极进一步包含有一分离栅极，其在栅极层上包含有一缺口开口，此减小该栅极的总表面积。

23.如权利要求20所述的MOSFET器件，其特征在于，其中：

所述MOSFET器件组成一具有嵌壁式顶表面的MOSFET器件，其中在该分离栅极缺口处与该源极区域上方的漂移层顶面部分被移除。

24.如权利要求20所述的MOSFET器件，其特征在于，其中：

在栅极层的缺口开口中填入一源极金属，该金属通过一薄内层介电层与栅极层隔离。

25.如权利要求19所述的MOSFET器件，其特征在于，其中：

该浅表面掺杂区域形成一具有横向统一掺杂级的MOSFET沟道。

26.一金属氧化物半导体场效应晶体管(MOSFET)器件，其特征在于，其包含有：

一浅表面掺杂区域，其位于邻近该漂移层的顶表面且位于该栅极下方的位置，以形成MOSFET沟道区域中的至少一部分；

该JFET区域位于该栅极层的缺口下方的漂移层内，该JFET扩散区域的掺杂浓度比漂移区域更高，以减小该半导体功率器件的沟道电阻。

27.如权利要求26所述的MOSFET器件，其特征在于，其中：

本体区域位于围绕着JFET扩散区域的分离栅极下方的漂移层，并掺杂着与JFET区域不同导电型态的掺杂物。

28.如权利要求27所述的MOSFET器件，其特征在于，其中：

该JFET扩散区域具有一比本体区域深的底部。

29.如权利要求26所述的MOSFET器件，其特征在于，其中：

该MOSFET器件组成一具有嵌壁式顶表面的MOSFET器件，其中在该分离栅极缺口处与该源极区域上方的该漂移层顶面部分被移除。

30.如权利要求26所述的MOSFET器件，其特征在于，其中：

31.如权利要求26所述的MOSFET器件，其特征在于，其中：

该浅表面掺杂区域形成一具有横向统一掺杂级的MOSFET沟道。