CN115224128A - 一种金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

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Abstract

本申请实施例提供了一种金属氧化物半导体场效应晶体管及其制造方法，包括第一导电类型掺杂衬底、第一导电类型掺杂漂移层和功能层，功能层包括两个区域，分别为第一区和第二区，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，第二导电类型掺杂屏蔽区与第二导电类型掺杂沟道区交叠，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区靠近第一导电类型掺杂衬底的一侧，即第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。

Description

一种金属氧化物半导体场效应晶体管及其制造方法
技术领域
本发明涉及半导体器件领域，特别涉及一种金属氧化物半导体场效应晶体管及其制造方法。
背景技术
随着半导体技术的快速发展，对于金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的研究也越来越多。目前基于碳化硅(SiC)衬底的MOSFET器件存在较大的应用潜力，受到了多方关注。
基于碳化硅(SiC)衬底的MOSFET器件包括横向结构器件和纵向结构器件，其中纵向结构器件的源极和栅极位于器件的顶部，漏极位于器件底部。但是该结构的MOSFET器件存在可靠性问题。
因此，现在亟需一种具有高可靠性的MOSFET器件。
发明内容
有鉴于此，本申请的目的在于提供一种金属氧化物半导体场效应晶体管及其制造方法，该金属氧化物半导体场效应晶体管具有高可靠性。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供一种金属氧化物半导体场效应晶体管MOSFET，包括：
第一导电类型掺杂衬底；
第一导电类型掺杂漂移层，位于所述第一导电类型掺杂衬底的一侧表面；
功能层，位于所述第一导电类型掺杂漂移层远离所述第一导电类型掺杂衬底的一侧表面，所述功能层包括第一区和第一导电类型掺杂的第二区，所述第一区位于所述第二区外侧；
其中，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，所述第二导电类型掺杂沟道区包围所述第一导电类型掺杂表面区，所述第二区、所述第二导电类型掺杂沟道区和所述第一导电类型掺杂表面区远离所述第一导电类型掺杂衬底的一侧表面齐平；所述第二导电类型掺杂屏蔽区位于所述第二导电类型掺杂沟道区靠近所述第一导电类型掺杂衬底的一侧，所述第二导电类型掺杂屏蔽区与所述第二导电类型掺杂沟道区交叠。
可选地，所述第二导电类型掺杂沟道区靠近所述第二区的表面与所述第二导电类型掺杂屏蔽区靠近所述第二区的表面不齐平。
可选地，所述第二导电类型掺杂沟道区靠近所述第二区的表面与所述第二导电类型掺杂屏蔽区靠近所述第二区的表面不平行。
可选地，所述第二导电类型掺杂屏蔽区靠近所述第一导电类型掺杂衬底的一侧表面和所述第一导电类型掺杂漂移层远离所述第一导电类型掺杂衬底的一侧表面不接触。
可选地，所述第二导电类型掺杂屏蔽区远离所述第一导电类型掺杂衬底的一侧表面和所述第二导电类型掺杂沟道区远离所述第一导电类型掺杂衬底的一侧表面不齐平。
可选地，所述第二导电类型掺杂屏蔽区是利用沟道注入和/或离子注入形成的。
可选地，所述第二区的掺杂浓度大于所述第一导电类型掺杂漂移层的掺杂浓度。
可选地，还包括：
栅氧化层，位于所述功能层远离所述第一导电类型掺杂衬底的一侧表面；
栅极，所述栅极被所述栅氧化层包围；
源极，位于所述功能层远离所述第一导电类型掺杂衬底的一侧表面并且包围所述栅氧化层；
漏极，位于所述第一导电类型掺杂衬底不覆盖有所述第一导电类型掺杂漂移层的一侧表面。
本申请实施例提供一种金属氧化物半导体场效应晶体管MOSFET的制造方法，所述方法包括：
在第一导电类型掺杂衬底的一侧表面上形成第一导电类型掺杂漂移层；
在所述第一导电类型掺杂漂移层上形成第一导电类型掺杂的结型场效应管JFET层；
对所述JFET层进行第二导电类型掺杂，依次形成第二导电类型掺杂屏蔽区和第二导电类型掺杂沟道区；所述第二导电类型掺杂屏蔽区位于所述第二导电类型掺杂沟道区靠近所述第一导电类型掺杂衬底的一侧，所述第二导电类型掺杂屏蔽区与所述第二导电类型掺杂沟道区交叠；
对所述第二导电类型掺杂沟道区进行第一导电类型掺杂，形成第一导电类型掺杂表面区；所述第二导电类型掺杂沟道区包围所述第一导电类型掺杂表面区，所述第二导电类型掺杂沟道区和所述第一导电类型掺杂表面区远离所述第一导电类型掺杂衬底的一侧表面齐平。
可选地，所述对所述JFET层进行第二导电类型掺杂的工艺为沟道注入和/或离子注入。
本申请实施例提供了一种金属氧化物半导体场效应晶体管，包括第一导电类型掺杂衬底和位于第一导电类型掺杂衬底上的第一导电类型掺杂漂移层，在第一导电类型掺杂漂移层上形成有功能层，功能层包括两个区域，分别为第一区和位于第一区内侧的第二区，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，第二导电类型掺杂沟道区包围第一导电类型掺杂表面区，第二区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区远离第一导电类型掺杂衬底的一侧表面齐平，第二导电类型掺杂屏蔽区与第二导电类型掺杂沟道区交叠，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区靠近第一导电类型掺杂衬底的一侧，即第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了一种垂直双扩散金属氧化物半导体场效应管的结构示意图；
图2示出了本申请实施例提供的一种金属氧化物半导体场效应晶体管MOSFET的结构示意图；
图3-图5示出了本申请实施例提供的另外多种金属氧化物半导体场效应晶体管MOSFET的结构示意图；
图6示出了本申请实施例提供的沟道注入的示意图；
图7示出了本申请实施例提供的一种金属氧化物半导体场效应晶体管MOSFET的制造方法的流程图；
图8-图12示出了根据本申请实施例提供的制造方法制造金属氧化物半导体场效应晶体管MOSFET的结构示意图；
图13示出了本申请实施例提供的一种Ron-Eox曲线关系图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
目前，基于碳化硅(SiC)衬底的金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的纵向结构器件发展迅速。该纵向结构器件称为垂直双扩散金属氧化物半导体场效应管(vertical double-diffused MOSFET，VDMOSFET)。参考图1所示，为一种垂直双扩散金属氧化物半导体场效应管的结构示意图。由图可知，VDMOSFET器件包括依次层叠的漏极110、N型碳化硅衬底120、N型掺杂漂移层130、在N型掺杂漂移层130上还具有N型掺杂结型场效应管JFET区140、位于JFET区140顶部两侧的P型掺杂沟道区150、被P型掺杂沟道区150包围的N型掺杂表面区160以及位于JFET区140上栅极氧化物170、被栅极氧化物170包围的栅极180和包围栅极氧化物170的源极190。也就是说，纵向结构器件的源极和栅极位于器件的顶部，漏极位于器件底部。
当前的VDMOSFET器件栅极氧化物170与JFET区140接触的部分区域存在较高的电场，图1中171所示的区域为栅极氧化物170存在高电场的区域，栅极氧化物170底部的高电场，影响最终VDMOSFET器件的可靠性。
基于此，本申请实施例提供了一种本申请实施例提供了一种金属氧化物半导体场效应晶体管，包括第一导电类型掺杂衬底和位于第一导电类型掺杂衬底上的第一导电类型掺杂漂移层，在第一导电类型掺杂漂移层上形成有功能层，功能层包括两个区域，分别为第一区和位于第一区内侧的第二区，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，第二导电类型掺杂沟道区包围第一导电类型掺杂表面区，第二区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区远离第一导电类型掺杂衬底的一侧表面齐平，第二导电类型掺杂屏蔽区与第二导电类型掺杂沟道区交叠，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区靠近第一导电类型掺杂衬底的一侧，即第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图2所示，为本申请实施例提供的一种金属氧化物半导体场效应晶体管MOSFET的结构示意图。
本申请实施例提供的金属氧化物半导体场效应晶体管MOSFET包括：第一导电类型掺杂衬底220、第一导电类型掺杂漂移层230、功能层240。
在实际应用中，第一导电类型和第二导电类型中的一个为N型导电，即电子导电，另一个为P型导电，即空穴导电。在本申请的实施例中，第一导电类型为N型导电，第二导电类型为P型导电。第一导电类型的掺杂元素可以是磷、氮、砷等，第二导电类型的掺杂元素可以是硼、铝等。
在本申请的实施例中，第一导电类型掺杂衬底220可以是第一导电类型重掺杂的衬底，以便与后续形成的导电性好的漏极210形成良好的欧姆接触。作为一种示例，第一导电类型掺杂衬底220可以是N型重掺杂的SiC衬底。
第一导电类型掺杂漂移层230位于第一导电类型掺杂衬底220的一侧表面，即第一导电类型掺杂漂移层230覆盖第一导电类型掺杂衬底220的一侧表面。第一导电类型掺杂漂移层230的第一导电类型材料掺杂浓度较低，至少低于第一导电类型掺杂衬底220的掺杂浓度。
功能层240位于第一导电类型掺杂漂移层230远离第一导电类型掺杂衬底220的一侧表面，即功能层240覆盖第一导电类型掺杂漂移层230。
功能层240包括第一区241和第一导电类型掺杂的第二区242，第一区241位于第二区242外侧，第二区242可以是第一导电类型掺杂的JFET区。第二区242的第一导电类型的掺杂浓度大于第一导电类型掺杂漂移层230的第一导电类型的掺杂浓度，通过第一导电类型掺杂，能够降低MOSFET器件的导通电阻，防止提前夹断，并且随着第一导电类型的掺杂浓度在第二区242的提高，器件的导通电阻逐渐降低。
第一区241包括第二导电类型掺杂屏蔽区2411、第二导电类型掺杂沟道区2412和第一导电类型掺杂表面区2413。第二导电类型掺杂沟道区2412包围第一导电类型掺杂表面区2413，以构成沟道，参考图2所示，第二导电类型掺杂沟道区2412靠近第二区242的一侧表面与第一导电类型掺杂表面区2413靠近第二区242的一侧表面之间的距离L为沟道长度。第二区242、第二导电类型掺杂沟道区2412和第一导电类型掺杂表面区2413远离第一导电类型掺杂衬底220的一侧表面齐平，即第二区242、第二导电类型掺杂沟道区2412和第一导电类型掺杂表面区2413的上表面齐平。
在本申请的实施例中，第二导电类型掺杂屏蔽区2411位于第二导电类型掺杂沟道区2412靠近第一导电类型掺杂衬底220的一侧，即第二导电类型掺杂屏蔽区2411位于第二导电类型掺杂沟道区2412下部，第二导电类型掺杂屏蔽区2411的厚度较大，为深屏蔽区，参考图2所示。第二导电类型掺杂屏蔽区2411位于第二导电类型掺杂沟道区2412，可以降低栅极氧化物下部区域的高电场，提高最终形成的MOSFET器件的可靠性。
第二导电类型掺杂屏蔽区2411与第二导电类型掺杂沟道区2412可以交叠。
相较于第二导电类型掺杂屏蔽区2411的掺杂浓度，第二导电类型掺杂沟道区2412的掺杂浓度更高，为第二导电类型的重掺杂。第一导电类型掺杂表面区2413为第一导电类型的重掺杂，以便与后续形成的导电性好的源极270形成良好的欧姆接触。
在本申请的实施例中，金属氧化物半导体场效应晶体管MOSFET还包括：栅氧化层250、栅极260、漏极210和源极270。
栅氧化层250位于功能层240远离第一导电类型掺杂衬底220的一侧表面，即栅氧化层250位于功能层240上表面。栅氧化层250覆盖部分第二导电类型掺杂沟道区2412的上表面、部分第一导电类型掺杂表面区2413的上表面以及第二区242的上表面。由于第二导电类型掺杂屏蔽区2411的存在，能够降低栅氧化层250下部区域的电场，提高了MOSFET器件的稳定性。
栅极260被栅氧化层250包围，以隔绝栅极260直接与其他结构接触。源极270位于功能层240远离第一导电类型掺杂衬底220的一侧表面并且包围栅氧化层250，即源极270覆盖栅氧化层250和部分功能层240。
漏极210位于第一导电类型掺杂衬底220不覆盖有第一导电类型掺杂漂移层230的一侧表面，即漏极210位于第一导电类型掺杂衬底220的下表面。
源极270和漏极210都采用导电性良好的材料，例如金属材料。栅极260的材料可以是多晶硅。栅氧化层250的材料可以是氧化硅。
在本申请的实施例中，第二导电类型掺杂沟道区2412靠近第二区242的表面与第二导电类型掺杂屏蔽区2411靠近第二区242的表面可以齐平，也可以不齐平。定义第二导电类型掺杂屏蔽区2411的宽度与第二导电类型掺杂沟道区2412的宽度相差的距离为B，B可以为零。第二导电类型掺杂屏蔽区2411的宽度可以大于第二导电类型掺杂沟道区2412的宽度，如图2、图3和图5所示，也可以小于第二导电类型掺杂沟道区2412的宽度，如图4所示。第二导电类型掺杂屏蔽区2411的宽度可以进行控制。
在本申请的实施例中，可以利用离子注入或沟道注入的工艺形成第二导电类型掺杂屏蔽区2411。
作为一种可能的实现方式，当第二导电类型掺杂屏蔽区2411是利用沟道注入的工艺形成时，参考图3、图4和图5所示，第二导电类型掺杂沟道区2412靠近第二区242的表面与第二导电类型掺杂屏蔽区2411靠近第二区242的表面不平行，即第二导电类型掺杂屏蔽区2411靠近第二区242的表面具有倾斜表面，与第一导电类型掺杂漂移层230不垂直，具有一定角度，这是由于通常沟道注入前形成的膜层会在偏离第一导电类型掺杂衬底220(0001)晶向或
Figure BDA0003483218080000081
晶向的方向上外延生长，参考图6所示，即沟道注入前形成的膜层的外延生长方向和第一导电类型掺杂衬底220(0001)晶向或
Figure BDA0003483218080000082
晶向具有一定的倾斜角度，沟道注入方向则是对准第一导电类型掺杂衬底220(0001)晶向或
Figure BDA0003483218080000083
晶向进行注入，使得最终得到的第二导电类型掺杂屏蔽区2411具有一定的倾斜角，参考图3、图4和图5所示。利用沟道注入的沟道效应可以提高注入深度，以便做到深屏蔽层的效果，也正因此表面的一部分区域几乎没有离子注入，最终导致第二导电类型掺杂屏蔽区2411的上表面和第二导电类型掺杂沟道区2412上表面不齐平的情况，参考图3或图5所示。也就是说，本申请中可以利用一种新型的注入方式沟道注入形成深屏蔽层，该深屏蔽层能够降低栅极氧化物底部的电场，提高器件性能。
作为另一种可能的实现方式，当第二导电类型掺杂屏蔽区2411是利用离子注入的工艺形成时，参考图2所示，不会出现沟道注入形成的具有倾斜表面的第二导电类型掺杂屏蔽区2411，即形成的第二导电类型掺杂屏蔽区2411的靠近第二区242的表面与第一导电类型掺杂漂移层230垂直。
在本申请的实施例中，第二导电类型掺杂屏蔽区2411靠近第一导电类型掺杂衬底220的一侧表面和第一导电类型掺杂漂移层230远离第一导电类型掺杂衬底220的一侧表面可以接触，参考图2、图3和图4所示。第二导电类型掺杂屏蔽区2411靠近第一导电类型掺杂衬底220的一侧表面和第一导电类型掺杂漂移层230远离第一导电类型掺杂衬底220的一侧表面也可以不接触，参考图5所示，也就是说，第二导电类型掺杂屏蔽区2411的下表面与第一导电类型掺杂漂移层230的上表面不接触，存在一定的距离。
在本申请的实施例中，第二导电类型掺杂屏蔽区2411与第二导电类型掺杂沟道区2412交叠，在第二导电类型掺杂屏蔽区2411的宽度小于或等于第二导电类型掺杂沟道区2412的宽度时，第二导电类型掺杂屏蔽区2411远离第一导电类型掺杂衬底220的一侧表面和第二导电类型掺杂沟道区2412远离第一导电类型掺杂衬底220的一侧表面可以齐平，也可以不齐平。在第二导电类型掺杂屏蔽区2411的宽度大于第二导电类型掺杂沟道区2412的宽度时，第二导电类型掺杂屏蔽区2411远离第一导电类型掺杂衬底220的一侧表面和第二导电类型掺杂沟道区2412远离第一导电类型掺杂衬底220的一侧表面不齐平，参考图2、图3或图5所示。也就是说，在第二导电类型掺杂屏蔽区2411的宽度大于第二导电类型掺杂沟道区2412的宽度时，第二导电类型掺杂屏蔽区2411的上表面和第二导电类型掺杂沟道区2412上表面不齐平，第二导电类型掺杂屏蔽区2411的上表面和第二导电类型掺杂沟道区2412上表面之间存在一定距离，参考图3所示，第二导电类型掺杂屏蔽区2411的上表面和第二导电类型掺杂沟道区2412上表面之间的距离为A。
在本申请的实施例中，第二导电类型掺杂屏蔽区2411为深屏蔽区，能够大幅度提高MOSFET器件的性能，器件的可靠性较高，此时可以缩短沟道长度，即减小沟道长度L，例如缩短第二导电类型掺杂沟道区2412的宽度等，也不会影响MOSFET器件的性能，这样相较于没有深屏蔽区的MOSFET器件而言，本申请实施例可以缩短沟道长度，降低导通电阻，进一步提高MOSFET器件的性能。
在本申请的实施例中，第二导电类型掺杂沟道区2412为重掺杂，第二导电类型掺杂屏蔽区2411为轻掺杂，即第二导电类型掺杂沟道区2412的掺杂浓度大于第二导电类型掺杂屏蔽区2411的掺杂浓度。
作为一种可能的实现方式，在靠近第一导电类型掺杂衬底220的方向上，第二导电类型掺杂沟道区2412的掺杂浓度逐渐降低至第二导电类型掺杂屏蔽区2411的掺杂浓度，这样设计可以实现掺杂浓度的逐渐变化，第二导电类型掺杂沟道区2412上表面的掺杂浓度高，可以实现与源极270欧姆接触效果更好，第二导电类型掺杂沟道区2412下表面的掺杂浓度低，可以实现与第二导电类型掺杂屏蔽区2411的掺杂浓度逐渐过渡。
在本申请的实施例中，MOSFET器件还可以包括钝化层、场板等结构。
本申请实施例提供的MOSFET器件在利用第二导电类型掺杂屏蔽区降低栅氧化层下部的电场之后，具有高可靠性，可以应用于多种场景，例如应用于逆变器中，并且第二导电类型掺杂屏蔽区的宽度、厚度、掺杂浓度以及位置都可以进行变化，通过调节第二导电类型掺杂屏蔽区的参数，在实际应用中达到最大化的屏蔽栅氧化层底部电场的效果。
由此可见，本申请实施例提供了一种金属氧化物半导体场效应晶体管，包括第一导电类型掺杂衬底和位于第一导电类型掺杂衬底上的第一导电类型掺杂漂移层，在第一导电类型掺杂漂移层上形成有功能层，功能层包括两个区域，分别为第一区和位于第一区内侧的第二区，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，第二导电类型掺杂沟道区包围第一导电类型掺杂表面区，第二区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区远离第一导电类型掺杂衬底的一侧表面齐平，第二导电类型掺杂屏蔽区与第二导电类型掺杂沟道区交叠，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区靠近第一导电类型掺杂衬底的一侧，即第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。
基于以上实施例提供的金属氧化物半导体场效应晶体管MOSFET的结构，本申请实施例还提供了一种金属氧化物半导体场效应晶体管MOSFET的制造方法，参考图7所示，为本申请实施例提供的一种金属氧化物半导体场效应晶体管MOSFET的制造方法的流程图，该方法包括以下步骤：
S101，在第一导电类型掺杂衬底220的一侧表面上形成第一导电类型掺杂漂移层230，参考图8所示。
在本申请的实施例中，第一导电类型掺杂衬底220可以是第一导电类型重掺杂的衬底，以便与后续形成的导电性好的漏极210形成良好的欧姆接触。作为一种示例，第一导电类型掺杂衬底220可以是N型重掺杂的SiC衬底。
在第一导电类型掺杂衬底220的一侧表面上形成第一导电类型掺杂漂移层230，可以利用外延生长的方式形成第一导电类型掺杂漂移层230。
作为一种示例，可以采用气相外延生长第一导电类型掺杂漂移层230，并且可以通过在反应气体中通入磷化氢实现第一导电类型掺杂漂移层230的N型掺杂。
S102，在所述第一导电类型掺杂漂移层230上形成第一导电类型掺杂的结型场效应管JFET层201，参考图9所示。
在本申请的实施例中，在第一导电类型掺杂漂移层230上形成第一导电类型掺杂的结型场效应管JFET层201，也可以利用外延生长。
作为一种可能的实现方式，第一导电类型掺杂漂移层230的掺杂浓度和第一导电类型掺杂的结型场效应管JFET层201的掺杂浓度相同，则可以利用同一气相外延生长工艺共同形成第一导电类型掺杂漂移层230和第一导电类型掺杂的结型场效应管JFET层201。
作为另一种可能的实现方式，第一导电类型掺杂漂移层230的掺杂浓度和第一导电类型掺杂的结型场效应管JFET层201的掺杂浓度不相同，则可以先利用气相外延生长工艺形成第一导电类型掺杂漂移层230、之后在继续气相外延生长工艺形成第一导电类型掺杂的结型场效应管JFET层201，两次气相外延生长工艺的掺杂浓度不同。
S103，对所述JFET层201进行第二导电类型掺杂，依次形成第二导电类型掺杂屏蔽区2411和第二导电类型掺杂沟道区2412，参考图10和图11所示。
在本申请的实施例中，在形成第一导电类型掺杂的结型场效应管JFET层201之后，对JFET层201进行第二导电类型掺杂，可以先在JFET层201的外侧，即第一区240进行第二导电类型掺杂，形成第二导电类型掺杂屏蔽区2411，未被第二导电类型掺杂的JFET层201的内侧，为第二区242，参考图10所示。之后继续在第一区240进行第二导电类型掺杂，形成第二导电类型掺杂沟道区2412，参考图11所示。
其中，第二导电类型掺杂屏蔽区2411位于第二导电类型掺杂沟道区2412靠近第一导电类型掺杂衬底220的一侧，即第二导电类型掺杂屏蔽区2411位于第二导电类型掺杂沟道区2412下部。第二导电类型掺杂屏蔽区2411位于第二导电类型掺杂沟道区2412，可以降低栅极氧化物下部区域的高电场，提高最终形成的MOSFET器件的可靠性。
第二导电类型掺杂屏蔽区2411与第二导电类型掺杂沟道区2412可以交叠。
具体形成第二导电类型掺杂屏蔽区2411的位置可以根据形成工艺以及对栅氧化层的屏蔽效果进行确定。例如，第二导电类型掺杂屏蔽区2411的上表面可以不与JFET层201上表面齐平，第二导电类型掺杂屏蔽区2411的下表面可以不与JFET层201下表面齐平，均具有一定的距离。
在本申请的实施例中，在对JFET层201进行第二导电类型掺杂时，可以利用离子注入和/或沟道注入的方式形成第二导电类型掺杂屏蔽区2411和第二导电类型掺杂沟道区2412，本申请实施例中附图10示出了利用沟道注入的方式形成第二导电类型掺杂屏蔽区2411的示意图，附图11示出了利用离子注入的方式形成第二导电类型掺杂沟道区2412的示意图。第二导电类型掺杂屏蔽区2411的掺杂浓度小于第二导电类型掺杂沟道区2412的掺杂浓度，第二导电类型掺杂沟道区2412掺杂浓度较高，能够后续与源极形成良好的欧姆接触。离子注入和/或沟道注入的离子可以是铝离子或镁离子。
在本申请的实施例中，未被离子注入和/或沟道注入的JFET层201的区域，依旧为第一导电类型掺杂的区域，即为N型掺杂的区域。相较于JFET层201的N型掺杂浓度，第二导电类型掺杂屏蔽区2411的P型掺杂浓度较高，以便第二导电类型掺杂屏蔽区2411表现出P型掺杂特性。在利用离子注入和/或沟道注入的工艺形成第二导电类型掺杂屏蔽区2411时，由于工艺原因，会导致第二导电类型掺杂屏蔽区2411的上表面不与JFET层201上表面齐平，具有一定的距离。
在本申请的实施例中，在形成第二导电类型掺杂屏蔽区2411之后，继续进行P型离子注入，形成第二导电类型掺杂沟道区2412。在实际掺杂工艺中，可能存在第二导电类型掺杂屏蔽区2411和第二导电类型掺杂沟道区2412的宽度不同情况。
S104，对所述第二导电类型掺杂沟道区2412进行第一导电类型掺杂，形成第一导电类型掺杂表面区2413，参考图12所示。
在本申请的实施例中，在形成第二导电类型掺杂屏蔽区2411和第二导电类型掺杂沟道区2412之后，继续对第二导电类型掺杂沟道区2412进行第一导电类型掺杂，形成第一导电类型掺杂表面区2413。可以利用离子注入工艺进行掺杂形成第一导电类型掺杂表面区2413，第一导电类型掺杂表面区2413的掺杂浓度大于第二导电类型掺杂沟道区2412的掺杂浓度，以便第一导电类型掺杂表面区2413表现出N型掺杂特性。
在本申请的实施例中，未被第二导电类型掺杂的JFET层201形成第二区242，第二区242、第二导电类型掺杂屏蔽区2411、第二导电类型掺杂沟道区2412和第一导电类型掺杂表面区2413构成功能层240。
在本申请的实施例中，继续利用后续工艺形成栅氧化层250、栅极260、漏极210和源极270。
本申请实施例提供的MOSFET器件中，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。此外，相较于需要精确控制掺杂浓度的其他MOSFET器件，例如超结结构的MOSFET器件，需要精确控制工艺及结构，以实现P区和N区掺杂浓度相等，同时耗尽，达到电荷平衡的目的，本申请实施例中进行掺杂时的掺杂浓度无需像超结结构的MOSFET器件这样精确控制，也就是说，本申请实施例提供的MOSFET器件制造工艺简单，制造成本更低。
参考图13所示，为本申请实施例提供的一种Ron-Eox曲线关系图，图中横坐标为Ron，是MOSFET器件的导通电阻，纵坐标为Eox，是栅极下的栅极氧化物的电场强度，该电场强度可以是在漏极受到1200V高压时，栅极氧化物底部的最高电场。在图中示出了3条曲线，分别对应传统MOSFET器件、新型MOSFET1器件和新型MOSFET2器件，其中传统MOSFET器件是没有第二导电类型掺杂屏蔽区2411的器件，新型MOSFET1器件和新型MOSFET2器件都具有第二导电类型掺杂屏蔽区2411，但屏蔽区宽度不同。三种器件的JFET层201的第一导电类型掺杂浓度逐渐增大。
作为一种示例，传统MOSFET器件的沟道长度为0.5微米，新型MOSFET1器件和新型MOSFET2器件的沟道长度都为0.3微米，三种器件的JFET层201的N型掺杂浓度逐渐增大，由2×1016cm-3增大到5×1016cm-3，最终利用JFET层201得到的第二区242的宽度为1.2微米。
由图可以看出，新型MOSFET器件由于具有第二导电类型掺杂屏蔽区2411，无论是栅极下的栅极氧化物的电场强度，还是导通电阻，均相较于传统MOSFET器件降低，并且随着JFET层201的N型掺杂浓度逐渐增大，新型MOSFET器件导通电阻的降低幅度也大于传统MOSFET器件，器件性能大幅提升，可靠性变高。本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于结构实施例，所以描述得比较简单，相关之处参见结构实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种金属氧化物半导体场效应晶体管MOSFET，其特征在于，包括：
第一导电类型掺杂衬底；
第一导电类型掺杂漂移层，位于所述第一导电类型掺杂衬底的一侧表面；
功能层，位于所述第一导电类型掺杂漂移层远离所述第一导电类型掺杂衬底的一侧表面，所述功能层包括第一区和第一导电类型掺杂的第二区，所述第一区位于所述第二区外侧；
其中，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，所述第二导电类型掺杂沟道区包围所述第一导电类型掺杂表面区，所述第二区、所述第二导电类型掺杂沟道区和所述第一导电类型掺杂表面区远离所述第一导电类型掺杂衬底的一侧表面齐平；所述第二导电类型掺杂屏蔽区位于所述第二导电类型掺杂沟道区靠近所述第一导电类型掺杂衬底的一侧，所述第二导电类型掺杂屏蔽区与所述第二导电类型掺杂沟道区交叠。
2.根据权利要求1所述的MOSFET，其特征在于，所述第二导电类型掺杂沟道区靠近所述第二区的表面与所述第二导电类型掺杂屏蔽区靠近所述第二区的表面不齐平。
3.根据权利要求2所述的MOSFET，其特征在于，所述第二导电类型掺杂沟道区靠近所述第二区的表面与所述第二导电类型掺杂屏蔽区靠近所述第二区的表面不平行。
4.根据权利要求1所述的MOSFET，其特征在于，所述第二导电类型掺杂屏蔽区靠近所述第一导电类型掺杂衬底的一侧表面和所述第一导电类型掺杂漂移层远离所述第一导电类型掺杂衬底的一侧表面不接触。
5.根据权利要求1所述的MOSFET，其特征在于，所述第二导电类型掺杂屏蔽区远离所述第一导电类型掺杂衬底的一侧表面和所述第二导电类型掺杂沟道区远离所述第一导电类型掺杂衬底的一侧表面不齐平。
6.根据权利要求1-5任意一项所述的MOSFET，其特征在于，所述第二导电类型掺杂屏蔽区是利用沟道注入和/或离子注入形成的。
7.根据权利要求1-5任意一项所述的MOSFET，其特征在于，所述第二区的掺杂浓度大于所述第一导电类型掺杂漂移层的掺杂浓度。
8.根据权利要求1-5任意一项所述的MOSFET，其特征在于，还包括：
栅氧化层，位于所述功能层远离所述第一导电类型掺杂衬底的一侧表面；
栅极，所述栅极被所述栅氧化层包围；
源极，位于所述功能层远离所述第一导电类型掺杂衬底的一侧表面并且包围所述栅氧化层；
漏极，位于所述第一导电类型掺杂衬底不覆盖有所述第一导电类型掺杂漂移层的一侧表面。
9.一种金属氧化物半导体场效应晶体管MOSFET的制造方法，其特征在于，所述方法包括：
在第一导电类型掺杂衬底的一侧表面上形成第一导电类型掺杂漂移层；
在所述第一导电类型掺杂漂移层上形成第一导电类型掺杂的结型场效应管JFET层；
对所述JFET层进行第二导电类型掺杂，依次形成第二导电类型掺杂屏蔽区和第二导电类型掺杂沟道区；所述第二导电类型掺杂屏蔽区位于所述第二导电类型掺杂沟道区靠近所述第一导电类型掺杂衬底的一侧，所述第二导电类型掺杂屏蔽区与所述第二导电类型掺杂沟道区交叠；
对所述第二导电类型掺杂沟道区进行第一导电类型掺杂，形成第一导电类型掺杂表面区；所述第二导电类型掺杂沟道区包围所述第一导电类型掺杂表面区，所述第二导电类型掺杂沟道区和所述第一导电类型掺杂表面区远离所述第一导电类型掺杂衬底的一侧表面齐平。
10.根据权利要求9所述的MOSFET的制造方法，其特征在于，对所述JFET层进行第二导电类型掺杂的工艺为沟道注入和/或离子注入。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116435338A (zh) * 2023-03-30 2023-07-14 绍兴中芯集成电路制造股份有限公司 一种半导体器件及电子装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
CN101490847A (zh) * 2006-05-31 2009-07-22 万国半导体股份有限公司 平面分离栅极高性能金属氧化物半导体场效应晶体管结构及制造方法
CN103840007A (zh) * 2014-03-10 2014-06-04 中国科学院微电子研究所 一种屏蔽栅结构的vdmos晶体管
US20180323299A1 (en) * 2015-11-12 2018-11-08 Mitsubishi Electric Corporation Silicon carbide semiconductor device and manufacturing method for the same
US20210399128A1 (en) * 2020-06-19 2021-12-23 Cree, Inc. Power devices with a hybrid gate structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
CN101490847A (zh) * 2006-05-31 2009-07-22 万国半导体股份有限公司 平面分离栅极高性能金属氧化物半导体场效应晶体管结构及制造方法
CN103840007A (zh) * 2014-03-10 2014-06-04 中国科学院微电子研究所 一种屏蔽栅结构的vdmos晶体管
US20180323299A1 (en) * 2015-11-12 2018-11-08 Mitsubishi Electric Corporation Silicon carbide semiconductor device and manufacturing method for the same
US20210399128A1 (en) * 2020-06-19 2021-12-23 Cree, Inc. Power devices with a hybrid gate structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116435338A (zh) * 2023-03-30 2023-07-14 绍兴中芯集成电路制造股份有限公司 一种半导体器件及电子装置
CN116435338B (zh) * 2023-03-30 2024-04-05 芯联动力科技(绍兴)有限公司 一种半导体器件及电子装置

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