CN103840007A - 一种屏蔽栅结构的vdmos晶体管 - Google Patents
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Abstract
本发明公开了一种屏蔽栅结构的VDMOS晶体管，属于半导体技术领域。所述晶体管包括：第一导电类型衬底；第一导电类型外延层；第一导电类型的源掺杂区；第二导电类型的阱区；表面沟道区；栅介质层；多晶硅栅极；位于外延层表面的金属源电极和位于衬底背面的金属漏电极；位于栅介质层表面上方的绝缘介质层；垂直位于阱区下方且水平覆盖栅介质层上方无绝缘介质层部分的高浓度第二导电类型的电场屏蔽层；位于电场屏蔽层之间的第一导电类型的JFET区；绝缘介质层与电场屏蔽层构成屏蔽栅结构。本发明通过屏蔽栅结构，改变了VDMOS阻断状态下的电场分布与重离子轰击后载流子的输运路径，达到了提高器件抗单粒子能力的目的。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种屏蔽栅结构的VDMOS晶体管。
背景技术
在功率半导体器件领域，以垂直双扩散工艺形成的纵向MOSFET称为垂直双扩散绝缘栅场效应晶体管，即VDMOSFET，简称VDMOS。因VDMOS具有开关速度快、输入阻抗高、频率特性好等特点，使其在空间系统中得到了广泛的应用。但由于空间环境中存在持续不断的重离子辐射，极易诱发VDMOS发生单粒子效应，从而使空间系统发生灾难性事故。因此，如何提高VMDOS器件抗单粒子能力受到了国内外专家的广泛研究。
当重离子轰击到硅片表面后，在其运动路径上会产生大量的电子空穴对。如图1所示，以传统的N沟道VDMOS为例，当处于阻断状态时，其体内的电场均指向阱区102及栅介质层104表面；在硅片受到轰击后，电子空穴对中的电子会从漏极113流出，而空穴会在空间电场的作用下向阱区102及栅介质层104表面下方流动，并在栅介质层104下方堆积。这个过程可能使VDMOS失效，根据失效机理的不同可分为SEB（Single Event Burnout，单粒子烧毁）效应和SEGR（Single Event Gate Rupture，单粒子栅穿）效应。图2为VDMOS器件发生SEB效应时的电流示意图，在电场的作用下，当流入阱区102的空穴电流使阱区102与源掺杂区101PN结表面压降超过0.7V时，就会使由源掺杂区101、阱区102和外延层120构成的寄生三极管开启，在外部条件允许的前提下，该寄生三极管会发生二次击穿，使电流密度过度集中导致器件烧毁。图3为VDMOS器件发生SEGR效应时的电流示意图，空穴在电场的作用下堆积在Si/SiO2界面处，等效于在栅介质层104上附加一个瞬态电场，导致栅介质层104内电场超过临界击穿电场，发生栅介质层104击穿，失去栅控能力。
为了抑制VDMOS器件SEB效应的发生，现有技术提供了如下两种解决方案：1）通过提高阱区102掺杂浓度和增加阱区102的深度，来降低阱区102的分布电阻，从而降低器件受重粒子轰击时电流流经阱区102时产生的横向压降，这样抑制了由源掺杂区101、阱区102和外延层120构成的寄生三极管开启，达到了抑制SEB效应发生的目的；2）通过降低源掺杂区101的掺杂浓度，来降低由源掺杂区101、阱区102和外延层120构成的寄生三极管的增益，使其难以发生二次击穿，从而抑制SEB发生。但是，上述两种抑制SEB效应发生的方案存在如下缺点：1）阱区102通常通过扩散形成，增加其深度将造成其横向扩散同时增大，不利于电容的降低和芯片面积的减小；2）降低源掺杂区101的掺杂浓度不利于降低源区电阻和源极欧姆接触电阻，不利于器件导通电阻的降低。
为了抑制VDMOS器件SEGR效应的发生，现有技术提供了如下解决方案：通过增大阱区102深度并减小阱区102间距，来增强横向电场减小电流向栅介质层104界面流动，从而抑制SEGR效应发生。但是，这种抑制SEGR效应发生的方案在增大结型场效应晶体管（JFET）区107长度的同时减小了其宽度，不利于降低JFET区107电阻，从而不利于器件导通电阻的降低。
发明内容
为了解决现有抗单粒子加固技术不能同时兼顾VDMOS器件电性能和抗单粒子能力的问题，本发明提供了一种屏蔽栅结构的VDMOS晶体管，包括：第一导电类型衬底；覆盖所述衬底的第一导电类型外延层；位于所述外延层内的第一导电类型的源掺杂区；位于所述外延层内且环绕所述源掺杂区的第二导电类型的阱区；位于所述掺杂区边界与阱区边界间的表面沟道区；覆盖所述沟道区表面及阱区之间的栅介质层；覆盖所述栅介质层的多晶硅栅极；位于所述外延层表面的金属源电极和位于所述衬底背面的金属漏电极；其特征在于，还包括：位于所述栅介质层表面上方的绝缘介质层；垂直位于所述阱区下方且水平覆盖所述栅介质层上方无绝缘介质层部分的高浓度第二导电类型的电场屏蔽层；位于所述电场屏蔽层之间的第一导电类型的JFET区；所述绝缘介质层与电场屏蔽层构成屏蔽栅结构。
所述栅介质层由一种或多种绝缘材料混合构成；所述栅介质层的宽度为3-10um，厚度为50nm～150nm。
所述绝缘材料为SiO2。
所述绝缘介质层由一种或多种绝缘材料混合构成；所述绝缘介质层的厚度为
所述电场屏蔽层通过高能离子注入方式实现；所述电场屏蔽层的深度为1.5μm～4.5μm，厚度为0.5μm～2μm；所述电场屏蔽层的间距小于所述绝缘介质层的宽度。
所述JFET区域通过高能离子注入或扩散方式实现。
所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
本发明提供的屏蔽栅结构的VDMOS晶体管，通过由电场屏蔽层与绝缘介质层构成的屏蔽栅结构，改变了VDMOS阻断状态下的电场分布与重离子轰击后载流子的输运路径，从而达到了提高器件抗单粒子能力的目的。
附图说明
图1是现有技术VDMOS电场示意图；
图2是现有技术VDMOS器件发生SEB效应时的电流示意图；
图3是现有技术VDMOS器件发生SEGR效应时的电流示意图；
图4是本发明实施例屏蔽栅结构的N沟道VDMOS结构示意图；
图5是本发明实施例屏蔽栅结构的N沟道VDMOS阻断状态电场分布图。
具体实施方式
下面结合附图和实施例，对本发明技术方案作进一步描述。
参见图4，本发明实施例提供了一种N沟道屏蔽栅结构的VDMOS晶体管，包括：N型衬底210；覆盖衬底210的N型外延层220；位于外延层220内的N型源掺杂区201；位于外延层220内且环绕源掺杂区201的P型阱区202；位于源掺杂区201边界与阱区202边界间的表面沟道区203；覆盖沟道区203表面及阱区202之间的栅介质层204；位于栅介质层204表面上方的绝缘介质层205；垂直位于阱区202下方且水平覆盖栅介质层204上方无绝缘介质层205部分的P型电场屏蔽层206；位于电场屏蔽层206之间的N型JFET区207；覆盖栅介质层204的多晶硅栅极211；以及，位于外延层220表面的金属源电极212和位于衬底210背面的金属漏电极213。其中，电场屏蔽层206与绝缘介质层205构成了屏蔽栅结构。
在本实施例中，栅介质层204为SiO2介质层，宽度为3-10um，厚度为50nm～150nm；绝缘介质层205的组成材料可以与栅介质层的组成材料相同，或者由其他绝缘材料组成，例如：氮化硅，硼硅玻璃，磷硅玻璃等，或者由多种绝缘材料的混合物组成，例如：氮氧化硅，绝缘介质层205的厚度为
电场屏蔽层206可通过高能离子注入，或其他方式（例如，埋层）实现，电场屏蔽层206的深度为1.5μm～4.5μm，厚度为0.5μm～2μm；电场屏蔽层206的间距d1小于绝缘介质层205的宽度d2，其一侧差值L为0.2μm～1μm；电场屏蔽层206之间的JFET区域可通过高能离子注入、扩散或其它方式实现。本实施例中各区域的物理尺寸和掺杂浓度需根据器件特性要求及具体工艺条件灵活确定。
上述实施例提供的是N沟道屏蔽栅结构的VDMOS晶体管；此外，还可以将上述VDMOS晶体管结构中的N型半导体材料替换成P型，将P型半导体材料替换成N型，从而形成P沟道屏蔽栅结构的VDMOS晶体管。
图5为本发明实施例屏蔽栅结构的N沟道VDMOS阻断状态的电场分布。以NMOS为例，一方面高浓度的电场屏蔽层206提供了大量的固定负电荷，作为电力线的终止点；另一方面绝缘介质层205的引入，减小了其下方栅介质层204中的电场强度。电场屏蔽层206与绝缘介质层205同时使用，一方面增大了绝缘介质层205下方栅介质层204能承受的最大电压，同时也改变了其下方外延层220中电场的方向，使电力线更多的指向电场屏蔽层206。因此，当器件受到重离子轰击后，产生的空穴电流将主要流经电场屏蔽层206流向阱区202内部，最终流出金属源电极。这个过程大大减小了空穴流向没有被绝缘介质层205覆盖到的栅介质层204下以及P型阱区202边界靠近沟道203的区域，提高了器件的抗SEGR能力。同时，由于空穴电流流经的路径均为高掺杂，并远离源掺杂区201表面，一方面抑制了寄生三极管的开启，另一方面形成了抑制从源掺杂区201注入过来的少数载流子在阱区202输运的内建电场，降低了寄生三极管的增益，进而抑制了SEB效应的发生。因此，这种结构可以大大提高器件的抗单粒子能力。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种屏蔽栅结构的VDMOS晶体管，包括：第一导电类型衬底；覆盖所述衬底的第一导电类型外延层；位于所述外延层内的第一导电类型的源掺杂区；位于所述外延层内且环绕所述源掺杂区的第二导电类型的阱区；位于所述掺杂区边界与阱区边界间的表面沟道区；覆盖所述沟道区表面及阱区之间的栅介质层；覆盖所述栅介质层的多晶硅栅极；位于所述外延层表面的金属源电极和位于所述衬底背面的金属漏电极；其特征在于，还包括：位于所述栅介质层表面上方的绝缘介质层；垂直位于所述阱区下方且水平覆盖所述栅介质层上方无绝缘介质层部分的高浓度第二导电类型的电场屏蔽层；位于所述电场屏蔽层之间的第一导电类型的JFET区；所述绝缘介质层与电场屏蔽层构成屏蔽栅结构。
2.如权利要求1所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述栅介质层由一种或多种绝缘材料混合构成；所述栅介质层的宽度为3-10um，厚度为50nm～150nm。
3.如权利要求2所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述绝缘材料为SiO2。
4.如权利要求1所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述绝缘介质层由一种或多种绝缘材料混合构成；所述绝缘介质层的厚度为
5.如权利要求1所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述电场屏蔽层通过高能离子注入方式实现；所述电场屏蔽层的深度为1.5μm～4.5μm，厚度为0.5μm～2μm；所述电场屏蔽层的间距小于所述绝缘介质层的宽度。
6.如权利要求1所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述JFET区域通过高能离子注入或扩散方式实现。
7.如权利要求1所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
8.如权利要求1所述的屏蔽栅结构的VDMOS晶体管，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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| GR01 | Patent grant | ||
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