CN107946360B - 一种带载流子寿命调节区的功率mosfet器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种带载流子寿命调节区的功率MOSFET器件及其制造方法，其技术特征在于：包括漏极金属层、重掺杂第一导电类型衬底材料、轻掺杂第一导电类型第一外延层、重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第二外延层、第二导电类型阱区、重掺杂第一导电类型源区、栅介质层、多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。重掺杂第一导电类型载流子寿命调节区位于颈区之下，可以复合很大一部分重粒子辐射产生的电子‑空穴对，降低栅氧化层中的峰值电场；具有实现简单、导通电阻低、抗SEGR能力强的优点，可以用于抗辐射加固功率VDMOS器件的设计及制造领域。
Description
技术领域
本发明涉及半导体功率器件领域，具体是一种带载流子寿命调节区的功率MOSFET器件及其制造方法。
背景技术
垂直双扩散功率MOSFET(VDMOS：Vertical Double-diffusion Metal OxideSemiconductor)器件是栅控型多子导电器件，具有功耗低、开关速度快、驱动能力强、负温度系数等优点，被广泛用于各种功率电子系统的电源模块，起着功率变换或功率转换的作用，是功率集成电路及功率集成系统的核心元器件之一。
在空间辐射环境应用中，功率VDMOS器件在单粒子辐射下会发生单粒子烧毁(SEB)和单粒子栅穿(SEGR)失效。从1986年美国的J.L.Titus和C.F.Wheatley首次报道VDMOS器件的单粒子烧毁效应开始，国内外针对功率VDMOS器件的单粒子辐射加固进行了大量研究。
在提高功率VDMOS器件的抗SEB能力方面，国内外从结构和工艺的角度提出了很多切实有效的措施，包括：阱区局部SOI、降低源极结深、源区砷注入、提高阱区掺杂浓度、选择性阱区高掺杂、外延层变掺杂等；在栅源零偏、辐射粒子的LET值为90.1MeV.cm2/mg条件下，器件抗SEB的安全工作区已经达到了额定漏源击穿电压的100％。
在提高器件的抗SEGR能力方面，提出了复合栅介质、带LOCOS的VDMOS结构、颈区之上覆盖厚场氧、分离栅(Split-Gate)等器件结构。尽管如此，国内抗辐射加固VDMOS器件的研制生产线仍然以微米和亚微米工艺为主，如图1所示，存在颈区宽、外延变掺杂工艺难度大等技术问题，抗SEGR能力弱仍然是功率VDMOS器件在空间应用的技术瓶颈。
综上所述，国内平面型功率VDMOS器件存在抗SEGR能力弱的技术问题。
发明内容
本发明的目的是解决现有技术中，国内平面型功率VDMOS器件存在的抗SEGR能力弱的技术问题。
为实现本发明目的而采用的技术方案是这样的，一种带载流子寿命调节区的功率MOSFET器件，其特征在于，包括漏极金属层、重掺杂第一导电类型衬底材料、轻掺杂第一导电类型第一外延层、重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第二外延层、第二导电类型阱区、重掺杂第一导电类型源区、栅介质层、多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。
所述重掺杂第一导电类型衬底材料覆盖于漏极金属层之上。
所述轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上。
所述轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层之上。
所述重掺杂第一导电类型载流子寿命调节区位于轻掺杂第一导电类型第二外延层和轻掺杂第一导电类型第一外延层之间的部分区域。所述重掺杂第一导电类型载流子寿命调节区部分嵌入轻掺杂第一导电类型第一外延层和轻掺杂第一导电类型第二外延层的内部。
所述第二导电类型阱区位于轻掺杂第一导电类型第二外延层的内部。所述第二导电类型阱区的上表面与轻掺杂第一导电类型第二外延层的部分上表面共面。
所述重掺杂第一导电类型源区位于第二导电类型阱区的内部。所述重掺杂第一导电类型源区的上表面与第二导电类型阱区的部分上表面共面。所述重掺杂第一导电类型源区的深度小于第二导电类型阱区的深度。
所述第二导电类型阱区内的重掺杂第一导电类型源区之间的上表面和重掺杂第一导电类型源区的部分上表面，从下到上依次覆盖有接触金属层、金属层和钝化介质层。
所述第二导电类型阱区的剩余上表面和第二导电类型阱区之间的上表面，从下到上依次覆盖栅介质层、多晶硅栅介质层、ILD介质层、金属层和钝化介质层。
一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于，包括以下步骤：
1)将轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上。
2)利用掩膜层在轻掺杂第一导电类型第一外延层的部分上表面形成重掺杂第一导电类型载流子寿命调节区掺杂窗口，掺杂、退火、去掉掩膜层，形成重掺杂第一导电类型载流子寿命调节区。
3)将轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层和重掺杂第一导电类型载流子寿命调节区之上。
4)利用掩膜层在轻掺杂第一导电类型第二外延层的部分上表面形成第二导电类型阱区掺杂窗口，离子注入掺杂、高温推结形成第二导电类型阱区。
5)利用掩膜层在轻掺杂第二导电类型阱区的部分上表面形成重掺杂第一导电类型源区掺杂窗口，离子注入掺杂、退火形成重掺杂第一导电类型源区。
6)利用掩膜层、氧化、淀积、刻蚀等方式形成栅介质层和多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。
7)减薄硅片背面，形成漏极金属层。
进一步，所述轻掺杂第一导电类型第一外延层的厚度d1为传统VDMOS器件外延层厚度D的一半，即：d1＝D/2。
所述轻掺杂第一导电类型第二外延层的厚度d2为传统VDMOS器件外延层厚度D的一半，即：d2＝D/2。
所述轻掺杂第一导电类型第一外延层是从重掺杂第一导电类型衬底材料上表面到轻掺杂第一导电类型第一外延层上表面的缓变掺杂。
进一步，所述重掺杂第一导电类型载流子寿命调节区位置为第二导电类型阱区之间的颈区在轻掺杂第一导电类型第一外延层上表面的投影位置，且重掺杂第一导电类型载流子寿命调节区的长度大于颈区在轻掺杂第一导电类型第一外延层上表面投影的长度。
进一步，所述第二导电类型阱区由2个以上重复的结构单元组成。
器件还包括第二导电类型终端PN结。所述第二导电类型终端PN结的形状、掺杂与第二导电类型阱区一致。最内环包围的中间区域为器件的有源区。
进一步，所述在形成第二导电类型阱区之前，还包括形成有源区。所述第二导电类型保护环及结终端结与第二导电类型阱区同时形成。所述第二导电类型保护环与第二导电类型阱区具有相同的形状和工艺参数。
进一步，其特征在于：所述步骤1)中形成轻掺杂第一导电类型第一外延层优选常压外延的方式。所述常压外延的温度为1180℃。所述常压外延每生长1微米降低一次掺杂源气体流量。
进一步，所述步骤2)中形成重掺杂第一导电类型载流子寿命调节区包括低能量离子注入第一导电类型杂质的方式。所述低能量离子注入的注入能量为30-45KeV。所述低能量离子注入第一导电类型杂质的浓度在17-18次方量级。
本发明的技术效果是毋庸置疑的，本发明具有以下优点：
如图2所示，本发明中的带载流子寿命调节区的功率MOSFET器件，重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第一外延层、轻掺杂第一导电类型第二外延层可以采用常规半导体工艺形成。由于在功率VDMOS器件的颈区之下形成了重掺杂第一导电类型载流子寿命调节区，可以复合很大一部分重粒子辐射产生的电子-空穴对，减少了栅介质层/轻掺杂第一导电类型第二外延层界面积累的电子(N沟道VDMOS器件)或空穴(P沟道VDMOS器件)数量，降低了栅氧化层中的峰值电场，且还可以降低器件的导通电阻而保持器件的其它电特性不变；具有实现简单、导通电阻低、抗SEGR能力强的优点。
附图说明
图1为传统VDMOS器件元胞区的剖面结构示意图；
图2为本发明所述VDMOS器件元胞区的剖面结构示意图；
图3为本发明所述VDMOS器件剖面结构组成示意图
图3中：漏极金属层101、重掺杂第一导电类型衬底材料201、轻掺杂第一导电类型第一外延层301、重掺杂第一导电类型载流子寿命调节区302、轻掺杂第一导电类型第二外延层401、第二导电类型阱区402、重掺杂第一导电类型源区403、栅介质层404、多晶硅栅介质层405、ILD介质层406、接触金属层407、金属层408、钝化介质层409。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
如图3所示，一种带载流子寿命调节区的功率MOSFET器件，其特征在于，包括漏极金属层101、重掺杂第一导电类型衬底材料201、轻掺杂第一导电类型第一外延层301、重掺杂第一导电类型载流子寿命调节区302、轻掺杂第一导电类型第二外延层401、第二导电类型阱区402、重掺杂第一导电类型源区403、栅介质层404、多晶硅栅介质层405、ILD介质层406、接触金属层407、金属层408和钝化介质层409。
所述重掺杂第一导电类型衬底材料201覆盖于漏极金属层101之上。
所述轻掺杂第一导电类型第一外延层301覆盖于重掺杂第一导电类型衬底材料201之上。
所述轻掺杂第一导电类型第二外延层401覆盖于轻掺杂第一导电类型第一外延层301之上。
所述重掺杂第一导电类型载流子寿命调节区302位于轻掺杂第一导电类型第二外延层301和轻掺杂第一导电类型第一外延层401之间的部分区域。所述重掺杂第一导电类型载流子寿命调节区302部分嵌入轻掺杂第一导电类型第一外延层301和轻掺杂第一导电类型第二外延层401的内部。
所述第二导电类型阱区402位于轻掺杂第一导电类型第二外延层401的内部。所述第二导电类型阱区402的上表面与轻掺杂第一导电类型第二外延层401的部分上表面共面。
所述重掺杂第一导电类型源区403位于第二导电类型阱区402的内部。所述重掺杂第一导电类型源区403的上表面与第二导电类型阱区402的部分上表面共面。所述重掺杂第一导电类型源区403的深度小于第二导电类型阱区402的深度。
所述第二导电类型阱区402内的重掺杂第一导电类型源区403之间的上表面和重掺杂第一导电类型源区403的部分上表面，从下到上依次覆盖有接触金属层407、金属层408和钝化介质层409。
所述第二导电类型阱区402的剩余上表面和第二导电类型阱区402之间的上表面，从下到上依次覆盖栅介质层404、多晶硅栅介质层405、ILD介质层406、金属层408和钝化介质层409。
所述轻掺杂第一导电类型第一外延层301的厚度d1为传统VDMOS器件外延层厚度D的一半，即：d1＝D/2。
所述轻掺杂第一导电类型第二外延层401的厚度d2为传统VDMOS器件外延层厚度D的一半，即：d2＝D/2。
所述轻掺杂第一导电类型第一外延层301是从重掺杂第一导电类型衬底材料201上表面到轻掺杂第一导电类型第一外延层301上表面的缓变掺杂。
所述重掺杂第一导电类型载流子寿命调节区302位置为第二导电类型阱区402之间的颈区在轻掺杂第一导电类型第一外延层301上表面的投影位置，且重掺杂第一导电类型载流子寿命调节区302的长度大于颈区在轻掺杂第一导电类型第一外延层301上表面投影的长度。
实施例2：
第一导电类型为N型，第二导电类型为P型。
如图3所示，本实施例制作出的功率MOSFET器件，其特征在于：漏极金属层101、重掺杂第一导电类型衬底材料201、轻掺杂第一导电类型第一外延层301、重掺杂第一导电类型载流子寿命调节区302、轻掺杂第一导电类型第二外延层401、第二导电类型阱区402、重掺杂第一导电类型源区403、栅介质层404、多晶硅栅介质层405、ILD介质层406、接触金属层407、金属层408、钝化介质层409。
所述重掺杂N型衬底材料201覆盖在漏极金属层101之上。所述重掺杂N型衬底材料101为掺杂浓度19次方以上的砷或磷掺杂衬底。
所述轻掺杂N型第一外延层301覆盖于重掺杂N型衬底材料201之上；所述轻掺杂N型第一外延层301为杂质浓度15到17次方的磷外延层,一个典型的轻掺杂N型第一外延层301条件可以选择7微米的厚度、16次方的磷杂质浓度、磷杂质浓度采用线性分布。
所述轻掺杂N型第二外延层401覆盖于轻掺杂N型第一外延层301之上。所述轻掺杂N型第二外延层401为杂质浓度15到17次方的磷外延层,一个典型的轻掺杂N型第一外延层401条件可以选择7微米的厚度、16次方的磷杂质浓度。
所述重掺杂N型载流子寿命调节区302介于轻掺杂N型第二外延层301和轻掺杂N型第一外延层401之间的部分区域，所述重掺杂N型载流子寿命调节区302部分嵌入轻掺杂N型第一外延层301和轻掺杂N型第二外延层401内部。所述重掺杂N型载流子寿命调节区302的掺杂浓度为17-19次方的磷杂质浓度。
所述P型阱区402在轻掺杂N型第二外延层401内部；所述P型阱区402的上表面为轻掺杂N型第二外延层401的部分上表面。所述P型阱区402的结深为2.5-3.0微米，掺杂浓度为15-17次方的硼杂质。
所述重掺杂N型源区403在P型阱区402内部；所述重掺杂N型源区403的深度小于P型阱区402的深度；所述重掺杂N型源区403的上表面为P型阱区402的部分上表面。所述重掺杂N型源区403的结深为0.6-1.0微米，掺杂浓度为19次方的砷杂质。
所述重掺杂N型源区403的部分上表面与P型阱区402内重掺杂N型源区403之间的上表面依次覆盖接触金属层407、金属层408和钝化介质层409。所述接触金属层407为钛/氮化钛或钛硅合金或铂硅合金。所述金属层408为3.5-4.5微米后的硅铝或铝铜或铝硅铜合金。所述钝化介质层409为二氧化硅或二氧化硅与氮化硅的复合介质层，二氧化硅典型厚度为1微米。
所述P型阱区402的剩余上表面和P型阱区402之间的上表面，从下到上依次覆盖栅介质层404、多晶硅栅介质层405、ILD介质层406、金属层408和钝化介质层409。所述栅介质层401的厚度为60-70纳米。所述多晶硅栅介质层405厚度为630纳米-770纳米，方块电阻10-30Ω/□。
所述轻掺杂N型第一外延层301的厚度d1为传统VDMOS器件外延层厚度D(一个典型值14微米)的一半，即：d1＝14微米/2＝7微米；所述轻掺杂N型第一外延层301是从重掺杂N型衬底材料201上表面到轻掺杂N型第一外延层301上表面的缓变掺杂。
所述重掺杂N型载流子寿命调节区302位置为P型阱区402之间的颈区在轻掺杂N型第一外延层301上表面的投影位置，且重掺杂N型载流子寿命调节区302的长度大于颈区在轻掺杂N型第一外延层301上表面投影的长度。
所述P型阱区402由2个以上重复的结构单元组成；所述器件还包括P型终端PN结；所述P型终端PN结的形状、掺杂与P型阱区402一致；最内环包围的中间区域为器件的有源区。
所述轻掺杂N型第二外延层401的厚度d2为传统VDMOS器件外延层厚度D的一半，即：d2＝14微米/2＝7微米。
采用本实施例2中的制作方法制作的功率MOSFET器件击穿电压大于150V。
本发明的技术效果是毋庸置疑的，如图2所示，本发明中的带载流子寿命调节区的功率MOSFET器件，重掺杂N型载流子寿命调节区302、轻掺杂N型第一外延层301、轻掺杂N型第二外延层401可以采用常规半导体工艺形成。由于在功率VDMOS器件的颈区之下形成了重掺杂N型载流子寿命调节区302，可以复合很大一部分重粒子辐射产生的电子-空穴对，减少了栅介质层404/轻掺杂N型第二外延层401界面积累的电子(N沟道VDMOS器件)或空穴(P沟道VDMOS器件)数量，降低了栅介质层404中的峰值电场，且还可以降低器件的导通电阻而保持器件的其它电特性不变；具有实现简单、导通电阻低、抗SEGR能力强的优点。
实施例3：
选取第一导电类型为N型，第二导电类型为P型；
实施例2描述的带载流子寿命调节区的功率MOSFET器件，其特征在于：漏极金属层101、重掺杂N型衬底材料201、轻掺杂N型第一外延层301、重掺杂N型载流子寿命调节区302、轻掺杂N型第二外延层401、P型阱区402、重掺杂N型源区403、栅介质层404、多晶硅栅介质层405、ILD介质层406、接触金属层407、金属层408、钝化介质层409。
如图3所示，采用本实施例描述实施例2描述的带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于，包括以下主要步骤：
1)将轻掺杂N型第一外延层301覆盖于重掺杂N型衬底材料201之上；所述重掺杂N型衬底材料201为掺杂浓度19次方以上的砷或磷掺杂衬底；
2)利用掩膜层在轻掺杂N型第一外延层301的部分上表面形成重掺杂N型载流子寿命调节区302掺杂窗口，掺杂、退火、去掉掩膜层，形成重掺杂N型载流子寿命调节区302
3)将轻掺杂N型第二外延层401覆盖于轻掺杂N型第一外延层301和重掺杂N型载流子寿命调节区302之上；
4)利用掩膜层在轻掺杂N型第二外延层401的部分上表面形成P型阱区402掺杂窗口，离子注入掺杂、高温推结形成P型阱区402；
5)利用掩膜层在轻掺杂P型阱区402的部分上表面形成重掺杂N型源区403掺杂窗口，离子注入掺杂、退火形成重掺杂N型源区403；
6)利用掩膜层、氧化、淀积、刻蚀等方式形成栅介质层404和多晶硅栅介质层405、ILD介质层406、接触金属层407、金属层408和钝化介质层409；
7)减薄硅片背面，形成漏极金属层101。
所述在形成P型阱区402之前，通常还包括形成有源区；所述P型保护环及结终端结与P型阱区402同时形成；所述P型保护环与P型阱区402具有相同的形状和工艺参数。
所述步骤1)中形成轻掺杂N型第一外延层301优选常压外延的方式；所述常压外延的温度为1180℃；所述常压外延每生长1微米降低一次掺杂源气体流量。
所述步骤2)中形成重掺杂N型载流子寿命调节区302优选低能量离子注入N型杂质的方式；所述低能量离子注入的注入能量为30-45KeV；所述低能量离子注入N型杂质的浓度在17-18次方量级。
按照该实施例所述制造方法可以制作一种带N型载流子寿命调节区的功率MOSFET器件。其中重掺杂N型载流子寿命调节区302、轻掺杂N型第一外延层301、轻掺杂N型第二外延层401可以采用常规半导体工艺形成。由于在功率VDMOS器件的颈区之下形成了重掺杂N型载流子寿命调节区302，可以复合很大一部分重粒子辐射产生的电子-空穴对，减少了栅介质层404/轻掺杂N型第二外延层401界面积累的电子(N沟道VDMOS器件)或空穴(P沟道VDMOS器件)数量，降低了栅介质层404中的峰值电场，且还可以降低器件的导通电阻而保持器件的其它电特性不变；具有实现简单、导通电阻低、抗SEGR能力强的优点。
Claims (11)
1.一种带载流子寿命调节区的功率MOSFET器件，其特征在于，包括漏极金属层(101)、重掺杂第一导电类型衬底材料(201)、轻掺杂第一导电类型第一外延层(301)、重掺杂第一导电类型载流子寿命调节区(302)、轻掺杂第一导电类型第二外延层(401)、第二导电类型阱区(402)、重掺杂第一导电类型源区(403)、栅介质层(404)、多晶硅栅介质层(405)、ILD介质层(406)、接触金属层(407)、金属层(408)和钝化介质层(409)；
所述重掺杂第一导电类型衬底材料(201)覆盖于漏极金属层(101)之上；
所述轻掺杂第一导电类型第一外延层(301)覆盖于重掺杂第一导电类型衬底材料(201)之上；
所述轻掺杂第一导电类型第二外延层(401)覆盖于轻掺杂第一导电类型第一外延层(301)之上；
所述重掺杂第一导电类型载流子寿命调节区(302)位于轻掺杂第一导电类型第一外延层(301)和轻掺杂第一导电类型第二外延层(401)之间的部分区域；所述重掺杂第一导电类型载流子寿命调节区(302)部分嵌入轻掺杂第一导电类型第一外延层(301)和轻掺杂第一导电类型第二外延层(401)的内部；
所述第二导电类型阱区(402)位于轻掺杂第一导电类型第二外延层(401)的内部；所述第二导电类型阱区(402)的上表面与轻掺杂第一导电类型第二外延层(401)的部分上表面共面；
所述重掺杂第一导电类型源区(403)位于第二导电类型阱区(402)的内部；所述重掺杂第一导电类型源区(403)的上表面与第二导电类型阱区(402)的部分上表面共面；所述重掺杂第一导电类型源区(403)的深度小于第二导电类型阱区(402)的深度；
所述第二导电类型阱区(402)内的重掺杂第一导电类型源区(403)之间的上表面和重掺杂第一导电类型源区(403)的部分上表面，从下到上依次覆盖有接触金属层(407)、金属层(408)和钝化介质层(409)；
所述第二导电类型阱区(402)的剩余上表面和第二导电类型阱区(402)之间的上表面，从下到上依次覆盖栅介质层(404)、多晶硅栅介质层(405)、ILD介质层(406)、金属层(408)和钝化介质层(409)。
2.根据权利要求1所述的一种带载流子寿命调节区的功率MOSFET器件，其特征在于：所述轻掺杂第一导电类型第一外延层(301)的厚度d1为传统VDMOS器件外延层厚度D的一半，即：d1＝D/2；
所述轻掺杂第一导电类型第二外延层(401)的厚度d2为传统VDMOS器件外延层厚度D的一半，即：d2＝D/2；
所述轻掺杂第一导电类型第一外延层(301)是从重掺杂第一导电类型衬底材料(201)上表面到轻掺杂第一导电类型第一外延层(301)上表面的缓变掺杂。
3.根据权利要求1所述的一种带载流子寿命调节区的功率MOSFET器件，其特征在于：所述重掺杂第一导电类型载流子寿命调节区(302)位置为第二导电类型阱区(402)之间的颈区在轻掺杂第一导电类型第一外延层(301)上表面的投影位置，且重掺杂第一导电类型载流子寿命调节区(302)的长度大于颈区在轻掺杂第一导电类型第一外延层(301)上表面投影的长度。
4.根据权利要求1所述的一种带载流子寿命调节区的功率MOSFET器件，其特征在于：所述第二导电类型阱区(402)由2个以上重复的结构单元组成；
器件还包括第二导电类型终端PN结；所述第二导电类型终端PN结的形状、掺杂与第二导电类型阱区(402)一致；最内环包围的中间区域为器件的有源区。
5.一种针对1～4任意一项目权利要求所述的带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于，包括以下步骤：
1)将轻掺杂第一导电类型第一外延层(301)覆盖于重掺杂第一导电类型衬底材料(201)之上；
2)利用掩膜层在轻掺杂第一导电类型第一外延层(301)的部分上表面形成重掺杂第一导电类型载流子寿命调节区(302)掺杂窗口，掺杂、退火、去掉掩膜层，形成重掺杂第一导电类型载流子寿命调节区(302)；
3)将轻掺杂第一导电类型第二外延层(401)覆盖于轻掺杂第一导电类型第一外延层(301)和重掺杂第一导电类型载流子寿命调节区(302)之上；
4)利用掩膜层在轻掺杂第一导电类型第二外延层(401)的部分上表面形成第二导电类型阱区(402)掺杂窗口，离子注入掺杂、高温推结形成第二导电类型阱区(402)；
5)利用掩膜层在轻掺杂第二导电类型阱区(402)的部分上表面形成重掺杂第一导电类型源区(403)掺杂窗口，离子注入掺杂、退火形成重掺杂第一导电类型源区(403)；
6)利用掩膜层、氧化、淀积、刻蚀的方式形成栅介质层(404)和多晶硅栅介质层(405)、ILD介质层(406)、接触金属层(407)、金属层(408)和钝化介质层(409)；
7)减薄硅片背面，形成漏极金属层(101)。
6.根据权利要求5所述的一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于：所述轻掺杂第一导电类型第一外延层(301)的厚度d1为传统VDMOS器件外延层厚度D的一半，即：d1＝D/2；
所述轻掺杂第一导电类型第二外延层(401)的厚度d2为传统VDMOS器件外延层厚度D的一半，即：d2＝D/2；
所述轻掺杂第一导电类型第一外延层(301)是从重掺杂第一导电类型衬底材料(201)上表面到轻掺杂第一导电类型第一外延层(301)上表面的缓变掺杂。
7.根据权利要求5所述的一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于：所述重掺杂第一导电类型载流子寿命调节区(302)位置为第二导电类型阱区(402)之间的颈区在轻掺杂第一导电类型第一外延层(301)上表面的投影位置，且重掺杂第一导电类型载流子寿命调节区(302)的长度大于颈区在轻掺杂第一导电类型第一外延层(301)上表面投影的长度。
8.根据权利要求5所述的一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于：所述第二导电类型阱区(402)由2个以上重复的结构单元组成；
器件还包括第二导电类型终端PN结；所述第二导电类型终端PN结的形状、掺杂与第二导电类型阱区(402)一致；最内环包围的中间区域为器件的有源区。
9.根据权利要求5所述的一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于：在形成第二导电类型阱区(402)之前，还包括形成有源区；所述第二导电类型保护环及结终端结与第二导电类型阱区(402)同时形成；所述第二导电类型保护环与第二导电类型阱区(402)具有相同的形状和工艺参数。
10.根据权利要求5所述的一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于：所述步骤1)中形成轻掺杂第一导电类型第一外延层采用常压外延的方式；所述常压外延的温度为1180℃；所述常压外延每生长1微米降低一次掺杂源气体流量。
11.根据权利要求5所述的一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于：所述步骤2)中形成重掺杂第一导电类型载流子寿命调节区(302)包括低能量离子注入第一导电类型杂质的方式；所述低能量离子注入的注入能量为30-45KeV；所述低能量离子注入第一导电类型杂质的浓度在17-18次方量级。
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