CN108417638A - 含半绝缘区的mosfet及其制备方法 - Google Patents
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Abstract
本发明公开了含半绝缘区的MOSFET及其制备方法，属于高压电力电子技术领域。半绝缘区位于并排设置的第一导电类型半导体掺杂的基区和第二导电类型半导体掺杂的源区的下方，半绝缘区的底部和侧面均与第二导电类型半导体掺杂的漂移层接触。半绝缘区是先采用离子注入第二导电类型的杂质实现反掺杂形成电中性层，然后依靠离子注入两性杂质元素形成半绝缘区域，浅基区是在半绝缘区域上方依靠离子注入第一导电类型的杂质形成。通过减小MOSFET寄生晶体管存在的区域，解决UIS条件下常规MOSFET寄生晶体管开启所带来的电流失控而引起的“热奔”问题，能显著提高雪崩耐量、鲁棒性、抵御大电流能力、击穿电压和可靠性。
Description
技术领域
本发明涉及高压电力电子技术领域，涉及半导体功率器件，尤其涉及含半绝缘区的MOSFET及其制备方法。
背景技术
随着功率变换装置性能要求的不断提高，对承担功率变换功能的功率MOS晶体管器件提出了更高的要求，其中之一是在非箝位感性负载开关过程(UIS)中具有较高的雪崩耐量，也即是具有较高的抗UIS雪崩击穿能力，这是由于UIS条件下储存在感性负载中的能量在关断时要求由功率MOS晶体管全部释放，这时电路中很高的电流应力很容易导致器件失效，因而雪崩击穿耐量的高低是体现功率MOS晶体管性能优劣的重要指标之一。
研究发现MOSFET体内有一个天然的寄生三极管(BJT)，这个BJT由组成图1的MOSFET的第二导电类型掺杂的源区(21)、第一导电类型掺杂的基区(22)、第二导电类型掺杂的漂移区(12)构成，当MOSFET导通时，电流从漂移区(12)到源区(21)流经基区(22)会产生压降，这个压降抬升了BJT的基极电位，使BJT的发射结正偏，从而增加了寄生BJT导通的几率，而BJT的导通，极大增加了MOSFET的漏电流，MOSFET内的温度迅速上升，最后使得MOSFET出现“热奔”而烧毁。现有技术中多从延迟或抑制BJT的导通角度，来提高雪崩耐量。
Kevin Fischer等人在《IEEE TRANSACTIONS ON ELECTRON DEVICES》1996年6月第43卷第6期，发表的论文《Dynamics of Power MOSFET Switching Under UnclampedInductive Loading Conditions》提出了图2所示的带浅P+保护层的DMOSFET结构，这种结构是靠浅P+保护层的高掺杂浓度来降低基区电阻、降低寄生BJT的基极电位，从而抑制或者延迟图1中寄生BJT的导通、消除BJT的二次击穿、提高UIS条件下MOSFET的雪崩耐量和鲁棒性，从而提高MOSFET的可靠性。但不能完全杜绝寄生BJT的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题，并且高掺杂的窄P+保护层会影响到功率MOS晶体管的阈值电压，不利于功率MOS晶体管的应用。
中国发明专利，授权公告号：CN 102832245B，授权公告日：2014.12.10；一种具有优化雪崩击穿电流路径的超结MOSFET器件，通过第二导电类型半导体掺杂柱区中嵌入一个掺杂浓度更高的第二导电类型半导体掺杂岛区，同时将金属化源极做成槽型结构、并将第二导电类型半导体掺杂接触区做在金属化源电极两端的沟槽底部并靠近第二导电类型半导体掺杂岛区，使雪崩击穿电流远离寄生BJT的基区，进而改变超结MOSFET器件发生雪崩击穿时雪崩击穿电流路径，从而避免寄生BJT的源极正偏造成BJT开启，从而提高了器件可靠性。该专利需要根据深度、宽度、浓度来具体设计，计算过程繁琐，而且非常高的雪崩击穿电流完全有可能扩散到基区导致寄生BJT的开启，另外，高掺杂岛区的引入会降低功率MOS晶体管器件的击穿电压。
发明内容
1.发明要解决的技术问题
针对现有技术中MOSFET的雪崩击穿耐量低的问题，本发明提供了一种含半绝缘区的MOSFET及其制备方法。它可以大幅提高MOSFET雪崩耐量和鲁棒性、大幅提高MOSFET的可靠性。
2.技术方案
为解决上述问题，本发明提供的技术方案为：
一种含半绝缘区的MOSFET，半绝缘区位于并排设置的第一导电类型半导体掺杂的基区和第二导电类型半导体掺杂的源区的下方，半绝缘区的底部和侧面均与第二导电类型半导体掺杂的漂移层接触。
优选地，半绝缘区的宽度等于第一导电类型半导体掺杂的基区与第二导电类型半导体掺杂的源区宽度和。精确控制MOSFET的有效沟道长度，不因半绝缘区的引入而发生变化，确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区的引入而发生变化。
优选地，半导体掺杂的基区与第二导电类型半导体掺杂的源区的深度一致。保证沟道载流子平稳输运，没有“过坎”，否则形成的突变结对载流子形成势垒，不利于器件的正常工作。
优选地，第一导电类型掺杂的基区和第二导电类型掺杂的源区宽度比为1：1-3。
优选地，采用体硅、碳化硅、砷化镓、磷化铟或者锗硅半导体材料制作。
优选地，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
含半绝缘区的MOSFET的制备方法，步骤为：
A、将第一导电类型的杂质元素注入到第二导电类型半导体掺杂的漂移层内；
B、继续注入第二导电类型的杂质元素，形成电中性区域；
C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区；
D、在半绝缘区表面注入第一导电类型的杂质元素，形成第一导电类型半导体掺杂的基区；
E、在第一导电类型半导体掺杂的基区外侧注入第二导电类型的杂质元素，形成第二导电类型半导体掺杂的源区；
F、在第一导电类型半导体掺杂的基区形成的沟道区域上方生长氧化层，形成绝缘栅层；
G、在第二导电类型半导体掺杂的源区的顶部、绝缘栅层的顶部和第二导电类型半导体掺杂的衬底的底部，分别对应生成源极、栅极和漏极。
步骤A、B和C中的杂质元素注入工艺均采用离子注入工艺；且杂质的注入是多次离子注入，形成箱式掺杂分布，离子注入后，在惰性气体的保护下、适当温度下退火。
步骤D和E均利用掩膜版的屏蔽作用；
步骤D中形成的第一导电类型半导体掺杂的基区的表面杂质元素浓度范围为5×1016cm-3～5×1017cm-3，取得3.5V左右的阈值电压，满足正常功率变换器装置的需求。表面杂质元素浓度用来决定阈值电压的，正常器件的阈值电压一般是3-5V，太低了会引起误触发，太高了会增加导通损耗和驱动损耗。
步骤G中金属电极采用镀膜工艺和金属剥离工艺形成；
优选地，第一导电类型半导体掺杂的基区(22)的掺杂浓度为5×1016cm-3～5×1017cm-3，决定阈值电压；第二导电类型半导体掺杂的源区的掺杂浓度为1×1019cm-3～5×1019cm-3，减小欧姆接触电阻、增加发射效率。
优选地，步骤B中第二导电类型的杂质元素注入的浓度与深度与步骤A中第一导电类型的杂质元素注入的浓度与深度一致。以便形成电中性区域，为半绝缘区的形成作准备。
优选地，步骤C中半绝缘区的深度和步骤B中的电中性区域一致。
3.有益效果
采用本发明提供的技术方案，与现有技术相比，具有如下有益效果：
(1)本发明通过设置半绝缘区，极大地减小了MOSFET寄生BJT存在的区域，从而极大地减少寄生BJT的数量，只是在浅基区还存在有少量的寄生BJT，但是由于寄生BJT数量的极大减少，从而大幅地降低了UIS条件下时MOSFET内的漏电流、从而降低操作温度，MOSFET出现雪崩击穿的时间从理论上提高了400％，提高了雪崩耐量，从而为保护电路的介入提供了充足的时间；
(2)本发明半绝缘区的设置还提高MOSFET的击穿电压，击穿电压是由第一导电类型半导体掺杂的基区和第二导电类型半导体掺杂的源区形成的PN结决定的，本发明是在MOSFET沟道下方形成半绝缘区，这时沟道下方的PN结变成了半绝缘区和第二导电类型半导体掺杂的漂移层的结构，这能够将MOSFET的击穿电压提高40％；
(3)本发明半绝缘区位于第一导电类型半导体掺杂的基区下方，没有影响到MOSFET的沟道区域，因而不影响MOSFET的阈值电压、沟道电阻、转移特性、输出特性、载流子迁移率、跨导等特性参数。在没有影响到MOSFET沟道区域的同时，既能提高MOSFET雪崩耐量、提高UIS鲁棒性，又能提高MOSFET的击穿电压，一举两得；
(4)本发明不存在浅保护层，本发明这种做法是分散源区内的导电载流子、匀化电流密度，降低电流集中效应，提高MOSFET的雪崩击穿时间；
(5)本发明的半绝缘区的宽度等于第一导电类型半导体掺杂的基区与第二导电类型半导体掺杂的源区宽度和；精确控制MOSFET的有效沟道长度，不因半绝缘区的引入而发生变化，确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区的引入而发生变化；
(6)本发明对基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，但是所形成的这种带半绝缘区的结构，其效果在提高鲁棒性、提高雪崩耐量、提高鲁棒性和可靠性、提高击穿电压等方面的工艺方法及其特征是相同的。
附图说明
图1为传统的MOSFET结构及其寄生BJT示意图；
图2为带浅保护层的DMOSFET结构示意图；
图3为本发明的MOSFET结构示意图。
示意图中的标号说明：
11、绝缘栅层，12、第二导电类型半导体掺杂的漂移层，13、第二导电类型半导体掺杂的缓冲层，14、第二导电类型半导体掺杂的衬底，21、第二导电类型半导体掺杂的源区，22、第一导电类型半导体掺杂的基区，221、第二导电类型半导体掺杂的浅保护层，222、半绝缘区，31、源极，32、栅极，33、漏极。
具体实施方式
为进一步了解本发明的内容，结合附图及实施例对本发明作详细描述。
实施例1
本实施例的含半绝缘区的MOSFET，如图2所示，半绝缘区222位于并排设置的第一导电类型半导体掺杂的基区22和第二导电类型半导体掺杂的源区21的下方，半绝缘区222的底部和侧面均与第二导电类型半导体掺杂的漂移层12接触。
通过设置半绝缘区222，极大地减小了MOSFET寄生BJT存在的区域，从而极大地减少寄生BJT的数量，只是在浅基区还存在有少量的寄生BJT，但是由于寄生BJT数量的极大减少，从而降低UIS条件下MOSFET内的电流、限制了温度的升高，MOSFET出现雪崩击穿的时间从理论上的8微秒提高到38微秒，增加了电压对电流的时间积分，提高雪崩击穿能量，从而为保护电路的介入提供了充足的时间。
另外，半绝缘区222的设置还提高MOSFET的击穿电压，击穿电压是由第一导电类型半导体掺杂的基区22和第二导电类型半导体掺杂的源区21形成的PN结决定的，本发明是在MOSFET沟道下方形成半绝缘区222，这时沟道下方的PN结变成了半绝缘区222和第二导电类型半导体掺杂的漂移层12的结构，这能够将MOSFET的击穿电压提高40％。
半绝缘区222位于第一导电类型半导体掺杂的基区22下方，没有影响到MOSFET的沟道区域，因而不影响MOSFET的阈值电压、沟道电阻、转移特性、输出特性、载流子迁移率、跨导等特性参数。在没有影响到MOSFET沟道区域的同时，既能提高MOSFET雪崩耐量、提高UIS鲁棒性，又能提高MOSFET的击穿电压，一举两得。
图1传统结构的MOSFET，源极的金属电极31需要覆盖源区21和浅保护层221，这种做法是短接源区21和浅保护层221，以便在基区22内不产生电势差，也是降低寄生BJT导通的几率、提高鲁棒性的措施之一，本发明同样是源极电极覆盖整个源区21，不过本发明不存在浅保护层，本发明这种做法是分散源区21内的导电载流子、匀化电流密度，降低电流集中效应，提高MOSFET的雪崩耐量。
实施例2
本实施例的含半绝缘区的MOSFET，如图2所示，在实施例1的基础上作进一步改进，半绝缘区222的宽度等于第一导电类型半导体掺杂的基区22与第二导电类型半导体掺杂的源区21宽度和。第一导电类型掺杂的基区22与第二导电类型掺杂的源区21宽度比为1：1-3。具体应用时，可以选择1：1；1：2；1：3；1：1.5；1：2.8等数值。
精确控制MOSFET的有效沟道长度，不因半绝缘区222的引入而发生变化，确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区222的引入而发生变化。
实施例3
本实施例的含半绝缘区的MOSFET，如图2所示，在实施例1、2的基础上作进一步改进，半导体掺杂的基区22与第二导电类型半导体掺杂的源区21的深度一致。保证沟道载流子平稳输运，没有“过坎”，否则形成的突变结对载流子形成势垒，不利于器件的正常工作。
实施例4
本实施例的含半绝缘区的MOSFET，如图2所示，在实施例1、2、3的基础上作进一步改进，源极31位于第二导电类型半导体掺杂的源区21顶部，栅极32位于绝缘栅层11顶部，绝缘栅层11位于第二导电类型半导体掺杂的漂移层12和第一导电类型半导体掺杂的基区22顶部，第二导电类型半导体掺杂的漂移层12底部设有第二导电类型掺杂的缓冲层13，第二导电类型掺杂的缓冲层13底部设有第二导电类型掺杂的衬底14，漏极33位于第二导电类型掺杂的衬底14底部。
实施例5
本实施例的含半绝缘区的MOSFET，如图2所示，在实施例1、2、3、4的基础上作进一步改进，采用体硅、碳化硅、砷化镓、磷化铟或者锗硅半导体材料制作。
实施例6
本实施例的含半绝缘区的MOSFET，如图2所示，在实施例1、2、3、4、5的基础上作进一步改进，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
对基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，但是所形成的这种带半绝缘区222的结构，其效果在提高鲁棒性、提高UIS环境下的生存能力、提高击穿电压等方面的工艺方法及其特征是相同的。
第一导电类型半导体掺杂的基区22和第二导电类型半导体掺杂的源区21的深度均为0.1-0.3um。具体应用时，掺杂深度可以选择0.1um、0.2um、0.3um、0.25um、0.15um等数值。传统器件中的第一导电类型半导体掺杂的基区22的深度为1um，第一导电类型半导体掺杂的基区22和第二导电类型半导体掺杂的源区21的深度，太浅了，满足不了形成导电沟道的要求；太深了，减小寄生BJT数量的效果会减弱。
实施例7
本实施例的含半绝缘区的MOSFET的制备方法，适用于实施例1、2、3、4、5、6的含半绝缘区的MOSFET，步骤为：
A、将第一导电类型的杂质元素注入到第二导电类型半导体掺杂的漂移层12内；
购买的外延片上第二导电类型半导体掺杂的缓冲层13和第二导电类型半导体掺杂的衬底14，是两个掺杂类型相同的区域，是制备MOSFET器件所必须的两个区域；
B、继续注入第二导电类型的杂质元素，形成电中性区域；
C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区222；
D、在半绝缘区222表面注入第一导电类型的杂质元素，形成第一导电类型半导体掺杂的基区22；
E、在第一导电类型半导体掺杂的基区22外侧注入第二导电类型的杂质元素，形成第二导电类型半导体掺杂的源区21；
F、在第一导电类型半导体掺杂的基区22形成的沟道区域上方生长氧化层，形成绝缘栅层11；
G、在第二导电类型半导体掺杂的源区21的顶部、绝缘栅层11的顶部和第二导电类型半导体掺杂的衬底14的底部，分别对应生成源极31、栅极32和漏极33。
步骤A、B和C中的杂质元素注入工艺均采用离子注入工艺；且杂质的注入是多次离子注入，形成箱式掺杂分布，离子注入后，在惰性气体的保护下、适当温度下退火。
离子注入是半导体工艺中最常见、也是本发明最合适的掺杂方式，扩散也是半导体掺杂的常见方式，但是在外延片上实现步骤A、B、C中的掺杂，离子注入是效果最好、时间最省的方式，尤其是最适合制备大功率MOSFET的第三代半导体材料碳化硅，扩散工艺几乎不可行，必须是高能离子注入才能实现步骤A、B和C中的杂质元素注入。
单次的离子注入所形成的半导体掺杂往往是高斯分布，多次离子注入一般形成箱式分布，购买回来的外延片的第二导电类型半导体掺杂的漂移层12中第二导电类型的掺杂分布往往是均匀的，所以步骤A中只有采用多次离子注入形成的箱式掺杂才能彻底中和第二导电类型半导体掺杂的漂移层12中的均匀掺杂。进一步地，步骤B中采用的也是多次离子注入工艺，这样形成的绝缘区222和第二导电类型半导体掺杂的漂移层12构成绝缘强度更高的绝缘层/第二导电类型半导体掺杂的漂移层12的结构，有利于提高MOSFET的阻断电压。
离子注入后必须退火来激活注入的离子，否则就不会形成活性的掺杂，也就是起不到任何效果。温度一般是几百度，不同的衬底材料，温度是不一样的。
步骤D和E均利用掩膜版的屏蔽作用；步骤D中形成的第一导电类型半导体掺杂的基区22的表面杂质元素浓度范围为5×1016cm-3～5×1017cm-3，具体应用时，掺杂浓度可以选择5×1016cm-3、6×1016cm-3、1×1017cm-3、2×1017cm-3、3×1017cm-3、4×1017cm-3、5×1017cm-3等数值。取得3.5V左右的阈值电压，满足正常功率变换器装置的需求。表面杂质元素浓度用来决定阈值电压的，正常器件的阈值电压一般是3-5V，太低了会引起误触发，太高了会增加导通损耗和驱动损耗，基区表面掺杂浓度范围为5×1016cm-3～5×1017cm-3。
步骤G中金属电极采用镀膜工艺和金属剥离工艺形成。
实施例8
本实施例的含半绝缘区的MOSFET的制备方法，适用于实施例1、2、3、4、5、6，在实施例7的基础上进一步改进，第一导电类型半导体掺杂的基区22的掺杂浓度为5×1016cm-3～5×1017cm-3，具体应用时，掺杂浓度可以选择5×1016cm-3、6×1016cm-3、1×1017cm-3、2×1017cm-3、3×1017cm-3、4×1017cm-3、5×1017cm-3等数值，这个浓度参数用来决定MOSFET的阈值电压。
第二导电类型半导体掺杂的源区21的掺杂浓度，一般都是高浓度的，(1-5)×1019cm-3左右，具体应用时，掺杂浓度可以选择1×1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、1.5×1019cm-3、2.4×1019cm-3等数值，可以减小MOSFET器件欧姆接触电阻、增加发射效率。
实施例9
本实施例的含半绝缘区的MOSFET的制备方法，适用于实施例1、2、3、4、5、6，在实施例7、8的基础上进一步改进，步骤B中第二导电类型的杂质元素注入的浓度与深度与步骤A中第一导电类型的杂质元素注入的浓度与深度一致，以便形成电中性区域，为半绝缘区222的形成做准备。
实施例10
本实施例的含半绝缘区的MOSFET的制备方法，适用于实施例1、2、3、4、5、6，在实施例7、8、9的基础上进一步改进，步骤C中半绝缘区222的深度和步骤B中的电中性区域一致。半绝缘区222受离子注入工艺的限制，还有就是第一导电类型半导体掺杂的基区22的深度为0.1-0.3um，具体应用时可以选择0.1um、0.3um、0.2um、0.15um等数值，这两个因素共同限制了半绝缘区222的深度。
本发明涉及带绝缘栅结构的电压控制型半导体功率器件，涉及UIS环境下的半导体功率器件的雪崩击穿，涉及半导体功率器件保护电路的设计，涉及提高MOSFET雪崩耐量、提高MOSFET雪崩击穿时间、稳定MOSFET阈值电压、提高MOSFET击穿电压，涉及半导体的反掺杂、半绝缘材料的形成方法。特别地，本发明是采用反掺杂形成中性区域并用两性杂质元素形成半绝缘区域来提高MOSFET的UIS雪崩耐量，具体的是提出一种提高MOSFET的UIS环境下的生存能力的新结构及其形成方法。
实施例11
本实施例的含半绝缘区的MOSFET的制备方法，与实施例1、2、3、4、5、6的含半绝缘区的MOSFET类似，下面结合图1和2说明，介绍一种基于碳化硅(SiC)材料的N沟道MOSFET，该MOSFET含半绝缘区222，第一导电类型为P型，第二导电类型为N型；P基区是第一导电类型，注入三价元素硼或者铝；氮或者磷是五价元素，是第二导电类型元素。有助于提高SiCMOSFET的UIS鲁棒性，其制备步骤如下：
1)选择N型SiC外延片，由掺杂浓度为5×1017cm-3的N型衬底(对应为第二导电类型掺杂的衬底14)、3×1018cm-3的N+缓冲层(对应为第二导电类型掺杂的缓冲层13)、1×1016cm-3的N-漂移层(对应为第二导电类型半导体掺杂的漂移层12)组成；
2)在SiC外延层上采用三次室温下的离子注入工艺注入硼或者铝形成P基区(对应为第一导电类型半导体掺杂的基区22)，注入硼或者铝剂量的范围为1×1010～1×1014cm-2，离子注入后，在氩气保护、外延层(对应为第二导电类型半导体掺杂的漂移层12)表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的硼或者铝激活并且没有挥发逃逸；
3)半绝缘区222的形成；
a、利用掩膜版的屏蔽作用，在P基区注入与形成P基区同样浓度和深度的五价元素氮或者磷，形成电中性区域；
b、在电中性区域上继续离子注入钒，形成半绝缘区222，深度和中性区域一致；
c、在半绝缘区222上采用三次室温下的离子注入工艺注入三价元素硼或者铝，形成MOSFET的浅基区(对应为第一导电类型半导体掺杂的基区22)，注入能量在10keV到50keV之间。
d、利用掩膜版的屏蔽作用在浅基区外侧的半绝缘区域采用三次室温下的离子注入工艺注入五价元素氮或者磷，形成SiC MOSFET的源区(对应为第二导电类型半导体掺杂的源区21)，注入能量在10keV到50keV之间。
e、两次离子注入后，在氩气保护、外延层表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的离子激活并且没有挥发逃逸。
4)在沟道区域上方生长氧化层，形成SiC MOSFET的氧化层(对应为绝缘栅层11)；
5)欧姆电极的制备；
利用磁控溅射工艺在掩膜版的保护下在SiC晶片上镀上金属层，形成图3中的源极31、栅极32和漏极33，随后在退火炉中利用氩气作为保护气体、1160℃、时间为6分钟的快速退火，形成性能良好的欧姆接触。采用本发明制备到的SiC MOSFET的雪崩击穿时间为38微秒，击穿电压提高40％。
本实施例适用于体硅、砷化镓、磷化铟或者锗硅半导体材料制作的N沟道MOSFET，工艺步骤与SiC MOSFET一样，对于不同的衬底材料，制备MOSFET的工艺参数不一样，但是各个区域的掺杂浓度和深度都是一样的。
实施例12
本实施例的含半绝缘区的MOSFET的制备方法，下面结合图1和2说明，介绍一种基于碳化硅(SiC)材料的P沟道MOSFET，该MOSFET含半绝缘区222，第一导电类型为N型，第二导电类型为P型；氮或者磷是五价元素，是第一导电类型元素；三价元素硼或者铝，是第二导电类型元素。
有助于提高SiC MOSFET的UIS的鲁棒性，其制备步骤如下：适用于体硅、砷化镓、磷化铟或者锗硅半导体材料制作的P沟道MOSFET，工艺步骤与SiC MOSFET一样，对于不同的衬底材料，制备MOSFET的工艺参数不一样，但是各个区域的掺杂浓度和深度都是一样的。
1)选择P型SiC外延片，由掺杂浓度为5×1017cm-3的P型衬底(对应为第二导电类型掺杂的衬底14)、3×1018cm-3的P+缓冲层(对应为第二导电类型掺杂的缓冲层13)、1×1016cm-3的P-漂移层(对应为第二导电类型半导体掺杂的漂移层12)组成；
2)在SiC外延层上采用三次室温下的离子注入工艺注入氮或者磷形成N基区(对应为第一导电类型半导体掺杂的基区22)，注入氮或者磷剂量的范围为1×1010～1×1014cm-2，离子注入后，在氩气保护、外延层(对应为第二导电类型半导体掺杂的漂移层12)表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的氮或者磷激活并且没有挥发逃逸；
3)半绝缘区222的形成；
a、利用掩膜版的屏蔽作用，在N基区注入与形成N基区同样浓度和深度的三价元素硼或者铝，形成电中性区域；
b、在电中性区域上继续离子注入钒，形成半绝缘区222，深度和中性区域一致；
c、在半绝缘区222上采用三次室温下的离子注入工艺注入五价元素氮或者磷，形成MOSFET的浅基区(对应为第一导电类型半导体掺杂的基区22)，注入能量在10keV到50keV之间。
d、利用掩膜版的屏蔽作用在浅基区外侧的半绝缘区222上采用三次室温下的离子注入工艺注入三价元素硼或者铝，形成SiC MOSFET的源区(对应为第二导电类型半导体掺杂的源区21)，注入能量在10keV到50keV之间。
e、两次离子注入后，在氩气保护、外延层表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的离子激活并且没有挥发逃逸。
4)在沟道区域上方生长氧化层，形成SiC MOSFET的氧化层(对应为绝缘栅层11)；
5)欧姆电极的制备；
利用磁控溅射工艺在掩膜版的保护下在SiC晶片上镀上金属层，形成图2中的源极31、栅极32和漏极33，随后在退火炉中利用氩气作为保护气体、1160℃、时间为6分钟的快速退火，形成性能良好的欧姆接触。采用本发明制备到的SiC MOSFET的UIS雪崩击穿为38微秒，击穿电压提高40％。
本实施例适用于体硅、砷化镓、磷化铟或者锗硅半导体材料制作的P沟道MOSFET，工艺步骤与SiC MOSFET一样，对于不同的衬底材料，制备MOSFET的工艺参数不一样，但是各个区域的掺杂浓度和深度都是一样的。
Claims (10)
1.含半绝缘区的MOSFET，其特征在于，半绝缘区(222)位于并排设置的第一导电类型半导体掺杂的基区(22)和第二导电类型半导体掺杂的源区(21)的下方，半绝缘区(222)的底部和侧面均与第二导电类型半导体掺杂的漂移层(12)接触。
2.根据权利要求1所述的含半绝缘区的MOSFET，其特征在于，半绝缘区(222)的宽度等于第一导电类型半导体掺杂的基区(22)与第二导电类型半导体掺杂的源区(21)宽度和。
3.根据权利要求1所述的含半绝缘区的MOSFET，其特征在于，半导体掺杂的基区(22)与第二导电类型半导体掺杂的源区(21)的深度一致。
4.根据权利要求1所述的含半绝缘区的MOSFET，其特征在于，第一导电类型掺杂的基区(22)和第二导电类型掺杂的源区(21)宽度比为1：1-3。
5.根据权利要求1-4任一项所述的含半绝缘区的MOSFET，其特征在于，采用体硅、碳化硅、砷化镓、磷化铟或者锗硅半导体材料制作。
6.根据权利要求1-4任一项所述的含半绝缘区的MOSFET，其特征在于，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
7.含半绝缘区的MOSFET的制备方法，步骤为：
A、将第一导电类型的杂质元素注入到第二导电类型半导体掺杂的漂移层(12)内；
B、继续注入第二导电类型的杂质元素，形成电中性区域；
C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区(222)；
D、在半绝缘区(222)表面注入第一导电类型的杂质元素，形成第一导电类型半导体掺杂的基区(22)；
E、在第一导电类型半导体掺杂的基区(22)外侧注入第二导电类型的杂质元素，形成第二导电类型半导体掺杂的源区(21)；
F、在第一导电类型半导体掺杂的基区(22)形成的沟道区域上方生长氧化层，形成绝缘栅层(11)；
G、在第二导电类型半导体掺杂的源区(21)的顶部、绝缘栅层(11)的顶部和第二导电类型半导体掺杂的衬底(14)的底部，分别对应生成源极(31)、栅极(32)和漏极(33)。
8.根据权利要求7所述的含半绝缘区的MOSFET的制备方法，其特征在于，第一导电类型半导体掺杂的基区(22)的掺杂浓度为5×1016cm-3～5×1017cm-3。
9.根据权利要求7所述的含半绝缘区的MOSFET的制备方法，其特征在于，步骤B中第二导电类型的杂质元素注入的浓度与深度与步骤A中第一导电类型的杂质元素注入的浓度与深度一致。
10.根据权利要求7所述的含半绝缘区的MOSFET的制备方法，其特征在于，步骤C中半绝缘区(222)的深度和步骤B中的电中性区域一致。
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