CN103377919A

CN103377919A - 绝缘栅双极晶体管及其制作方法

Info

Publication number: CN103377919A
Application number: CN2012101301168A
Authority: CN
Inventors: 黄勤
Original assignee: VERSINE SEMICONDUCTOR Co Ltd
Current assignee: VERSINE SEMICONDUCTOR Co Ltd
Priority date: 2012-04-27
Filing date: 2012-04-27
Publication date: 2013-10-30

Abstract

本发明提供一种绝缘栅双极晶体管及其制作方法，该晶体管至少包括：集电极、半导体衬底、漂移区、两个体区、两个发射区、栅区域、隔离结构、绝缘埋层、发射极；其中，各该体区分别位于各该发射区与漂移区之间，栅区域位于各该体区及其之间的沟道之上并与各该发射区接触，隔离结构覆盖于栅区域表面以及各该发射区和各该体区的上表面，绝缘埋层位于隔离结构覆盖区域以外的漂移区上并与各该体区接触，发射极覆盖于所述隔离结构及绝缘埋层表面以使各该发射区和各该体区实现电连接。相较于传统的绝缘栅双极晶体管，本发明正向压降大幅降低，具有更小的通态损耗，更好地以低成本改善其电导调制特性，使本发明成为电力电子系统应用中非常有吸引力的器件。

Description

绝缘栅双极晶体管及其制作方法

技术领域

本发明涉及一种绝缘栅双极晶体管及其制作方法，特别是涉及一种设有绝缘埋层的绝缘栅双极晶体管及其制作方法，属于半导体器件和器件制造技术领域。

背景技术

绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)是由双极型晶体管(BipolarTransistor)和金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field EffectTransisitor，MOSFET)组成的复合全控型电压驱动式功率半导体器件，既有MOSFET的输入阻抗高、控制功率小、驱动电路简单、开关速度高的优点，又具有双极型晶体管的电流密度大、饱和压降低、电流处理能力强的优点，即具有高压、大电流、高速三大特点，非常适合应用于交流电机、变频器、开关电源、照明电路、牵引传动等领域。结构上，IGBT是由成千上万个重复单元(即元胞)组成，并采用大规模集成电路技术和功率器件技术制造的一种大功率集成器件。

图1为传统IGBT(平面工艺IGBT)的示意图，P体区5’、N-漂移区23’、N+缓冲层21’、及P+半导体衬底1’构成PNP双极性晶体管，P体区5’、N+源/漏区(在IGBT中为发射区6’)、栅区介质层31’、及栅极32’构成MOSFET，进而所述的PNP双极性晶体管和MOSFET构成IGBT，其中，发射极91’和集电极92’以供电连接使用。

但是，这种传统的IGBT(平面工艺IGBT)存在一个主要的缺点：空穴电流(如图1中箭头所示)从P型深阱(体区5’)直接流出，因此没有与从沟道(位于两个N+发射区6’之间，未图示)流出的电子进行复合，从而导致正向压降(V_CE)增大，降低了IGBT的电导调制特性，尤其是针对是高压IGBT。

近几年来，人们花费很大的精力来改善平面IGBT的性能，发现在没有明显增加关断损耗的前提下，若增加载流子在发射极附近的浓度分布可大大的降低通态损耗，例如增强型平面技术，其通过降低从P体区流失的空穴，来提高在栅区域下载流子的聚集，因此达到减低IGBT导通压降的目的。但是，增强型平面IGBT阻止P体区流失空穴的效果有限，因此，需要在阻止流失空穴方面进行改进。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种绝缘栅双极晶体管及其制作方法，更好地以低成本改善其电导调制特性，在不明显增加平面工艺IGBT关断损耗的基础上，利用在P体区下设置绝缘埋层进而几乎完全地阻止空穴的流失，减小从P型深阱(体区)流出的空穴电流，用于解决现有技术中空穴电流从P型深阱(体区)直接流出导致正向压降(V_CE)增大的问题。

为实现上述目的及其他相关目的，本发明提供一种绝缘栅双极晶体管的制作方法，至少包括：

1)提供一重掺杂第一导电类型半导体衬底，在所述半导体衬底上形成轻掺杂第二导电类型的外延层，并在所述外延层上制作栅区域；

2)在所述栅区域周围制作隔离结构，使其覆盖所述栅区域的表面；

3)在所述隔离结构两侧的外延层中分别形成两个重掺杂第二导电类型区和两个第一导电类型区，剩余的所述外延层作为漂移区；其中，所述隔离结构每侧各有一个重掺杂第二导电类型区和一个第一导电类型区，且所述的第一导电类型区位于重掺杂第二导电类型区和漂移区之间；

4)将所述隔离结构每侧的重掺杂第二导电类型区和第一导电类型区分别向内延伸至所述栅区域下方，进一步将所述重掺杂第二导电类型区与漂移区隔开；

5)刻蚀所述隔离结构覆盖区域以外的部分重掺杂第二导电类型区和部分第一导电类型区形成沟槽，直至暴露出其下的所述漂移区的上表面，被保留的重掺杂第二导电类型区和第一导电类型区形成重掺杂第二导电类型发射区和第一导电类型体区；

6)在所述沟槽内暴露的漂移区上形成绝缘埋层，所述绝缘埋层与所述的漂移区和第一导电类型体区接触；

7)制作发射极，使其覆盖在所述隔离结构和绝缘埋层的表面，且使其同时与所述隔离结构覆盖的各该发射区和各该体区接触，以使位于所述漂移区上方两侧的各该发射区和各该体区电连接；

8)在所述半导体衬底下制作集电极。

可选地，在所述步骤1)中形成轻掺杂第二导电类型外延层之前，还包括在所述半导体衬底上形成重掺杂第二导电类型缓冲层。

可选地，所述步骤1)中制作所述栅区域包括在所述外延层上形成栅介质层和位于所述栅介质层上的栅极。

可选地，所述步骤1)中制作所述栅区域还包括在所述栅极上形成绝缘层。

可选地，在所述步骤3)中，采用离子注入的方法，在所述隔离结构两侧的外延层中分别形成两个重掺杂第一导电类型区和两个第二导电类型区。

可选地，在所述步骤4)中，采用热处理扩散的方法，扩大重掺杂第二导电类型区和第一导电类型区，使每侧的重掺杂第二导电类型区分别向内延伸至所述栅区域下方，进一步将重掺杂第二导电类型区与漂移区隔开。

可选地，在所述步骤6)中，采用低压化学气相沉积、等离子体增强化学气相沉积或注氧隔离技术，在所述沟槽内暴露的漂移区上形成绝缘埋层。

本发明还提供一种绝缘栅双极晶体管，至少包括：

集电极；

半导体衬底，为重掺杂第一导电类型，位于所述集电极之上；

漂移区，为轻掺杂第二导电类型，位于所述半导体衬底之上；

两个体区，为第一导电类型，分别位于所述漂移区上方的两侧，沟道位于所述两个体区之间；

两个发射区，为重掺杂第二导电类型，分别位于各该体区上方，即各该体区分别位于各该发射区与所述漂移区之间；

栅区域，位于各该体区及其之间的沟道之上，并与各该发射区接触；

隔离结构，覆盖于所述栅区域的表面，并将各该发射区和各该体区的上表面覆盖；

绝缘埋层，位于所述隔离结构覆盖区域以外的漂移区上，分别与各该体区及漂移区接触；

发射极，覆盖于所述隔离结构表面，并分别从靠近所述发射区和体区的一侧向下伸入至所述绝缘埋层表面，以使各该发射区和各该体区电连接。

可选地，所述的漂移区与半导体衬底之间还设有缓冲区，即所述的缓冲区位于半导体衬底之上，所述的漂移区位于缓冲区之上，其中，所述缓冲区为重掺杂第二导电类型。

可选地，所述栅区域包括栅介质层和位于所述栅介质层上的栅极。

可选地，在所述栅极上还设有绝缘层。

如上所述，本发明的绝缘栅双极晶体管及其制作方法，具有以下有益效果：

与统绝缘栅双极晶体管(平面工艺IGBT)相比，本发明提供一种设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)及其制作方法，更好地以低成本改善其电导调制特性，即在传统绝缘栅双极晶体管(平面工艺IGBT)的P型深阱(体区)下方设置一绝缘埋层，该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射区附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(Forward Biased Safe Operating Area，FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降(V_CE)大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性，使其成为电力电子系统应用中非常有吸引力的器件。

附图说明

图1显示为现有技术中绝缘栅双极晶体管示意图。

图2A至2F显示为本发明绝缘栅双极晶体管及其制作方法在实施例中的示意图。

图3显示为本发明绝缘栅双极晶体管载流子路径示意图。

图4显示为本发明与现有技术中的绝缘栅双极晶体管空穴密度分布图。

图5显示为本发明绝缘栅双极晶体管中绝缘埋层长度与正向压降关系曲线。

图6显示为本发明绝缘栅双极晶体管的仿真关断曲线。

图7显示为本发明与现有技术中的绝缘栅双极晶体管正向压降与关断损耗的关系曲线。

图8显示为本发明与现有技术中的绝缘栅双极晶体管的正向I-V曲线。

元件标号说明

1、1’ 半导体衬底

21、21’ 缓冲层

22 外延层

23、23’ 漂移区

3 栅区域

31、31’ 栅介质层

32、32’ 栅极

33 绝缘层

4、4’ 隔离结构

51 第一导电类型区

52 被扩大的第一导电类型区

5、5’ 发射区

61 重掺杂第二导电类型区

62 被扩大的重掺杂第二导电类型区

6、6’ 体区

7 沟槽

8 绝缘埋层

91、91’ 发射极

92、92’ 集电极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图8。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

一方面，由于传统的IGBT存在一个主要的缺点，即空穴电流从P型深阱(体区)直接流出，因此没有与从沟道流出的电子进行复合，从而导致正向压降(V_CE)增大，降低了IGBT的电导调制特性；另一方面，现有技术中的增强型平面技术改善IGBT的电导调制特性效果有限。

因此，鉴于上述现有技术的缺点，本发明提供一种设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)及其制作方法，更好地以低成本改善其电导调制特性，即在传统绝缘栅双极晶体管(平面工艺IGBT)的P型深阱(体区)下方设置一绝缘埋层，该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射区附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降(V_CE)大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性。

实施例一

如图2A至2F所示，本发明提供一种绝缘栅双极晶体管的制作方法，该方法至少包括以下步骤：

首先执行步骤1)，提供一重掺杂第一导电类型半导体衬底1，所述半导体衬底1作为集电区，在所述半导体衬底1上形成轻掺杂第二导电类型的外延层22；而后，在所述外延层22上制作栅区域3，其中，所述半导体衬底1材料为硅。

需要说明的是，在形成轻掺杂第二导电类型外延层22之前，还包括在所述半导体衬底1上形成重掺杂第二导电类型缓冲层21，以防止在阻断电压时耗尽层到达所述半导体衬底1，且所述缓冲层21，用于控制所述半导体衬底1向缓冲区注入少数载流子的能力，即控制所述半导体衬底1的注入效率。

需要指出的是，步骤1)中制作所述栅区域，包括在所述外延层22上形成栅介质层31和位于栅介质层31上的栅极32；进一步，步骤1)中制作所述栅区域3还包括在栅极32上形成绝缘层33，以利于实现自对准工艺；其中，所述栅介质层31和绝缘层33为二氧化硅(SiO₂)或氮化硅(Si₃N₄)，栅极32为重掺杂多晶硅。

具体地，在本实施例一中，第一导电类型为P型、第二导电类型为N型，请参阅图2A，在重掺杂P型(P+)半导体衬底1上先形成重掺杂N型(N+)缓冲层21，再在所述缓冲层21上形成轻掺杂N型(N-)外延层22，而后在所述外延层22上制作包括栅介质层31、栅极32和绝缘层33的栅区域3，其中，所述的绝缘层33位于栅极32上，所述的栅极32位于栅介质层31上。其中，所述P+半导体衬底1、N+缓冲层21、N-外延层22为硅，栅介质层31为二氧化硅(SiO₂)，绝缘层33为氮化硅(Si₃N₄)，栅极32为重掺杂N型多晶硅。接着执行步骤2)

在步骤2)中，如图2B所示，在本实施例一中，在所述栅区域3周围制作隔离结构4，使其覆盖所述栅区域3的表面，从而保证所述栅区域与所需发射极之间存在隔离，同时，所述隔离结构4有利于自对准工艺的实施，其中，所述隔离结构4的材料为二氧化硅(SiO₂)。接着执行步骤3)。

在步骤3)中，复请参阅图2B，在所述隔离结构4两侧的外延层22中，采用离子注入的方法，分别形成两个重掺杂第二导电类型区61和两个第一导电类型区51，剩余的所述外延层22作为漂移区23；其中，所述隔离结构4每侧各有一个重掺杂第二导电类型区61和一个第一导电类型区51，且所述的第一导电类型区51位于重掺杂第二导电类型区61和漂移区23之间。具体地，在本实施例一中，第一导电类型为P型、第二导电类型为N型，则重掺杂第二导电类型区61即为重掺杂N型区(N+区)61，第一导电类型区51即为P型区(P区)51。接着执行步骤4)。

在步骤4)中，如图2C所示，在本实施例一中，采用热处理扩散的方法，将所述隔离结构4每侧的重掺杂第二导电类型区(N+区)61和第一导电类型区(P区)51分别向内延伸至所述栅区域3下方，被扩大的第一导电类型区(P区)52进一步将被扩大的重掺杂第二导电类型区(N+区)62与漂移区23隔开。接着执行步骤5)。

在步骤5)中，如图2D所示，在本实施例一中，刻蚀所述隔离结构4覆盖区域以外的部分被扩大的重掺杂第二导电类型区(N+区)62和部分被扩大的第一导电类型区(P区)52形成沟槽7，直至暴露出其下的所述漂移区23的上表面及所述重掺杂第二导电类型区(N+区)62和第一导电类型区(P区)52的侧面，被保留的(即覆盖于所述隔离结构4之下未被刻蚀的)重掺杂第二导电类型区62和第一导电类型区52形成重掺杂第二导电类型(N+)发射区6和第一导电类型(P)体区5，其中，所述沟槽7的深度大于被扩大的第一导电类型区(P区)52的深度。接着执行步骤6)。

在步骤6)中，采用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)或注氧隔离(separation with implanted oxygen，SIMOX)技术，在所述沟槽7内暴露的漂移区23上形成绝缘埋层8，如图2E所示，在本实施例一中，采用LPCVD技术，在所述沟槽7内暴露的N-漂移区23上表面和所述P体区5的部分侧面形成绝缘埋层8，使所述绝缘埋层8与所述的N-漂移区23和P体区5接触，但并不与重掺杂第二导电类型(N+)发射区6接触，即绝缘埋层8的上表面所在位置未超过N+发射区6的深度所在位置，以利于实现各该发射区6和各该体区5的电连接。其中，所述绝缘埋层8为二氧化硅，但并不局限与此，在其他实施例中，所述绝缘埋层为氮化硅等。

需要说明的是，所述绝缘埋层8阻挡了空穴电流直接流入P型体区5，改变了载流子路径，促使空穴在发射区6附近漂移区的浓度增加，使元胞之间的PIN效应得到改善，达到降低IGBT正向压降(V_CE)的目的。接着执行下面的步骤。

在步骤7)和步骤8)中，如图2F所示，在本实施例一中，在所述沟槽7内及隔离结构4表面进行金属化，制作发射极91，使其覆盖在所述隔离结构4和绝缘埋层8的表面，且使其同时与所述隔离结构4覆盖的各该发射区6和各该体区5接触，以实现位于所述漂移区23上方两侧的各该发射区6和各该体区5的电连接；在所述半导体衬底1下进行金属化，制作集电极92，以实现电连接。其中，所述发射极91、集电极92为铝，但不局限于此，在其他实施例中，制作所述发射极和集电极的材料为铜或铝铜合金。

本发明提供一种绝缘栅双极晶体管的制作方法，制作设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)，更好地以低成本改善其电导调制特性，即在不明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗的基础上，该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射极附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性，使其成为电力电子系统应用中非常有吸引力的器件。

实施例二

如图2F所示，本发明提供一种绝缘栅双极晶体管，至少包括集电极92、半导体衬底1、漂移区23、体区5、发射区6、栅区域3、隔离结构4、绝缘埋层8、发射极91。

需要说明的是，本实施例二中，第一导电类型为P型，第二导电类型为N型。

所述集电极92位于绝缘栅双极晶体管的所述半导体衬底1之下，以供电连接使用，在本实施例二中，集电极92为铝，在其他实施例中，所述集电极92的材料为铜或铝铜合金。

所述半导体衬底1为重掺杂第一导电类型，在本实施例二中，即为硅材料P+半导体衬底1，位于所述集电极92之上，作为集电区。

所述漂移区23为轻掺杂第二导电类型，在本实施例二中，即为硅材料N-漂移区23，位于所述半导体衬底1之上。

需要说明的是，为了防止在阻断电压时耗尽层到达所述半导体衬底1，且用于控制所述半导体衬底1注入少数载流子的能力，即控制所述半导体衬底1的注入效率，在所述半导体衬底1与漂移区23之间设有缓冲区21，其中，所述缓冲层21为重掺杂第二导电类型。在本实施例二中，所述缓冲区21为硅材料N+缓冲区21，位于所述P+半导体衬底1之上，且位于所述N-漂移区23之下。

所述体区5为两个且均为第一导电类型，在本实施例二中，即为硅材料P体区5，分别位于所述漂移区23上方的两侧，沟道位于所述两个体区5之间。

所述发射区6为两个且均为重掺杂第二导电类型，在本实施例二中，即为硅材料N+发射区6，分别位于各该体区5上方，即各该体区5分别位于各该发射区6与所述漂移区23之间。

所述栅区域3位于各该体区5及其之间的沟道(未图示)之上，并与各该发射区6接触。需要说明的是，所述栅区域3包括栅介质层31和位于所述栅介质层31上的栅极32；进一步，在所述栅极32上还设有绝缘层33。在本实施例二中，所述栅区域3包括栅介质层31、栅极32及绝缘层33，其中，所述的栅介质层31为二氧化硅(SiO₂)，绝缘层33为氮化硅(Si₃N₄)，栅极32为重掺杂N型多晶硅。

所述隔离结构4覆盖于所述栅区域3的表面，并将各该发射区6和各该体区5的上表面覆盖，从而保证所述栅区域3与发射极91之间存在隔离，在本实施例二中，所述隔离结构4的材料为二氧化硅。

所述绝缘埋层8位于所述隔离结构4覆盖区域以外的漂移区23上，在本实施例二中，分别与各该P体区5及N-漂移区23接触，但并不与重掺杂第二导电类型(N+)发射区6接触，即绝缘埋层8的上表面所在位置未超过N+发射区6的深度所在位置，以利于实现各该发射区6和各该体区5的电连接。其中，所述绝缘埋层8阻挡了空穴电流直接流入P型体区，改变了载流子路径，促使空穴在发射区附近漂移区的浓度增加，使元胞之间的PIN效应得到改善，达到降低IGBT正向压降(V_CE)的目的。在本实施例二中，所述绝缘埋层8为二氧化硅，但并不局限与此，在其他实施例中，所述绝缘埋层为氮化硅等。

需要说明的是，所述绝缘埋层8具有根据增强空穴积累和减小电子扩散做折中优化的优化长度，其中，所述电子指从所述绝缘埋层附近沟道通过的电子。具体内容请参阅图5及下述改善电导调制特性中的说明。

所述发射极91，覆盖于所述隔离结构4表面，并分别从靠近所述发射区6和体区5的一侧向下伸入至所述绝缘埋层8表面，以使各该发射区6和各该体区5实现电连接，本实施例二中，发射极91为铝，在其他实施例中，所述发射极91的材料为铜或铝铜合金。

本发明提供一种绝缘栅双极晶体管及其制作方法，在不明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)的基础上改善其电导调制特性。为便于理解本发明中绝缘埋层在改善电导调制特性上的作用，请参阅图3至图8，现将本发明绝缘栅双极晶体管的载流子迁移路径及具体电导调制特性改进效果进行说明：

与传统绝缘栅双极晶体管(平面工艺IGBT)相比，本发明的设有绝缘埋层的绝缘栅双极晶体管(Buried Oxide-Insulated Gate Bipolar Transistor，BO-IGBT)具有更小的通态损耗，而同时关断损耗(E_off)没有明显增大，其原因在于：1)P型深阱(体区)下方的绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变了IGBT中PNP晶体管的载流子路径，如图3所示，具体地，电子路径为箭头A方向，空穴路径为箭头B1和箭头B2方向，其中箭头B1方向即是由于绝缘埋层阻挡促使空穴路径改变后的方向；2)进一步，由于载流子路径的改变，促使空穴在发射区附近漂移区的浓度增加，从而使元胞之间的PIN效应得到改善。

在图4中对比了集电极电流密度在30A/cm²时空穴密度在本发明BO-IGBT(由▲表示)和传统IGBT(平面工艺IGBT，由●表示)元胞中的分布情况。由于这些增加的空穴位于发射区附近的漂移区中，故其不会明显增加关断损耗(E_off)。

通过改变绝缘埋层的长度，PIN效应的增强和IGBT中MOSFET沟道中电子扩散的减弱存在一个优化关系点。图5显示了本发明集电极电流密度为30A/cm²时正向压降(V_CE)与绝缘埋层长度的关系曲线。当绝缘埋层延伸到整个P型深阱(体区)的长度时(如图5中虚线所示位置)，则正向压降(V_CE)有明显的降低；但当绝缘埋层的长度继续增加到一定值(如图5中曲线的谷底处)时，由于电子扩散的减弱变成主导因素，则导致正向压降(V_CE)有所增大。

在室温下(27℃)，对有源区面积为0.833cm²的BO-IGBT器件的瞬态特性在感性负载电路中进行了仿真，条件如下：杂散电感(L_S)为6μH，母线电压(V_DC)为3600V，负载电流(I_C)为25A，栅电阻(R_G)为33Ω。图6为本发明的仿真关断曲线，其中，正向压降(V_CE，集电极-发射极电压)由●表示，栅极-发射极电压V_GE由■表示，集电极电流I_CE由▲表示，其关断损耗(E_off)为97mJ，其中，E_off是I_CE与V_CE相乘后再积分得到的。

图7是正向压降(V_CE)与关断损耗(E_off)的关系曲线，与传统IGBT(平面工艺IGBT，由■表示)相比，其余条件相同的情况下，当传统IGBT与本发明BO-IGBT(由▲表示)关断损耗(E_off)相同时，本发明BO-IGBT的正向压降(V_CE)比传统IGBT小0.5V，即降低了12.5％。

在本发明中，所有的空穴电流会被强制从P型深阱(体区)的旁边通过，同时伴随有IGBT中PNP晶体管的增益会稍有减小，因此其安全工作区(Safe Operaing Area，SOA)必须认真考虑。图8显示了本发明BO-IGBT和传统IGBT(平面工艺IGBT)的正向I-V曲线，其中，V_GE为15V时，BO-IGBT由▲表示，传统IGBT(平面工艺IGBT)由□表示；V_GE为10V时，BO-IGBT由

表示，传统IGBT(平面工艺IGBT)由○表示。由图8可知，两者都是很相近的方形FBSOA区域，BO-IGBT相对稍小些。

综上所述，本发明提供一种绝缘栅双极晶体管，更好地以低成本改善其电导调制特性，即在传统绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)的P型深阱(体区)下方设置一绝缘埋层，形成设有绝缘埋层、性能优良的新颖绝缘栅双极晶体管(BuriedOxide-Insulated Gate Bipolar Transistor，BO-IGBT)，该绝缘埋层阻挡了空穴电流直接流入P型深阱(体区)，改变载流子流通路径，进而使空穴在发射区附近漂移区的浓度增加，在未明显增加传统绝缘栅双极晶体管(平面工艺IGBT)关断损耗(E_off)及未明显减小正向安全工作区(FBSOA)的基础上，使本发明的绝缘栅双极晶体管的正向压降(V_CE)大幅降低，具有更小的通态损耗，更好地改善了其电导调制特性，使其成为电力电子系统应用中非常有吸引力的器件。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种绝缘栅双极晶体管的制作方法，其特征在于，该方法至少包括以下步骤：

8)在所述半导体衬底下制作集电极。

2.根据权利要求1所述的绝缘栅双极晶体管的制作方法，其特征在于：在所述步骤1)中形成轻掺杂第二导电类型外延层之前，还包括在所述半导体衬底上形成重掺杂第二导电类型缓冲层。

3.根据权利要求1所述的绝缘栅双极晶体管的制作方法，其特征在于：所述步骤1)中制作所述栅区域包括在所述外延层上形成栅介质层和位于所述栅介质层上的栅极。

4.根据权利要求3所述的绝缘栅双极晶体管的制作方法，其特征在于：所述步骤1)中制作所述栅区域还包括在所述栅极上形成绝缘层。

5.根据权利要求1所述的绝缘栅双极晶体管的制作方法，其特征在于：在所述步骤3)中，采用离子注入的方法，在所述隔离结构两侧的外延层中分别形成两个重掺杂第一导电类型区和两个第二导电类型区。

6.根据权利要求1所述的绝缘栅双极晶体管的制作方法，其特征在于：在所述步骤4)中，采用热处理扩散的方法，扩大重掺杂第二导电类型区和第一导电类型区，使每侧的重掺杂第二导电类型区分别向内延伸至所述栅区域下方，进一步将重掺杂第二导电类型区与漂移区隔开。

7.根据权利要求1所述的绝缘栅双极晶体管的制作方法，其特征在于：在所述步骤6)中，采用低压化学气相沉积、等离子体增强化学气相沉积或注氧隔离技术，在所述沟槽内暴露的漂移区上形成绝缘埋层。

8.一种绝缘栅双极晶体管，其特征在于，至少包括：

集电极；

隔离结构，覆盖于所述栅区域的表面；

9.根据权利要求8所述的绝缘栅双极晶体管，其特征在于：所述的漂移区与半导体衬底之间还设有缓冲区，即所述的缓冲区位于半导体衬底之上，所述的漂移区位于缓冲区之上，其中，所述缓冲区为重掺杂第二导电类型。

10.根据权利要求8所述的绝缘栅双极晶体管，其特征在于：所述栅区域包括栅介质层和位于所述栅介质层上的栅极。

11.根据权利要求10所述的绝缘栅双极晶体管，其特征在于：在所述栅极上还设有绝缘层。