CN1851923A - 集成抗esd二极管的soi ligbt器件单元 - Google Patents

Abstract

本发明涉及一种集成抗静电损伤二极管的SOILIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本发明由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

Description

集成抗ESD二极管的SOI LIGBT器件单元

技术领域

本发明涉及一种集成抗ESD(静电损伤)二极管的SOI(绝缘层上半导体)LIGBT(横向绝缘栅双极晶体管)器件单元。

背景技术

SOI LIGBT器件由于其较小的体积、重量，较高的工作温度和较强的抗辐照能力，较低的成本和较高的可靠性，作为无触点功率电子开关或功率驱动器在智能电力电子、高温环境电力电子、空间电力电子和交通工具电力电子等技术中具有广泛应用。常规SOI LIGBT(如图1所示，以SOInLIGBT为例)在SOI衬底的n^-漂移区上形成场氧化层；在近阴极区端采用双离子注入多晶硅自对准掺杂技术形成短沟道nMOSFET及多晶硅栅场板，附加p⁺离子注入掺杂实现p-well接触；由多晶硅栅引出栅极金属引线，n⁺p⁺区引出阴极金属引线；在近阳极端通过磷离子注入掺杂形成n型缓冲区，在该掺杂区进行浅p型杂质注入形成阳极区，并引出阳极金属引线与阳极金属场板。该SOI LIGBT器件没有集成抗ESD机构与功能，由于其固有的MOS结构，在封装、运输、装配及使用过程中容易引起千伏以上的高压静电。如果没有稳压二极管钳位保护，由于栅氧化层很薄而易被这种高压静电击穿造成器件永久失效。这种由于高压静电引起栅击穿所造成的器件永久失效称为静电损伤(ESD)。此外，与SOI LDMOS器件相比，如果没有栅极抗ESD二极管保护，由于通态时SOI LIGBT阳极向漂移区注入的大量少数载流子在器件关断过程中改变了器件内部的电势分布，引起控制栅区域电场集中，容易导致SOI LIGBT器件过早失效。目前，商业化的SOILIGBT器件在使用中需要外接分立稳压二极管加以保护，增加了体积、重量和成本，并且降低了可靠性。

发明内容

本发明目的在于针对现有技术的不足，提供一种具有自我抗ESD保护功能的SOI LIGBT器件单元的结构，从而显著改善SOI LIGBT器件自我抗ESD保护性能。

本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。

隐埋氧化层将衬底和漂移区完全隔离。在漂移区的一侧的阱区中以阱接触区居中，紧邻阴极区的对侧间隔设置抗ESD二极管阴极区。在漂移区的另一侧的缓冲区中阳极接触区下方紧邻设置阳极区。在阳极区中央设置上下贯穿该阳极区的阳极短路点区。在阴极区和漂移区之间的阱区上部设置栅氧化层并覆盖阴极区和漂移区的边缘。在阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、阳极接触区和阳极短路点区以外区域设置场氧化层并覆盖各区边缘。在栅氧化层极与其相连的场氧化层的近邻部分设置多晶硅栅极，采用氧化层覆盖实现各区表面隔离并分别在阴极区、抗ESD二极管阴极区、多晶硅区和阳极接触区与阳极短路点区上表面设置接触孔。在接触孔和部分场氧化层上设置金属电极和互连线。

本发明由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

附图说明

图1为常规SOI nLIGBT单元结构截面示意图；；

图2为本发明的单元结构截面示意图；

图3为本发明的单元结构版图示意图；

图4为硅单边突变pn结击穿电压与低掺杂侧掺杂浓度的关系示意图。

具体实施方式

如图2和图3所示，本发明包括半导体基片，隐埋氧化层2将半导体基片分为上下两部分，下部为衬底1，上部为顶层半导体3。

在顶层半导体3的一侧设置成一个异型掺杂半导体区4，作为MOSFET的体区和抗ESD二极管阳极区，另一侧设置成一个同型较重掺杂的半导体缓冲区9。

在异型掺杂半导体区4的中央设置成同型阱接触区5，一侧设置成一个异型重掺杂区6作为阴极，另一侧离开一定距离设置成一个异型掺杂区7作为抗ESD二极管阴极区。其中在异型重掺杂区6和顶层半导体3之间的异型掺杂半导体区4部分上部设置成氧化层8并覆盖异型重掺杂区6和顶层半导体3的边缘作为栅氧化层。

在半导体缓冲区9之中设置成一个异型掺杂的半导体区10作为阳极区，在异型掺杂的半导体区10之中进行重掺杂形成该区的接触区11，在该接触区11的中央设置成一个穿透该接触区11和阳极区10的异型重掺杂半导体区12作为阳极短路点。

在接触区5、异型重掺杂区6、异型掺杂区7、氧化层8、接触区11和异型重掺杂半导体区12以外的区域设置成厚氧化层13并覆盖各区边缘作为场氧化层。

在氧化层8上设置成多晶硅区14并覆盖与其连接的厚氧化层13的一部分作为多晶硅栅极和栅场板。覆盖多晶硅区14的氧化层15作为边墙隔离氧化层。

在异型掺杂的半导体区10、异型掺杂区7、异型重掺杂区6和阱接触区5上部中央设置成接触孔区16，在接触孔区16和厚氧化层13的一部分上设置成金属电极引线与互连线17，将异型掺杂区7与多晶硅区14互连并引出异型掺杂区7、异型掺杂的半导体区10和多晶硅区14的电极。

将图2和图3中的n和p对换则可以得到集成栅极抗ESD二极管的SOIpLIGBT器件单元结构。

这种集成栅极抗ESD二极管的SOI LIGBT器件在阻性负载情况下的大信号简化等效电路如图4所示。其中，M是由n⁺阴极区、p-well体区、poly栅区和n-drift漏区构成的NMOSFET，T是由p-well集电区、n-drift+n-buffer基区和p⁺发射区构成的PNP型双极结型晶体管(BJT)，D_ESD是集成栅极抗ESD二极管，D_WS是p-well和n⁺阴极区pn结二极管，C_BOX是隐埋氧化层寄生电容，R_S是阴极端p⁺区及其欧姆接触电阻，R_WS是p-well区横向电阻，R_db是T的基区等效电阻，R_bf是T的基区到n⁺阳极短路点之间的横向等效电阻，R_L是负载电阻，D_db是LIGBT的p-well和n^--drift之间的寄生二极管，R_d是LIGBT的漏极寄生电阻，R_dm是漂移区电导调制电阻，R_dv是漂移区纵向电阻。

根据pn结二极管反向击穿原理，对于单边突变n⁺p结，其击穿电压近似由下式决定，

${\mathrm{BV}}_D=\frac{{\mathrm{\ϵ}}_r{\mathrm{\ϵ}}_0{E}_{\mathrm{Cr}}^2}{2q{N}_A}---\left(1\right)$

式中，ε_r＝11.9是硅的介电常数，ε_o＝8.854e-12F/m是真空介电常数，q＝1.602e-19C是电子电荷量，当低掺杂一侧的掺杂浓度N_A∈[1e16cm^-3，5e17cm^-3]范围时，硅的临界雪崩击穿电场强度约为E_Cr＝(4-8)e5V/cm。通过调整N_A可以改变B_VD，如图5所示。根据该图可知，欲令抗ESD二极管的击穿电压不低于10V，通常令p-well区在该部分的掺杂浓度不高于1.3e17cm^-3。

对于线性缓变pn结，其击穿电压近似由下式决定，

${\mathrm{BV}}_D=\frac{{4E}_{\mathrm{Cr}}^{3/2}}{3}\sqrt{\frac{2{\mathrm{\ϵ}}_r{\mathrm{\ϵ}}_0}{q{\mathrm{\α}}_j}}---\left(2\right)$

由式可见，通过降低线性缓变pn结掺杂浓度梯度降低最大电场强度E_m，从而可以提高其击穿电压。由于线性缓变pn结掺杂浓度梯度远小于单边突变结的掺杂浓度梯度，采用线性缓变pn结可以显著提高抗ESD二极管的击穿电压，但是会引起工艺复杂性增加，工艺不兼容性恶化。

而在条件相似情况下，硅双边突变pn结的击穿电压也明显高于硅单边突变pn结的击穿电压，这是因为pn结耗尽区的电场分布变稀疏引起最大电场强度E_m降低所致。即可以考虑在进行抗ESD二极管的n⁺区掺杂之前先在该区进行较低浓度的n型掺杂将明显提高抗ESD二极管的击穿电压，不过也会使工艺复杂性稍有增加。

抗ESD二极管的n⁺区与p-well欧姆接触区的版图间距主要由这样几部分距离决定：(1)抗ESD二极管的横向最大耗尽层宽度；(2)抗ESD二极管n⁺区的横向注入结深；(3)p-well欧姆接触区的横向注入结深；(4)工艺控制裕量。

抗ESD二极管的n+区面积主要根据击穿瞬间放电电流、击穿瞬间散热和工艺控制裕量要求进行计算。根据SOI LIGBT器件版图结构的不同，一个抗ESD二极管单元可能为相邻两个或多个SOI LIGBT器件单元所共用，所以进行抗ESD二极管的n⁺区面积设计时需要考虑共用SOI LIGBT器件单元的总体要求。而且，当一个抗ESD二极管单元可能为相邻两个或多个SOILIGBT器件单元所共用时，版图设计的结果将与图3所示的结构有明显不同，处于边界的器件单元则差别不大。

在MOS型半导体器件和集成电路制作中，栅氧化层绝大多数采用高质量热氧化SiO₂，其临界击穿电场强度接近1e7V/cm，即1V/nm。因此，对于常用的25～40nm厚栅氧化层，其耐压约在25～40V之间。为了便于智能化功率集成，当器件处于工作状态时，栅极驱动电压一般取5V。那么，为了确保SOI LIGBT器件不受ESD且能在有一定干扰情况下正常工作，要求抗ESD二极管的耐压至少是栅极驱动电压的2倍以上，即大于10V。

如果采用单边突变结，考虑到工艺控制裕量，根据式(1)可以推算出p-well的掺杂浓度不宜高于1.3e17cm^-3。为了改善SOI LIGBT器件抗可控硅闩锁效应能力，必须尽可能减小p-well的横向电阻，这要求p-well的掺杂浓度尽可能高。为解决这一矛盾，我们提出首先利用离子注入的通道效应，对p-well进行离子注入掺杂时在掺杂窗口的中心区域一定范围内加大深注入杂质离子剂量；然后在退火推进过程中令杂质离子在一定范围内再分布，这样可以在几乎不影响p-well表面掺杂浓度的情况下适当提高p-well内部的掺杂浓度，从而既可以保证抗ESD二极管的耐压、MOS管的阈值电压和SOI LIGBT器件的阻断耐压要求，又可以改善SOI LIGBT器件抗闩锁能力。

此外，在抗ESD二极管的n⁺区掺杂时，可以考虑采用氧化层掩膜注入形成杂质的缓变分布，这样就可以获得非突变pn结，从而可以降低对p-well表面掺杂浓度的要求，即p-well表面掺杂浓度可以比突变结时高一些，因此也可以缓解这一矛盾。不过这样会令工艺复杂性稍有增加。

Claims (1)

1、集成抗ESD二极管的SOI LIGBT器件单元，其特征在于该器件单元包括半导体基片，隐埋氧化层(2)将半导体基片分为上下两部分，下部为衬底(1)，上部为顶层半导体(3)；

在顶层半导体(3)的一侧设置成一个异型掺杂半导体区(4)，作为MOSFET的体区和抗ESD二极管阳极区，另一侧设置成一个同型较重掺杂的半导体缓冲区(9)；

在异型掺杂半导体区(4)的中央设置成同型阱接触区(5)，一侧设置成一个异型重掺杂区(6)作为阴极，另一侧间隔设置成一个异型掺杂区(7)作为抗ESD二极管阴极区；其中在异型重掺杂区(6)和顶层半导体(3)之间的异型掺杂半导体区(4)部分上部设置成氧化层(8)并覆盖异型重掺杂区(6)和顶层半导体(3)的边缘作为栅氧化层；

在半导体缓冲区(9)之中设置成一个异型掺杂的半导体区(10)作为阳极区，在异型掺杂的半导体区(10)之中进行重掺杂形成该区的接触区(11)，在该接触区(11)的中央设置成一个穿透该接触区(11)和阳极区(10)的异型重掺杂半导体区(12)作为阳极短路点；

在接触区(5)、异型重掺杂区(6)、异型掺杂区(7)、氧化层(8)、接触区(11)和异型重掺杂半导体区(12)以外的区域设置成厚氧化层(13)作为场氧化层；

在氧化层(8)上设置成多晶硅区(14)并覆盖与其连接的厚氧化层(13)的一部分作为多晶硅栅极和栅场板，覆盖多晶硅区(14)的氧化层(15)作为边墙隔离氧化层；

在异型掺杂的半导体区(10)、异型掺杂区(7)、异型重掺杂区(6)和阱接触区(5)上部中央设置成接触孔区(16)，在接触孔区(16)和厚氧化层(13)的一部分上设置成金属电极引线与互连线(17)，将异型掺杂区(7)与多晶硅区(14)互连并引出异型掺杂区(7)、异型掺杂的半导体区(10)和多晶硅区(14)的电极。

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