CN102290415B - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置及其制造方法，在由采用低容量保护二极管的防静电破坏保护二极管构成的半导体装置中，在半导体基板的表面上不需要为形成作为电压限制元件的齐纳二极管而占用面积。在P+型半导体基板(1)上形成P+型掩埋扩散层(1b)，接着使非掺杂的第一外延层(4a)覆盖在其上，然后在该第一外延层上形成N型高电阻率的第二外延层(4b)，利用P+型分离层(6)将该第二外延层分离为第一保护二极管形成区域(50)和第二保护二极管形成区域(51)，并形成从第一保护二极管形成区域的第一外延层表面延伸至第一外延层及第二外延层的N+型掩埋层(2)等，由从P+型掩埋扩散层(1b)延伸的P+型向上扩散层(1c)和N+型掩埋层形成齐纳二极管(TD)等。
Description
技术领域
本发明涉及由防静电破坏保护二极管构成的半导体装置及其制造方法，特别涉及与连接电源线与地线之间的齐纳二极管结构相关的半导体装置及其制造方法。
背景技术
近年来，在嵌入了半导体集成电路等半导体装置的诸如电脑和数码相机之类的机器之间，信号传输速度的高速化发展显著。而且，为实现高速化发展，构成半导体集成电路等的元器件等的精细化发展也日新月异。
随着元器件等的精细化发展，由于克服静电的静电破坏耐量也变小，所以在半导体集成电路等中内置各种防静电破坏保护二极管的半导体装置也随之产品化。图6表示由第一保护二极管1、第二保护二极管2及齐纳二极管TD等构成的防静电破坏保护二极管。
Vp连接在电源线上，Vn连接在地线上，并且CH1～CH4连接在半导体集成电路等的各个信号线上。另外，第一保护二极管1指的是负极与电源线Vp连接的D11、D21、D31、D41的各个二极管，第二保护二极管2指的是正极与地线Vn连接的D12、D22、D32、D42的各个二极管。
第一保护二极管1与第二保护二极管2串联连接在电源线Vp与地线Vn之间，来自各信号线的端子CH1等被连接在第一保护二极管1和第二保护二极管2之间，而且电源线Vp与地线Vn通过齐纳二极管TD等相连接。在同图中，与各个信号线连接的端子表示有CH1～CH4共四个端子，但实际上可以根据需要增减端子数。
下面，对所述构成中的防静电破坏保护二极管的工作进行简单的说明。例如，当在CH1所连接的信号线上出现了正的较大静电时，通常情况下，由于电源线Vp为正电位，地线Vn接地，所以该静电经由正向偏压状态的第一保护二极管D11，通过击穿状态的齐纳二极管TD等流向地线Vn。
当在CH1所连接的信号线上出现了负的较大静电时，该静电经由正向偏压状态的第二保护二极管D12直接流向地线Vn。即使在电源线Vp与地线Vn之间出现了较大静电的情况下，该静电也通过击穿状态的齐纳二极管TD等在电源-地线间流动。因此，上述任何一种静电都不会通过各信号线而破坏半导体集成电路等。
作为防静电破坏保护二极管的特性，因为静电破坏耐量较大，寄生电容较小，而且瞬间通过大电流，所以要求寄生电阻要小等。为了增大静电破坏耐量，只要通过增大防静电破坏保护二极管的尺寸，减小通过PN结的电流密度即可。
还有，为了信号传输速度的高速化，需要减小防静电破坏保护二极管的寄生电容。为此，重要的是减小防静电破坏保护二极管的尺寸，即防静电破坏保护二极管的静电破坏耐量和寄生电容处于与该二极管的尺寸相关的一种权衡关系中。
为了实现所述静电破坏耐量大、寄生电容小且寄生电阻也小的所希望的保护二极管，需要在增大保护二极管面积的同时，在低电阻率的半导体基板上形成高电阻率的外延层，在保护二极管上施加逆向偏压时充分扩大耗尽层，减小寄生电容，且减小寄生电阻。
近年来，对于满足比以往更严格的上述诸特性的防静电破坏保护二极管的要求越来越高。在这种情况下，与形成普通半导体集成电路等的半导体基板相比，需要低电阻的半导体基板，还有，为了随机应变地应对在嵌入了半导体装置的各机器之间的输入输出端子等信号端子上不规则地出现的静电，对于由如图6所示的防静电破坏保护二极管构成的专用半导体装置的要求越来越高。
关于防静电破坏保护二极管的工作原理，已在下面的专利文献1中进行了公开。而且，为了保护内部电路而减小在外延层所形成的防静电破坏保护二极管等的形成面积的例子，与其剖面图一并也在下面的专利文献2中进行了公开。
专利文献1：(日本)特开平8-102518号公报
专利文献2：(日本)特开平6-029466号公报
为实现静电耐量大、寄生电容小且寄生电阻也小的所希望的第一保护二极管1、第二保护二极管2，存在在低电阻率的半导体基板上形成高电阻率的外延层的方法。即采用将普通的双极型集成电路的制造工艺进行部分修正的制造方法。这种情况下，通常如图5所示的后述的比较例那样，尽量不增加多余的工艺，通过普通的双极型集成电路制造工艺，只修正光刻胶掩模图形，形成防静电破坏保护二极管。
然而，在图5中所示的比较例的防静电破坏保护二极管是电压限制元件，导通大电流的齐纳二极管TD等在P+型半导体基板1的表面上所占的面积不得不变大。
发明内容
于是，不需要为形成齐纳二极管TD等而占用P+型半导体基板1表面的面积，形成总成本较低的防静电破坏保护二极管就成为了课题。
本发明的半导体装置的特征在于，具有：非掺杂的第一外延层，在低电阻率的第一导电型的半导体层上形成；高电阻率的第二导电型的第二外延层，在所述第一外延层上形成；第一导电型的分离层，将所述第二外延层分离为第一保护二极管形成区域和第二保护二极管形成区域；第二导电型的第二掩埋层及该第二掩埋层内的第一掩埋层，该第二掩埋层从所述第一保护二极管形成区域的所述第一外延层表面延伸至该第一外延层内及所述第二外延层内；以及齐纳二极管，具有从所述半导体层通过热扩散延伸至所述第一外延层内及除所述第二掩埋层的上层部以外的第二外延层内而形成的第一导电型的向上扩散层，该齐纳二极管将延伸至所述第一外延层内的所述第一掩埋层作为负极层，将从所述半导体层延伸至所述第一外延层且与所述第一掩埋层形成PN结的所述向上扩散层作为正极层。
并且，本发明的半导体装置的特征在于，多个所述第一保护二极管形成区域与所述第二保护二极管形成区域交替地配置。
并且，本发明的半导体装置的特征在于，具有第一保护二极管和第二保护二极管，该第一保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层从形成在所述第一保护二极管形成区域的所述第二掩埋层内延伸至所述第二外延层表面，所述正极层与该负极层邻接且形成在所述第二外延层上；该第二保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层形成在所述第二保护二极管形成区域的所述第二外延层上，所述正极层与所述分离层成为一体。
并且，本发明的半导体装置的特征在于，所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层与所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
并且，本发明的半导体装置的特征在于，所述半导体层是在第一导电型的半导体基本上从该半导体基板的表面扩散有杂质的第一导电型的掩埋扩散层。
另外，本发明的半导体装置的制造方法的特征在于，具有：在低电阻率的第一导电型的半导体层上形成非掺杂的第一外延层的工序；在所述第一外延层上形成高电阻率的第二导电型的第二外延层的工序；形成将所述第二外延层分离为第一保护二极管形成区域和第二保护二极管形成区域的第一导电型的分离层的工序；形成第二导电型的第二掩埋层及该第二掩埋层内的第一掩埋层的工序，该第二掩埋层从所述第一保护二极管形成区域的所述第一外延层表面延伸至该第一外延层内及所述第二外延层内；以及形成齐纳二极管的工序，该齐纳二极管具有从所述半导体层通过热扩散延伸至所述第一外延层内及除所述第二掩埋层的上层部以外的所述第二外延层内的第一导电型的向上扩散层，并且具有将延伸至所述第一外延层内的所述第一掩埋层作为负极层，将从所述半导体层延伸至第一外延层内且与该第一掩埋层形成PN结的所述向上扩散层作为正极层。
并且，本发明的半导体装置的制造方法的特征在于，交替地形成多个所述第一保护二极管形成区域和所述第二保护二极管形成区域。
并且，本发明的半导体装置的制造方法的特征在于，形成第一保护二极管和第二保护二极管，该第一保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层从所述第一保护二极管形成区域的所述第二掩埋层内延伸至所述第二外延层表面而形成，所述正极层与该负极层相邻并在所述第二外延层上形成；该第二保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层形成在所述第二保护二极管形成区域的所述第二外延层上，所述正极层与所述分离层作为一体而形成。
并且，本发明的半导体装置的制造方法的特征在于，所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
并且，本发明的半导体装置的制造方法的特征在于，所述半导体层是在第一导电型的半导体基板上从该半导体基板的表面扩散杂质而形成的第一导电型的掩埋扩散层。
根据本发明的半导体装置及其制造方法，能够在第一保护二极管1的下层形成作为电压限制元件的齐纳二极管TD等。因此，在P+型半导体基板1的表面上不需要齐纳二极管TD等所占的面积，从而相应地能够缩小芯片尺寸，降低总制造成本。
附图说明
图1是表示本发明的实施方式的半导体装置及其制造方法的剖面图；
图2是表示本发明的实施方式的半导体装置的制造方法的剖面图；
图3是表示本发明的实施方式的半导体装置的制造方法的剖面图；
图4是表示本发明的实施方式的半导体装置的制造方法的剖面图；
图5是表示比较例的半导体装置及其制造方法的剖面图；
图6是表示防静电破坏保护二极管结构的视图。
附图标记说明
1P+型半导体基板；1a，1d P型向上扩散层；1b P+型掩埋扩散层；1c P+型向上扩散层(這い上がり
)；2第一N+型掩埋层；3第二N+型掩埋层；4c外延层；4a第一外延层；4b第二外延层；6P+型分离层；7，8，9N+型负极层；10P型正极层；11绝缘膜；12a，12b，12d负电极；12c正电极；Vp电源线；Vn地线；CH1～CH4信号线；D11，D21，D31，D41第一保护二极管1；D12，D22，D32，D42第二保护二极管2；TD齐纳二极管；50第一保护二极管形成区域；51第二保护二极管形成区域。
具体实施方式
关于本发明的实施方式，根据图1进行说明。图1是表示本实施方式的半导体装置及其制造方法的剖面图，另外，同图还表示图6所示的多个被并联连接的第一保护二极管1和第二保护二极管2组合中的一组，其中第一保护二极管1和第二保护二极管2是串联连接的。根据需要防静电的信号线数，在同图的左右同样地形成串联连接的第一保护二极管1和第二保护二极管2的组合。
在从表面向内部形成有P+型掩埋扩散层1b的P+型半导体基板1上，形成非掺杂的第一外延层4a，而且在该第一外延层4a上形成高电阻率的第二外延层4b。所述第二外延层4b从其表面通过P+型分离层6被分离为形成第一保护二极管1的第一保护二极管形成区域50和形成第二保护二极管2的第二保护二极管形成区域51。
还有，从所述P+型掩埋扩散层1b扩散硼(B)，第一外延层4a内完全变换为P+型向上扩散层1c，到第二外延层4b的中途形成P型向上扩散层1d。所述P+型分离层6也通过从P+型掩埋扩散层1b所扩散的硼(B)而形成，与P+型向上扩散层1c及P型向上扩散层1d连接。
再有，通过离子注入和热扩散，形成从第一保护二极管形成区域50的第一外延层4a内延伸至第二外延层4b的、由砷(As)构成的第一N+型掩埋层2和由磷(P)构成的第二N+型掩埋层3。由于砷(As)的扩散速度相比磷(P)的扩散速度慢，因此，第一N+型掩埋层2形成在第二N+型掩埋层3的底部。该第一N+型掩埋层2与P+型向上扩散层1c形成PN结。
另外，如同图所示，P型向上扩散层1d未在第二N+型掩埋层3的上层部的第二外延层4b内形成，因为P型向上扩散层1d的硼(B)被构成第二N+型掩埋层3的磷(P)相抵消了。
在第一保护二极管形成区域50的第二外延层4b上，形成从其表面延伸至第二N+型掩埋层3内的第一保护二极管1的N+型负极层7。而且，在该第二外延层4b上，与该N+型负极层7相邻接，形成第一保护二极管1的P型正极层10。在第二保护二极管形成区域51的第二外延层4b上，形成第二保护二极管2的N+型负极层9。
另外，在覆盖上述第一保护二极管1的P型正极层10等所形成的第二外延层4b等上的绝缘膜11形成接触孔，经由该接触孔，形成与第一保护二极管1的N+型负极层7连接的负电极12b、与P型正极层10连接的正电极12c。
同样地，形成与第二保护二极管2的N+型负极层9连接的负电极12d、与构成正极层的P+型分离层6连接的正电极12e。在形成有负电极12d等的P+型半导体基板1上，经由未图示的层间绝缘膜等形成多层配线结构，在最上层形成由氮化硅膜构成的钝化膜。
结果是，在第一保护二极管形成区域50上，形成由N+型负极层7和P型正极层10等构成的第一保护二极管1。而且，在第一保护二极管1正下方的第一保护二极管形成区域50上形成如图6所示的作为电压限制元件的齐纳二极管TD等，该齐纳二极管TD等将第一N+型掩埋层2作为N+型负极层，将P+型向上扩散层1c作为P+型正极层。并且，在第二保护二极管形成区域51上，形成由N+型负极层9和由P+型分离层6构成的P+型正极层构成的第二保护二极管2。
第一保护二极管1的负电极12b与电源线Vp连接，第二保护二极管2的正电极12e与地线Vn连接。并且，第一保护二极管1的正电极12c与第二保护二极管2的负电极12d被相互连接且连接在信号线CH1等上。其结果，形成由如图6所示的防静电破坏保护二极管构成的半导体装置。
与如图5所示的后述比较例的情况不同，不需要为了形成作为电压限制元件的齐纳二极管TD等而在第二外延层4b表面上占有齐纳二极管TD等的面积。也就是说，为了形成齐纳二极管TD等，有效利用了第一保护二极管形成区域50的第一保护二极管1的下层。
其结果，在对应每条信号线被串联连接的第一保护二极管1和第二保护二极管2的串联连接保护二极管上，形成具有位于第一保护二极管形成区域50的第一保护二极管1下层的齐纳二极管TD等的防静电破坏保护二极管。因此，如图5所示，与在P+型分离层6表面上形成齐纳二极管TD等的比较例相比，相应地缩了芯片尺寸。要保护的信号线越多，芯片尺寸缩小的效果越好，这是本发明的第一特征。
另外，在比较例中，通常不在每个被串联的第一保护二极管1、第二保护二极管2的组合中设置齐纳二极管TD等，而是采用以一个齐纳二极管TD等覆盖多个串联连接的第一保护二极管1、第二保护二极管2的组合的结构。这种情况下，与一个齐纳二极管TD等覆盖一组被串联连接的第一保护二极管1、第二保护二极管2的组合的这样结构的比较例相比，本发明芯片尺寸的缩小效果降低了。
但是，在具有所述结构的比较例中，在远离齐纳二极管TD等的、与被串联连接的第一保护二极管1、第二保护二极管2的组合连接的信号线上出现了静电时，可能会产生齐纳二极管TD等的动作延迟。与此相对，在本实施方式中，由于在每个被串联连接的第一保护二极管1、第二保护二极管2的组合中都配备了齐纳二极管TD等，所以可以即时应答。这是本发明的第二特征。
还有，在P+型半导体基板1上形成杂质浓度高于该P+型半导体基板1的P+型掩埋扩散层1b，通过自该P+型掩埋扩散层1b扩散的硼(B)，形成了高浓度的P+型向上扩散层1c。由此谋求降低保护二极管的寄生电阻为本发明的第三特征。
再有，正如在后面将要描述的那样，在形成了P+型掩埋扩散层1b的P+型半导体基板1上，形成非掺杂的第一外延层4a，在该第一外延层4a上形成由砷(As)构成的第一N+型掩埋层2及由磷(P)构成的第二N+型掩埋层3。如前所述，构成第二N+型掩埋层3的磷(P)抵消从P+型掩埋扩散层1b扩散硼(B)。其结果，防止了在第二N+型掩埋层3的上层部的第二外延层4b上形成P型向上扩散层1d，这是本发明的第四特征。
下面，根据图1及图2～图4，对本实施方式的半导体装置的制造方法进行说明。首先，如图2所示，准备P+型半导体基板1。该P+型半导体基板1的电阻率比通常在双极型集成电路中所使用的电阻率为1的P+型半导体基板小100倍左右，这是为了减小保护二极管的寄生电阻。
接着，从P+型半导体基板1的表面，以三溴化硼(BBr3)为杂质源，在高温炉中对硼(B)进行热扩散，形成P+型掩埋扩散层1b。也可以用硼(B)替代BBr3等进行离子注入并在高温炉中扩散。热扩散后的P+型掩埋扩散层1b的表面杂质浓度是超过P+型半导体基板1的杂质浓度的2倍左右的高浓度。
形成高浓度的P+型掩埋扩散层1b的目的在于：除了降低保护二极管的寄生电阻外，还要将由后述的第一N+型掩埋层2等和通过自P+型掩埋扩散层1b扩散的硼(B)而形成的P+型向上扩散层1c形成的齐纳二极管TD等的耐压达到所希望的值。虽然也有在不形成P+型掩埋扩散层1b的情况下进一步提高P+型半导体基板1的杂质浓度的方法，但从齐纳二极管TD等的耐压偏差等方面来看，最好形成P+型掩埋扩散层1b。
然后，在P+型掩埋扩散层1b所形成的P+型半导体基板1上，根据规定的外延法，形成未掺杂杂质的规定膜厚的非掺杂第一外延层4a。
接着，如图3所示，在第一保护二极管形成区域50的第一外延层4a的规定区域，以未图示的硅热氧化膜等为掩模，通过规定的方法离子注入高剂量的磷(P)，形成第一N+型掩埋层3。进而，通过离子注入比磷(P)高10倍至20倍左右的高剂量的砷(As)，重叠形成第二N+型掩埋层2。
之后，通过在高温炉中进行热处理，在所述第一外延层4a内扩散由砷(As)构成的第一N+型掩埋层2及由磷(P)构成的第二N+型掩埋层3。此时，硼(B)自所述P+型掩埋扩散层1b也被热扩散，在第一外延层4a内形成P+型向上扩散层1c。
从该第一外延层4a的上面热扩散的第一N+型掩埋层2和从下面热扩散的P+型向上扩散层1c，在其相交面上形成PN结，形成作为防静电破坏保护二极管的电压限制元件的如图6所示的齐纳二极管TD等。
与后述的比较例所示的情况相比，该齐纳二极管TD等的击穿电压能够被降低。也就是说，通过将构成P+型向上扩散层1c的扩散源的P+型掩埋扩散层1b的杂质浓度最优化，能够形成具有所希望的击穿电压的齐纳二极管TD等。
接着，如图4所示，通过规定的外延法，形成N型高电阻率的第二外延层4b，该第二外延层4b全面覆盖形成有第一N+型掩埋层2等的第一外延层4a上。在形成第二外延层4b时，为了防止从高杂质浓度的P+型半导体基板1释放硼(B)而第二外延层4b被自掺杂，要留意利用绝缘膜等充分背封P+型半导体基板1的背面。
然后，在第一保护二极管形成区域50的规定区域，形成从第二外延层4b的表面延伸至向该第二外延层4b的上方进行热扩散的第二N+型掩埋层3内的N+型负极层7。N+型负极层7通过以硅热氧化膜等为掩模离子注入磷(P)或者以三氯氧磷(POCl3)等为杂质进行热扩散而形成。
与此同时，从第二外延层4b表面的规定区域，形成将该第二外延层4b分离为第一保护二极管形成区域50和第二保护二极管形成区域51的P+型分离层6。P+型分离层6通过以未图示的硅热氧化膜等为掩模进行硼(B)的离子注入或者以三溴化硼(BBr3)为杂质源对硼(B)进行热扩散而形成。
另外，在同图中，虽然只表示了一对第一保护二极管形成区域50和第二保护二极管形成区域51，但实际上，因为需要保护的信号端子数为多个，所以，为了与之相对应，同样的组合形成有多对。
在各热处理工艺中，通过从P+型掩埋扩散层1b向第一外延层4a扩散的硼(B)，非掺杂的第一外延层4a整体被变换为由高浓度的硼(B)构成的P+型向上扩散层1c。进一步地，硼(B)也从P+型向上扩散层1c向第二外延层4b扩散，在除第二N+型掩埋层3的上层部以外的第二外延层4b上形成P型向上扩散层1d。
通常，所述的P+型分离层6与从形成在第一外延层4a上的未图示的掩埋硼(B)层向上方扩散的硼扩散层相对应而上下分离形成。但是，本实施方式的P型分离层6通过从形成在P+型半导体基板1上的高浓度P+型掩埋扩散层1b向上方扩散的硼(B)，与P+型向上扩散层1c、P型向上扩散层1d同时形成。
第一N+型掩埋层2的砷(As)及第二N+型掩埋层3的磷(P)也在第二外延层4b内扩散。在构成该第二N+型掩埋层3的磷(P)的作用下，从P+型向上扩散层1c向上扩散而来的硼(B)被相抵消，因此，第二N+型掩埋层3的上层部的第二外延层4b区域不会被P型化。
接着，在第一保护二极管形成区域50的第二外延层4b上，以未图示的硅氧化膜等绝缘膜为掩模，通过硼(B)的离子注入等，形成第一保护二极管1的P型正极层10。然后，在第二保护二极管形成区域51的第二外延层4b上，以未图示的硅氧化膜等绝缘膜为掩模，通过磷(P)等的离子注入等，形成第二保护二极管2的N型负极层9。
然后，如图1所示，在形成有N型负极层9等的第二外延层4b上，形成硅热氧化膜等绝缘膜11。之后，在该绝缘膜11上，通过进行规定的光蚀刻处理形成接触孔，然后在其整个表面，通过规定的溅射法等，形成铝(Al)等的金属膜。
之后，通过进行规定的光蚀刻处理，经由该接触孔，形成与第一保护二极管1的N+型负极层7连接的负电极12b、与P型正极层10连接的正电极12c、与第二保护二极管2的N+型负极层9连接的负电极12d、与成为P型正极层的P+型分离层6连接的正电极12e。最后，通过形成由氮化硅膜等构成的用于钝化的保护膜，完成晶圆状态下的本实施方式的半导体装置。
另外，如前所述，负电极12b连接在电源线Vp上，正电极10与负电极9被连接成一体且连接在各信号线CH1等上，正电极12e连接在地线Vn上。还有，成为齐纳二极管TD等的负极层的第一N+型掩埋层2，经由第二N+型掩埋层3及N+型负极层7连接在电源线Vp上，成为正极层的P+型掩埋层1c经由P+型分离层6连接在地线Vn上。通过上述构成，形成规定的防静电破坏二极管。
比较例
图5是表示比较例的由防静电破坏保护二极管构成的半导体装置及其制造方法的剖面图，比较例中只改变了光刻胶掩模图形，几乎沿用了双极型集成电路制造工艺。与本实施方式相同，与普通的双极型集成电路制造工艺的差异在于，P+型半导体基板1的电阻率比通常在双极型集成电路所使用的电阻率为1的P+型半导体基板相比低100倍左右以上、设置第二N+型掩埋层3以及将外延层4c作为高电阻率层这几方面。
设置第二N+型掩埋层3的理由是：防止因来自P+型半导体基板1的硼(B)扩散而在第一保护二极管形成区域50的外延层4c上形成P型向上扩散层1a。也就是说，通过构成第二N+型掩埋层3的磷(P)，抵消从P+型半导体基板1扩散而来的硼(B)，防止形成P型向上扩散层1a。
与本实施方式不同的第一点是在P+型半导体基板1上不存在相当于本实施方式的P+型掩埋扩散层1b的区域。其结果，与采用由半导体集成电路等构成的半导体装置的各种机器所使用的电源电压相比，由第一保护二极管形成区域50的第一N+型掩埋层2等和P+型半导体基板1形成的PN结的击穿电压为相当高的值。因此，当利用该PN结形成了成为电压限制元件的齐纳二极管TD等时，存在不能够完全保护机器不受静电破坏的可能性。
虽然通过进一步提高P+型半导体基板1的杂质浓度，可以形成所希望的耐压的齐纳二极管TD等。但这种情况下，会产生诸如增加从P+型半导体基板1向外延层4c扩散的硼(B)的量、在第二N+型掩埋层3的上层部的外延层4c内出现P型层之类的问题。而且，存在通过自掺杂混入外延层4c的硼(B)增多的问题。
于是，在比较例中，在普通的双极型集成电路制造工艺上加以利用了上述修改点，通过只改变光刻胶掩模图形而形成齐纳二极管TD等。即在成为齐纳二极管TD等的正极层的P+型分离层6上，形成大面积的齐纳二极管TD等的N+型负极层8。由P+型分离层6和N+型负极层8构成的齐纳二极管TD等，针对各机器中所使用的电源电压具有适合的耐压。
在这种情况下，对于齐纳二极管TD等来说，因为有时会出现瞬间通过数十安培电流的情况，所以不得不加大N+型负极层8的面积，形成N+型负极层8的保护二极管形成区域的P+型分离层6的幅度也变大。因此，具有相应地加大了芯片尺寸的缺点。同时也必须要考虑到：只要所要保护的信号线增多，就要增加齐纳二极管TD等的数量这一问题。
比较例的半导体装置的制造方法只在不具有P+型掩埋扩散层1b以及非掺杂的第一外延层4a方面，与本实施方式有所不同，其他工艺都是相同的。通过只改变光刻胶掩模图形，N+型负极层8能够与形成N+型负极层9的同时形成。
Claims (19)
1.一种由防静电破坏保护二极管构成的半导体装置，其特征在于，具有：
非掺杂的第一外延层，在低电阻率的第一导电型的半导体层上形成；
高电阻率的第二导电型的第二外延层，在所述第一外延层上形成；
第一导电型的分离层，将所述第二外延层分离为第一保护二极管形成区域和第二保护二极管形成区域；
第二导电型的第二掩埋层及第二掩埋层内的第一掩埋层，该第二掩埋层从所述第一保护二极管形成区域的所述第一外延层表面延伸至该第一外延层内及所述第二外延层内；以及
齐纳二极管，具有从所述半导体层通过热扩散延伸至所述第一外延层内及除所述第二掩埋层的上层部以外的所述第二外延层内而形成的第一导电型的向上扩散层，该齐纳二极管将延伸至所述第一外延层内的所述第一掩埋层作为负极层，将从所述半导体层延伸至所述第一外延层并与所述第一掩埋层形成PN结的所述向上扩散层作为正极层。
2.根据权利要求1所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
多个所述第一保护二极管形成区域和所述第二保护二极管形成区域交替地配置。
3.根据权利要求1所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
具有第一保护二极管和第二保护二极管，
该第一保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层从形成在所述第一保护二极管形成区域的所述第二掩埋层内延伸至所述第二外延层表面，所述正极层与该负极层相邻并形成在所述第二外延层上；
该第二保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层形成在所述第二保护二极管形成区域的所述第二外延层上，所述正极层与所述分离层成为一体。
4.根据权利要求2所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
具有第一保护二极管和第二保护二极管，
该第一保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层从形成在所述第一保护二极管形成区域的所述第二掩埋层内延伸至所述第二外延层表面，所述正极层与该负极层相邻并形成在所述第二外延层上；
该第二保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层形成在所述第二保护二极管形成区域的所述第二外延层上，所述正极层与所述分离层成为一体。
5.根据权利要求1所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
6.根据权利要求2所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
7.根据权利要求3所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
8.根据权利要求4所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
9.根据权利要求1至8中任一项所述的由防静电破坏保护二极管构成的半导体装置，其特征在于，
所述半导体层是在第一导电型的半导体基板上从该半导体基板的表面扩散有杂质的第一导电型的掩埋扩散层。
10.一种由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，具有：
在低电阻率的第一导电型的半导体层上形成非掺杂的第一外延层的工序；
在所述第一外延层上形成高电阻率的第二导电型的第二外延层的工序；
形成将所述第二外延层分离为第一保护二极管形成区域和第二保护二极管形成区域的第一导电型的分离层的工序；
形成第二导电型的第二掩埋层及该第二掩埋层内的第一掩埋层的工序，该第二掩埋层从所述第一保护二极管形成区域的所述第一外延层表面延伸至该第一外延层内及所述第二外延层内；以及
形成齐纳二极管的工序，该齐纳二极管具有从所述半导体层通过热扩散延伸至所述第一外延层内及除所述第二掩埋层的上层部以外的所述第二外延层内的第一导电型的向上扩散层，并且将延伸至所述第一外延层内的所述第一掩埋层作为负极层，将从所述半导体层延伸至所述第一外延层内且与该第一掩埋层形成PN结的所述向上扩散层为正极层。
11.根据权利要求10中所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
交替地形成多个所述第一保护二极管形成区域和所述第二保护二极管形成区域。
12.根据权利要求10所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
形成第一保护二极管和第二保护二极管，
所述第一保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层从所述第一保护二极管形成区域的所述第二掩埋层内延伸至所述第二外延层表面而形成，所述正极层与该负极层相邻并在所述第二外延层上形成；
所述第二保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层形成在所述第二保护二极管形成区域的所述第二外延层上，所述正极层与所述分离层作为一体而形成。
13.根据权利要求11所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
形成第一保护二极管和第二保护二极管，
所述第一保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层从所述第一保护二极管形成区域的所述第二掩埋层内延伸至所述第二外延层表面而形成，所述正极层与该负极层相邻并在所述第二外延层上形成；
所述第二保护二极管由第二导电型的负极层和第一导电型的正极层构成，所述负极层形成在所述第二保护二极管形成区域的所述第二外延层上，所述正极层与所述分离层作为一体而形成。
14.根据权利要求10所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
15.根据权利要求11所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
16.根据权利要求12所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
17.根据权利要求13所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
所述第一保护二极管的所述负极层与电源线连接，所述第二保护二极管的所述正极层与地线连接，所述第一保护二极管的正极层和所述第二保护二极管的负极层连接在同一信号线上，所述齐纳二极管的所述负极层与电源线连接，所述齐纳二极管的所述正极层与地线连接。
18.根据权利要求1至8、10至17中任一项所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
所述半导体层是在第一导电型的半导体基板上从该半导体基板的表面扩散杂质而形成的第一导电型的掩埋扩散层。
19.根据权利要求9所述的由防静电破坏保护二极管构成的半导体装置的制造方法，其特征在于，
所述半导体层是在第一导电型的半导体基板上从该半导体基板的表面扩散杂质而形成的第一导电型的掩埋扩散层。
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| CN1851923A (zh) * | 2006-05-24 | 2006-10-25 | 杭州电子科技大学 | 集成抗esd二极管的soi ligbt器件单元 |
Non-Patent Citations (1)
| Title |
|---|
| JP特开平8-102518A 1996.04.16 |
Also Published As
| Publication number | Publication date |
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| CN102290415A (zh) | 2011-12-21 |
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