KR100936644B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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이규홍
한태현
윤헌일
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Abstract

본 발명의 반도체 소자는 반도체 기판 상부의 n- 영역 국부에 형성된 p- 영역과, p- 영역의 국부에 형성된 하나 이상의 p+ 영역과, p+ 영역을 포함하며 p- 영역의 내부에 형성된 제1 n+ 영역과, 제1 n+ 영역과 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과, p- 영역의 양단을 일정거리 이격되어 n- 영역의 내부에 형성된 제2 n+ 영역을 포함하는 것을 특징으로 한다. 본 발명의 반도체 소자는 접합 용량과 누설 전류를 줄일 수 있고, 접합 용량이 작은 소자를 구현할 수 있다.
제너 다이오드, 바이폴라 트랜지스터

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method for Manufacturing thereof}
본 발명은 서지(surge)나 정전기(ESD)로부터 내부 회로를 보호하기 위한 반도체 소자 및 그 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터의 베이스와 콜렉터 사이에 부분적으로 제너 다이오드가 연결된 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근, 휴대전화, 캠코더 및 노트북 등 휴대용 전자기기의 소형화 요구에 따라 이를 구성하고 있는 각종 부품, 특히 반도체 소자와 집적회로가 점점 저전압화, 소형화, 다기능 및 고집적화 되고 있다. 반도체 소자 및 집적회로가 작아짐에 따라 외부에서 유입되는 서지나 정전기에 전자기기가 손상될 가능성이 크게 증가하고 있기 때문에 입,출력단, LCD 패널, USB 포트 등에 순간 과도 전압 억제(Transient Voltage Suppression; TVS) 반도체 소자를 추가하여 내부 회로를 보호하고 있다. TVS 반도체 소자는 순간 과도 전압이 인가될 때, 다이오드 양단에 걸리는 클램핑 전압(clamping voltage) 이상의 전압이 회로에 유입되는 것을 방지하여 내부 회로를 보호하는 기능을 한다. 일반적으로 TVS 반도체 소자는 다이오드 형태와 바이폴 라 트랜지스터(BJT)형으로 나눌 수 있다.
도 1은 종래의 제너 다이오드로서, p+ 반도체 기판(11), n+ 영역(12), 필드 산화막(13), 패시베이션 영역(14), 애노드(16), 캐소드(15)로 구성되어 있다. 이때 p+ 기판(11)에 국부적으로 n+ 영역(12)을 형성시키는데 이와 같은 구조는 구조가 간단한 장점이 있으나 크램핑 전압을 낮추기 위해 고농도의 pn 접합이 요구되며 이로 인해 접합 용량이 증가하는 단점이 있다. 접합 용량이 크면 데이터 손실의 우려가 있어 고속 데이터 전송이 요구되는 포트에 사용이 곤란하다.
도 2는 종래의 npn 바이폴라 트랜지스터로서, 도 1의 단점을 보완하기 위해 베이스가 개방된 제너 다이오드(38,36), pn 다이오드(34,32), 패시베이션 영역(42), 베리어 전극 영역(58), 캐소드(60), 애노드(64), n+ 가드 영역(78)으로 구성되어 있다. 즉 제너 다이오드(38,36)와 pn 다이오드(34,32)가 서로 직렬로 연결된 구조로서 도 1의 제너 다이오드와 달리 양방향 다이오드 특성을 갖는다(USP 5,880,511). 이와 같이 접합 용량이 큰 제너 다이오드와 접합 용량이 작은 정류 다이오드가 직렬로 연결된 구조에서는 총 접합 용량이 pn 다이오드의 접합 용량에 가깝게 되므로 TVS 반도체 소자의 접합 용량을 줄일 수 있는 장점이 있다. 이와 같은 구조에서는 TVS 다이오드의 클램핑 전압을 낮추기 위해서 제너 다이오드의 도핑 농도를 높여야 하는데 도핑 농도가 증가할수록 누설 전류가 증가하는 단점이 있다.
상기와 같은 종래 문제점을 해결하기 위한 본 발명의 목적은 접합 용량과 누설 전류를 줄일 수 있고, 접합 용량이 작은 소자를 구현할 수 있는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 소자는, n+형 반도체 기판 상부에 형성된 n- 영역과, n- 영역의 국부에 형성된 p- 영역과, p- 영역의 국부에 형성된 하나 이상의 p+ 영역과, p+ 영역을 포함하며 p- 영역의 내부에 형성된 제1 n+ 영역과, 제1 n+영역에 형성된 캐소드 전극, 및 반도체 기판 배면에 형성된 애노드 전극을 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 반도체 소자에 있어서, 제1 n+ 영역과 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과, p- 영역의 양단을 일정거리 이격되어 n- 영역의 내부에 형성된 제2 n+ 영역을 더 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 반도체 소자에 있어서, p++ 영역과 제1 n+영역에 금속배선이 연결된 것을 특징으로 한다.
또한, 본 발명의 제2 실시예에 따른 반도체 소자는, n+형 반도체 기판 상부에 형성된 p- 영역과, p- 영역의 국부에 형성되고 n+형 반도체 기판에 연결된 제1 n+ 영역과, 제1 n+ 영역의 사이에 형성되며 p- 영역의 국부에 형성된 하나 이상의 p+ 영역과, p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과, p+ 영역을 포함하며 p- 영역의 국부에 형성된 제2 n+ 영역과, 제2 n+영역에 형성된 캐소드 전극, 및 반도체 기판 배면에 형성된 애노드 전극을 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 반도체 소자에 있어서, p++ 영역과 제1 n+ 영역에 금속배선이 연결된 것을 특징으로 한다.
본 발명의 제1 및 제2 실시예에 따른 반도체 소자에 있어서, p+영역은 bar형, band형, dot형중 어느 하나로 형성된 것을 특징으로 한다.
또한, 본 발명의 제1 실시예에 따른 반도체 소자 제조방법은, n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제1단계와, n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와, p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와, p+ 영역을 포함하며 p- 영역의 내부에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제4단계, 및 제1 n+영역에 캐소드 전극과 반도체 배면에 애노드 전극을 형성하는 제5단계를 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 반도체 소자 제조방법에 있어서, 제1 n+ 영역과 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제6단계와, p- 영역의 양단을 일정거리 이격되어 n- 영역의 내부에 제2 n+ 영역을 형성하는 제7단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 반도체 소자 제조방법에 있어서, p++ 영역과 제1 n+영역에 금속배선을 형성하는 것을 특징으로 한다.
또한, 본 발명의 제2 실시예에 따른 반도체 소자 제조방법은, n+형 반도체 기판 상부에 에피층인 p- 영역을 형성하는 제1단계와, p- 영역의 국부에 반도체 기판과 연결되도록 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제2단계와, 제1 n+ 영역의 사이의 p- 영역 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와, p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와, p+ 영역을 포함하며 p- 영역 국부에 n형 불순물을 이온주입 후 열처리하여 제2 n+ 영역을 형성하는 제5단계, 및 제2 n+영역에 캐소드 전극과 반도체 기판 배면에 형성된 애노드 전극을 형성하는 제6단계를 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 반도체 소자 제조방법에 있어서, p++ 영역과 제1 n+ 영역에 금속배선을 형성하는 것을 특징으로 한다.
본 발명의 제1 및 제2 실시예에 따른 반도체 소자 제조방법에 있어서, p+영역은 bar형, band형, dot형중 어느 하나로 형성하는 것을 특징으로 한다.
상기한 바와 같이, 본 발명은 npn 바이폴라 트랜지스터의 베이스 부분에 부분적으로 고농도 p+ 영역을 형성함으로써 n+ 영역과 p+ 영역으로 이루어지는 제너 다이오드 면적을 최소화하여 접합 용량 및 누설 전류를 줄일 수 있는 이점이 있다.
또한, 본 발명은 접합 용량이 작은 반도체 소자를 구현할 수 있을 뿐만 아니라 누설 전류의 감소로 제품의 신뢰성을 향상시키는 효과가 있다.
이하, 첨부되는 도면을 참조하여 본 발명의 반도체 소자 및 그 제조방법에 대한 바람직한 일 실시예에 대하여 자세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이고, 도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 단계별 단면도이고, 도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이고, 도 6a 내지 도 6g는 본 발명의 제2 실시예에 따른 반도체 소자 제조 단계별 단면도이고, 도 7a 내지 도 7d는 본 발명의 P+ 영역을 나타낸 평면도이다.
<실시예1>
도 3은 본 발명의 제1 실시예에 따른 반도체 소자로서, n+형 반도체 기판(101) 상부에 형성된 n- 영역(102)과, n- 영역(102)의 국부(局部)에 형성된 p- 영역(106)과, p- 영역(106)의 국부에 형성된 하나 이상의 p+ 영역(114)과, p+ 영역(114)을 포함하며 p- 영역(106)의 내부에 형성된 제1 n+ 영역(118)과, 제1 n+ 영역(118)과 p+ 영역(114)의 각 양단을 일정거리 이격되어 p- 영역(106)의 내부에 형성된 p++ 영역(111)과, p- 영역(106)의 양단을 일정거리 이격되어 n- 영역(102)의 내부에 형성된 제2 n+ 영역(119)과, 제1 n+영역(118)에 형성된 캐소드(cathode) 전극(122)과 반도체 기판 배면에 형성된 애노드(anode) 전극(123)과, p++ 영역(111) 및 제2 n+영역(119)에 형성된 금속 배선(122-A)으로 구성되어 있다.
본 발명의 제1 실시예에 따른 반도체 소자는 제1 n+ 영역(118)과 제1 n+ 영역(118)의 하부의 일부분에 형성된 p+ 영역(114)로 구성되는 제너 다이오드와 n+/p-/n-/n+ 로 이루어지는 npn 바이폴라 트랜지스터 구조로서, 제너 다이오드의 캐소드인 제1 n+ 영역(118) 아래의 국부에 p+ 영역(114)을 형성시킴으로써 제1 n+ 영역(118) 전체를 p+ 영역(114)이 감싸는 종래의 제너 다이오드에 비해 접합 용량을 크게 감소시키며, n+ 접합 영역과 p+ 접합 영역을 국부에 제한함으로써 고농도 n+/p+ 접합에서 생기는 누설 전류도 감소시킨다. 또한, n- 영역(102)에 p- 영역(106)을 형성함으로써 pn 다이오드의 접합 용량을 감소시킨다.
또한, 본 발명의 제1 실시예에 따른 반도체 소자는 제너 다이오드의 브레이크다운(breakdown) 전압과 npn 트랜지스터의 콜렉터-에미터 브레이크다운(breakdown) 전압(BVceo)을 조절시킴으로써 정상 동작 시에는 소자의 내압을 크게 유지하지만 트리거(trigger) 전류 이상의 전류가 유입되면 소자의 브레이크다운(breakdown) 전압이 낮아지는 스냅백(snapback) 현상을 나타내기 때문에 누설전류가 작으면서 낮은 클램핑 전압을 얻는다.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 단계별 단면도를 나타낸 것이다.
먼저, 도 4a에 나타낸 바와 같이 n+형 반도체 기판(101)에 에피층(epitaxial layer)인 n- 영역(102)을 형성한 후 산화막(103)을 형성한다.
이어서, 도 4b에 나타낸 바와 같이 산화막(103)의 국부를 감광막(105)으로 마스킹하고 식각하여 n- 영역(102)을 노출시키고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(105)을 제거한 다음 열처리하여 p- 영역(106)을 형성한다. 이때 열처리는 열처리 과정에서 이온 주입된 붕소가 밖으로 확산되는 것을 방지하기 위해 산화막(107)을 먼저 형성하고 실시하는 것이 바람직하다.
이어서, 도 4c에 나타낸 바와 같이 p- 영역(106)의 국부를 감광막(108)으로 정의하고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 하나 이상 다수개의 p+ 영역(109)을 형성한다. 이때, p+ 영역(109)은 도 7에 나타낸 바와 같이 bar형(202), dot형(302), band형(402, 502) 등의 형태로 형성한다. 여기서, p+ 영역(109)의 면적은 제너 다이오드의 애노드로서 제너 다이오드의 접합 용량을 결정하는 주요 요인이 된다. 따라서, p+ 영역(109)은 반도체 소자 크기나 제너 다이오드의 접합 용량에 따라 하나 이상 다수개로 형성하는 것이 자명한 사실이다.
이어서, 도 4d에 나타낸 바와 같이 p+ 영역(109)의 양측에 일정거리 이격하여 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 p++ 영역(111)을 형성한다.
이어서, 도 4e에 나타낸 바와 같이 감광막(110)을 제거하고 산화막(112)을 성장시키며 열처리하여 p++ 영역(111)에 이온 주입된 붕소를 p- 영역(106) 내로 확산시킨다.
이어서, 도 4f에 나타낸 바와 같이 제1 n+ 영역(118)과 n- 영역(102)의 국부를 감광막(117)으로 정의하고 산화막(103, 112)을 식각한 다음 비소(As)나 인(P)을 이용하여 n형 불순물을 이온주입하고 감광막(117)을 제거한 다음 열처리하거나, 감광막(117)을 제거하고 확산로(Furnace)를 이용하여 POCl3 도핑하고 열처리하여 제1 n+ 영역(118)과 제2 n+ 영역(119)을 형성한다.
이어서, 도 4g에 나타낸 바와 같이 전 단계까지 형성된 반도체 기판의 전면에 산화막이나 질화막으로 절연막(120)을 형성하고 감광막(121)으로 제1 n+ 영역(118)과 p++ 영역(111) 및 제2 n+ 영역(119)에 콘택트(contact) 영역을 정의하고 절연막(120)과 산화막(103, 112)을 식각한다.
다음으로, 도 4h에 나타낸 바와 같이 감광막(121)을 제거하고 금속배선을 증착하여 제너 다이오드의 캐소드 전극(122)을 형성하고, p- 영역(106) 내에 형성된 p++ 영역(111)과 n- 영역(102)에 형성된 제2 n+ 영역(119)을 연결하는 금속배선(122-A)을 제외한 나머지의 금속배선을 식각한다. 마지막으로, 반도체 기판 배면을 얇게 갈아 낸 후 금속박막을 증착하여 애노드 전극(123)을 형성한다. 이때, 금속배선(122-A) 영역은 형성하지 않을 수 있으며 이 경우는 양방향 다이오드 특성을 나타낸다.
<실시예2>
도 5는 본 발명의 제2 실시예에 따른 반도체 소자로서, n+형 반도체 기판(601) 상부에 형성된 p- 영역(602)과, p- 영역(602)의 국부(局部)에 형성되고 반도체 기판(601)에 연결된 제1 n+ 영역(603)과, 제1 n+ 영역(603)의 사이에 형성되며 p- 영역(602)의 국부에 형성된 하나 이상의 p+ 영역(606)과, p+ 영역(606)의 각 양단을 일정거리 이격되어 p- 영역(602)의 내부에 형성된 p++ 영역(609)과, p+ 영역(606)을 포함하며 p- 영역(602)의 국부에 형성된 제2 n+ 영역(612)과, 제2 n+ 영역(612)에 형성된 캐소드 전극(614)과 반도체 기판 배면에 형성된 애노드 전극(616)과, p++ 영역(609)과 제1 n+ 영역(603)에 형성된 금속배선(615)으로 구성되어 있다.
본 발명의 제2실시예에 따른 반도체 소자는 제2 n+ 영역(612)과 제2 n+ 영역(612)의 국부에 형성된 p+ 영역(606)으로 이루어진 제너 다이오드와, 제2 n+ 영역(612), p- 영역(602), n+형 반도체 기판(601)으로 구성되는 npn 바이폴라 트랜지스터이며, 제너 다이오드의 캐소드인 제2 n+ 영역(612)의 국부에 p+ 애노드인 p+ 영역(606)를 형성시킴으로써 접합용량을 감소시키며 n+p-n+ 구조의 npn 바이폴라 트랜지스터의 베이스 영역을 p- 에피층에 형성된 p- 영역(602)으로 형성하기 때문에 공정이 간단하고 균일한 소자 특성을 얻을 수 있다.
도 6a 내지 도 6g는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 단계별 단면도를 나타낸 것이다.
먼저, 도 6a에 나타낸 바와 같이 n+형 반도체 기판(601) 전면에 에피층(epitaxial layer)인 p- 영역(602)을 형성한다. 이어서, p- 영역(602)의 국부에 비소(As) 혹은 인(P)을 이용하여 n형 불순물을 이온주입하고 열처리하여 n+ 가드 영역인 제1 n+ 영역(603)을 형성한 후 산화막(604)을 형성한다. 이때, 제1 n+ 영역(603)은 소자간 격리 및 n+형 반도체 기판(601)과의 연결을 목적으로 p- 영역(602)을 완전히 통과하여 n+형 반도체 기판(601)과 연결되도록 열처리 온도 및 시간을 조절해야 한다.
이어서, 도 6b에 나타낸 바와 같이 산화막(604)의 국부를 감광막(605)으로 마스킹하고 식각하여 p- 영역(602)을 노출시키고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(605)을 제거한 다음 열처리하여 하나 이상 다수개의 p+ 영역(606)과 산화막(607)을 형성한다. 이때, p- 영역(602)의 국부에 형성된 p+ 영역(606)은 도 7에 나타낸 바와 같이, p- 영역(602)에 bar형(202), dot형(302), band형(402, 502) 형태로 형성한다. 여기서, p+ 영역(606)의 면적은 제너 다이오드의 애노드로서 제너 다이오드의 접합 용량을 결정하는 주요 요인이 된다. 따라서, p+ 영역(606)은 반도체 소자 크기나 접합 용량에 따라 하나 이상 다수개로 형성하는 것이 자명한 사실이다. 또한, p+ 영역(606)은 p+ 이온 주입 농도를 조절하여 제너 다이오드의 브레이크다운(breakdown) 전압을 원하는 값으로 조정할 수 있다.
이어서, 도 6c에 나타낸 바와 같이 감광막(608)을 이용하여 에피층인 p- 영역(602)의 국부를 정의하고 p+ 영역(606)의 양측에 일정거리 이격하여 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(608)을 제거한 다음 열처리하여 p++ 영역(609)을 형성한다. 이때, p++ 영역(609)의 붕소 농도는 금속배선과의 오믹(ohmic) 접촉이 되도록 충분히 높아야 되는 것이 자명하다.
이어서, 도 6d에 나타낸 바와 같이 열처리를 통해 산화막(610)을 성장시킨다.
이어서, 도 6e에 나타낸 바와 같이 감광막(611)으로 p+ 영역(606)을 포함하 는 p- 영역(602)의 국부로 정의하고 산화막(604, 610)을 식각한 다음, 비소(As)나 인(P)을 이용하여 n형 불순물을 고농도로 이온주입하고 감광막(611)을 제거한 다음 열처리하거나, 감광막(611)을 제거한 다음 확산로(Furnace)를 이용하여 POCl3 도핑하고 열처리하여 제2 n+ 영역(612)을 형성한다. 여기서, 제2 n++ 영역(612)은 제너 다이오드의 캐소드와 npn 바이폴라 트랜지스터의 콜렉터 역할을 한다.
이어서, 도 6f에 나타낸 바와 같이 반도체의 전면에 산화막이나 질화막으로 절연막(613)을 형성한다.
다음으로, 도 6g에 나타낸 바와 같이 제2 n+ 영역(612)과 p++ 영역(609) 및 제1 n+ 영역(603)의 국부의 절연막(613)과 산화막(604)을 식각하고 금속배선을 증착하여 제너 다이오드의 캐소드 전극(614)과 p++ 영역(609)과 제1 n+ 영역(603)을 연결하는 금속배선(615)을 제외한 나머지의 금속배선을 식각한다. 이때, 금속배선(615)은 형성하지 않을 수 있으며 이 경우는 양방향 다이오드 특성을 나타낸다. 마지막으로, 반도체 기판 배면을 얇게 갈아 낸 후 금속박막을 증착하여 애노드 전극(616)을 형성한다.
이상과 같이, 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 제너 다이오드 단면도이다.
도 2는 종래의 NPN 구조의 반도체 소자 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 반도체 소자 제조 단계별 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 6a 내지 도 6g는 본 발명의 제2 실시예에 따른 반도체 소자 제조 단계별 단면도이다.
도 7a 내지 도 7d는 본 발명의 P+ 영역 평면도이다.
<도면의 주요 부분에 대한 설명>
101, 601 : 반도체 기판 102 : n- 영역
106, 602 : p- 영역 111, 609 : p++ 영역
114, 606 : p+ 영역 118, 603 : 제1 n+ 영역
119, 612 : 제2 n+ 영역 122, 614 : 캐소드 전극
123, 616 : 애노드 전극

Claims (12)

  1. n+형 반도체 기판 상부에 형성된 n- 영역과;
    상기 n- 영역의 국부에 형성된 p- 영역과;
    상기 p- 영역의 국부에 형성된 하나 이상의 p+ 영역과;
    상기 p+ 영역을 포함하며 p- 영역의 내부에 형성된 제1 n+ 영역과;
    상기 제1 n+영역에 형성된 캐소드 전극; 및
    상기 반도체 기판 배면에 형성된 애노드 전극;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 n+ 영역과 상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과,
    상기 p- 영역의 양단을 일정거리 이격되어 상기 n- 영역의 내부에 형성된 제2 n+ 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 p++ 영역과 제1 n+영역에 금속배선이 연결된 것을 특징으로 하는 반도체 소자.
  4. n+형 반도체 기판 상부에 형성된 p- 영역과;
    상기 p- 영역의 국부에 형성되고 n+형 반도체 기판에 연결된 제1 n+ 영역과;
    상기 제1 n+ 영역의 사이에 형성되며 p- 영역의 국부에 형성된 하나 이상의 p+ 영역과;
    상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과;
    상기 p+ 영역을 포함하며 상기 p- 영역의 국부에 형성된 제2 n+ 영역과;
    상기 제2 n+영역에 형성된 캐소드 전극; 및
    상기 반도체 기판 배면에 형성된 애노드 전극;을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 p++ 영역과 상기 제1 n+ 영역에 금속배선이 연결된 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
  7. n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제 1단계와;
    상기 n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와;
    상기 p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와;
    상기 p+ 영역을 포함하며 p- 영역의 내부에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제4단계; 및
    상기 제1 n+영역에 캐소드 전극과 상기 반도체 기판 배면에 애노드 전극을 형성하는 제5단계;을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 n+ 영역과 상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제6단계와,
    상기 p- 영역의 양단을 일정거리 이격되어 상기 n- 영역의 내부에 제2 n+ 영역을 형성하는 제7단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 8 항에 있어서,
    상기 p++ 영역과 제1 n+영역에 금속배선을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. n+형 반도체 기판 상부에 에피층인 p- 영역을 형성하는 제1단계와;
    상기 p- 영역의 국부에 상기 반도체 기판과 연결되도록 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제2단계와;
    상기 제1 n+ 영역의 사이의 p- 영역 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와;
    상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와;
    상기 p+ 영역을 포함하며 상기 p- 영역 국부에 n형 불순물을 이온주입 후 열처리하여 제2 n+ 영역을 형성하는 제5단계; 및
    상기 제2 n+영역에 캐소드 전극과 상기 반도체 기판 배면에 형성된 애노드 전극을 형성하는 제6단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 10 항에 있어서,
    상기 p++ 영역과 상기 제1 n+ 영역에 금속배선을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 7 항 내지 제 11 항중 어느 한 항에 있어서,
    상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046045A (ko) 2014-10-17 2016-04-28 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
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CN117594664A (zh) * 2023-11-22 2024-02-23 扬州国宇电子有限公司 一种低压低电容的防浪涌器件及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046045A (ko) 2014-10-17 2016-04-28 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
KR101628754B1 (ko) 2015-02-17 2016-06-10 주식회사 시지트로닉스 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법
CN117594664A (zh) * 2023-11-22 2024-02-23 扬州国宇电子有限公司 一种低压低电容的防浪涌器件及制备方法
CN117594664B (zh) * 2023-11-22 2024-05-24 扬州国宇电子有限公司 一种低压低电容的防浪涌器件及制备方法

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