CN105336738A - 一种sa-ligbt - Google Patents
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Abstract
本发明属于半导体技术领域，具体的说涉及一种SA-LIGBT。本发明的主要方案为，本发明中的N型阱区内部有沿器件横向方向平行的P+阳极区和N+阳极区，且P+阳极区和N+阳极区沿器件纵向方向为分段式结构；同时，P+阳极区和N+阳极区下方接触有P型埋层，因此所形成的阳极具有两个电子阻挡层即P型埋层和P+阳极区。在器件正向导通初期处于单极模式时，两个电子阻挡层可以阻碍从阴极发射过来的电子被N+阳极区收集，从而增大单极模式下P+阳极区和P型第一埋层与N型阱区或者N型高阻区构成的PN结的正向压降，使器件在较小的单极电流下就能进入双极模式，从而抑制snapback现象的出现。本发明的有益效果为，能有效抑制snapback现象，同时还能够提升器件的关态特性。
Description
技术领域
本发明属于半导体技术领域，具体的说涉及一种SA-LIGBT(ShortAnodeIGBT，ShortAnode–LateralInsulatedGateBipolarTransistor，短路阳极横向绝缘栅双极型晶体管)。
背景技术
IGBT自1982年发明以来，广泛应用于交通运输、电机控制、智能电网等众多的领域。由于IGBT在正向导通过程中存在电导调制效应，使得相对于其他类型的功率器件而言，IGBT兼具高耐压、低功耗以及较好的高频特性，因此在功率IC中具有广泛的应用。但同时由于正向导通过程中大量地等离子体存储在IGBT的漂移区内，这使得IGBT的关断损耗非常大。SA-IGBT为漂移区内的过剩电子提供了低阻泄放通道，从而很好地解决了这一问题。
如图1所示，为传统的SA-LIGBT结构示意图，相比于传统的IGBT，SA-LIGBT的特点是由并列的P+阳极区和N+阳极区构成，这样在器件关态的时候，漂移区内的过剩电子很容易通过N+阳极区被收集走，这样不仅降低了器件的关态损耗还大大降低了器件的关断时间。同时，为了控制阳极空穴注入效率和调节电场分布，通常都会在IGBT的阳极增加一个掺杂浓度较高的N-buffer层。
然而，SA-LIGBT在拥有诸多优点的同时，也存在很明显的缺陷。图2为传统SA-LIGBT输出特性曲线，可以发现，SA-LIGBT在器件正向导通初期存在明显的snapback现象。这是由于SA-LIGBT在正向导通初期工作在单极模式即LDMOS模式，此时阳极与阴极之间的外加正向电压很小，故通过器件的电流密度也很小。而且当电子从阴极进入阳极N-buffer层之后，会很容易绕过P+阳极区被N+阳极区收集，并且当电子在浓度较高的N-buffer层内运动时，其在P+阳极下方的分布电阻就非常小，使得P+与N-buffer所构成的PN结上的正向压降远小于阳极与阴极之间的外加正向电压，这样就必须使得外加正向电压足够大时才能该PN结正向导通，从而使得器件进入双极模式即IGBT模式。然而，当器件进入IGBT模式后，由于电导调制效应，会使得漂移区电阻明显的减小，器件正向压降大幅降低，从而出现snapback现象。在低温条件下snapback现象会更加明显，这会导致器件无法正常开启，严重影响电力电子系统的稳定性。
发明内容
本发明所要解决的，就是针对上述问题，提出一种能有效抑制snapback现象的SA-LIGBT。
为实现上述目的，本发明采用如下技术方案：
一种SA-LIGBT，包括N型衬底1、位于N型衬底上表面的介质层2和位于介质层2上表面的N型漂移区3；所述N型漂移区3上层一端具有P型阱区4，其另一端具有N型阱区5，所述P型阱区4和N型阱区5之间有间距；所述P型阱区4表面设置有P+体接触区8和N+阴极区9，所述P+体接触区8和N+阴极区9沿器件横向方向并列设置，且N+阴极区9位于靠近N型阱区5的一侧；所述N+阴极区9与N型漂移区3之间的P型阱区4的表面具有栅极结构；所述N型阱区5上层具有P+阳极区10和N+阳极区11，所述P+阳极区10和N+阳极区11沿器件横向方向并列设置，且P+阳极区10位于靠近P型阱区4的一侧；其特征在于，所述N型阱区5中具有P型第一埋层7，且P型第一埋层7位于P+阳极区10和N+阳极区11下方并与P+阳极区10接触；所述P+阳极区10沿器件纵向方向为分段式结构；所述N+阳极区11沿器件纵向方向为分段式结构。
本发明总的技术方案，本发明的阳极具有两个电子阻挡层即P型第一埋层7和P+阳极区10，在器件正向导通初期处于单极模式时，它们可以阻碍从阴极发射过来的电子被N+阳极区11收集，从而增大单极模式下P+阳极区10和P型第一埋层7与N型阱区5或者N型高阻区14构成的PN结的正向压降，使器件在较小的单极电流下就能进入双极模式，从而抑制snapback现象的出现。同时，本发明采用分段式结构，可以在抑制snapback现象还能提高器件的关断特性。
进一步的，所述P+阳极区10和N+阳极区11均沿器件纵向方向分为M段，且每一段P+阳极区均与一段N+阳极区对应接触，相邻两段P+阳极区之间的间隙与这两段P+阳极区所对应接触的N+阳极区之间的间隙也对应，同时相邻两段P+阳极区之间的间距小于与它们所对应的相邻两段N+阳极区之间的间距。
进一步的，所述P+阳极区10和N+阳极区11均沿器件纵向方向分为M段，且每一段P+阳极区均与一段N+阳极区对应接触，相邻两段P+阳极区之间的间隙与这两段P+阳极区所对应接触的N+阳极区之间的间隙也对应，同时相邻两段P+阳极区之间的间距等于与它们所对应的相邻两段N+阳极区之间的间距。
进一步的，相邻两段P+阳极区之间的间距从靠近P型阱区4的一侧到远离P型阱区4的一侧逐渐增大。
进一步的，每一段P+阳极区沿与其相邻的N+阳极区间隙的内侧面向远离P型阱区4的一侧延伸，形成“T”型或者“Г”型P+阳极区。
进一步的，相邻两段P+阳极区之间、相邻两段N+阳极区之间及P型第一埋层上侧均具有N型高阻区14。
更进一步的，所述P型阱区4中具有P型第二埋层6，所述P型第二埋层6的上表面与P+体接触区8的下表面和N+阴极区9的下表面接触。
进一步的，所述P型第一埋层7沿器件横向方向的宽度大于P+阳极区10与N+阳极区11沿器件横向方向的宽度之和，且P型第一埋层7与N型阱区5远离P型阱区4一侧边界之间具有间隙。
进一步的，每段P+阳极区之间、每段N+阳极区之间、P型第一埋层7的上表面以及P型第一埋层7的侧面与器件边缘之间具有N型高阻区14。
本发明的有益效果为，能有效抑制snapback现象，同时还能够提升器件的关态特性和抗闩锁能力。
附图说明
图1是传统SA-LIGBT结构示意图；
图2是传统SA-LIGBT在正向导通过程中的输出特性曲线；
图3为实施例1的结构示意图；
图4为实施例2的结构示意图；
图5为实施例3的结构示意图；
图6为实施例4的结构示意图；
图7为实施例5的结构示意图；
图8为实施例6的结构示意图；
图9为实施例7的结构示意图；
图10为实施例8的结构示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
本发明中所述的器件横向方向对应附图中x轴方向，器件纵向方向对应附图中z轴方向，器件垂直方向对应附图中y轴方向。
实施例1：
如图3所示，本例包括N型衬底1、位于N型衬底上表面的介质层2和位于介质层2上表面的N型漂移区3；所述N型漂移区3上层一端具有P型阱区4，其另一端具有N型阱区5；所述P型阱区4上层具有P+体接触区8和N+阴极区9，所述P+体接触区8和N+阴极区9沿器件横向方向并列设置，且N+阴极区9位于靠近N型阱区5的一侧；所述N+阴极区9与N型漂移区3之间的P型阱区4的上表面具有栅极结构；所述N型阱区5上层具有P+阳极区10和N+阳极区11，所述P+阳极区10和N+阳极区11沿器件横向方向并列设置，且P+阳极区10位于靠近P型阱区4的一侧；所述P+阳极区10的底部和N+阳极区11的底部与N型阱区5之间具有P型第一埋层7；所述P+阳极区10沿器件纵向方向为分段式结构，包括第一段P+阳极区和第二段P+阳极区，所述第一段P+阳极区和第二段P+阳极区分别位于器件的两端，第一段P+阳极区和第二段P+阳极区之间的间距为a(如图中开口12)；所述N+阳极区11沿器件纵向方向为分段式结构，包括第一段N+阳极区和第二段N+阳极区，所述第一段N+阳极区和第二段N+阳极区分别位于器件的两端，第一段N+阳极区和第二段N+阳极区之间的间距为b；其中b>a；本例中P型体接触区8与N+阴极区9共同引出端为阴极电极，P+阳极区10和N+阳极区11共同引出端为阳极电极。
本例的工作原理为：
在N型阱区内部，主要存在2个PN结：P+阳极区10和高浓度的N型阱区5构成的PN结1，P型第一埋层7与N型阱区5构成的PN结2，设R1、R2分别为电子电流在PN结1、PN结2中流动时所产生的分布电阻。
器件在正向导通初期，其工作于单极模式即LDMOS模式，此时阴极电子由栅下反型沟道进入N型漂移区3，由于P型第一埋层7的存在，使得电子运动到N型阱区5内部后只能通过第一段P+阳极区和第二段P+阳极区之间的间隙12和第一段N+阳极区和第二段N+阳极区之间的间隙13被N+阳极区11收集，此时由于分布电阻R1的存在，电子电流会在PN结1上产生正向压降；第一段P+阳极区和第二段P+阳极区之间的间距为a，第一段N+阳极区和第二段N+阳极区之间的间距为b，当b比a足够大时，由于此时P+阳极区10充当着电子阻挡层的角色，增加了电子被N+阳极区11收集前在PN结1中的流动路径，从而相比于传统SA-LIGBT分布电阻R1显著地增加，因此在较小的电子电流情况下，PN结1上的压降就足以使它正向导通，使得器件更早地进入双极模式即IGBT模式，从而抑制了snapback现象的出现。
实施例2：
如图4所示，本实施例与实施例1的基本结构相同，区别在于P+阳极区10沿器件横向方向的宽度大于N+阳极区11沿器件横向方向的宽度，同时a＝b，在P+阳极区和N+阳极区的间隙内具有N型高阻区。本例及以后实施例中出现的N型高阻区，是指在原来的N型阱区中补偿注入一定浓度的P型杂质，使其成为N型高阻区。
本例除了具备实施例1所述的有益效果之外，还能够显著增加电子电流在P+阳极区和N型高阻区所构成的PN结上流动时的分布电阻，从而更容易抑制器件导通初期snapback现象的出现。
实施例3：
如图5，本实施例与实施例2的基本结构相同，区别在于第一段P+阳极区与第二段P+阳极区靠近P型阱区4一侧之间的间距为a，靠近N+阳极区11一侧的间距为c(如图中开13)，且a＜c＜b，并且P+阳极区和N+阳极区的间隙内具有N型高阻区。
本实施例同样能通过增加电子电流在P+阳极区和N型高阻区所构成的PN结上流动时的分布电阻，进而抑制器件导通初期出现snapback现象。
实施例4：
如图6所示，本实施例与实施例1的基本结构相同，区别在于第一段P+阳极区沿第一段N+阳极区靠近第二段N+阳极区一侧的侧面延伸形成第一段P+阳极区延伸区，所述第一段P+阳极区延伸区沿器件横向方向的宽度大于第一段N+阳极区沿器件横向方向的宽度；所述第二段P+阳极区与第二段N+阳极区沿器件横向方向并列，第二段P+阳极区沿第二段N+阳极区靠近第一段N+阳极区一侧的侧面延伸形成第二段P+阳极区延伸区，所述第二段P+阳极区延伸区沿器件横向方向的宽度大于第二段N+阳极区沿器件横向方向的宽度；P+阳极区和P+阳极区延伸区构成“T”型P+阳极区。位于P+阳极区和N+阳极区正下方的P型第一埋层沿X方向的宽度大于P+阳极区和N+阳极区沿X方向的宽度之和。
本实施例同样能通过增加电子电流在P+阳极区和N型高阻区所构成的PN结上流动时的分布电阻，进而抑制器件导通初期出现snapback现象
实施例5：
如图7所示，本实施例与实施例1的基本结构相同，区别在于，在在P+阳极区和N+阳极区的间隙内具有N型高阻区。
本例除了具备实施例1所述的有益效果之外，还能够显著增加电子电流在P+阳极区和N型高阻区所构成的PN结上流动时的分布电阻，从而更容易抑制器件导通初期snapback现象的出现。
实施例6：
如图8所示，本实施例与实施例1的基本结构相同，区别在于其在P型阱区4中，P+体接触区8和N+阴极区9正下方引入了P型第二埋层6，并且该埋层与二者均接触。
本例除了具备实施例1所述的有益效果之外，所增加的P型第二埋层6的存在能够防止P型阱区4内部电流流动时产生的压降使得P型阱区4与N+阴极区9构成的PN结正向导通，从而抑制闩锁效应的出现。
实施例7：
如图9所示，本实施例与实施例5的基本结构相同，区别在于本实施例中P型第一埋层7沿器件横向方向的宽度大于P+阳极区和N+阳极区沿器件横向方向的宽度之和，同时P型第一埋层7完全被N型阱区5包围，即第一埋层7远离P型阱区4一侧的侧面到该侧器件边缘之间也为N型阱区5，也即是第一埋层7的侧面和底面及位于其上的P+阳极区和N+阳极区侧面均是N型阱区5、远离P型阱区4的一侧不再是器件的边缘。本例这种结构相比于上述的实施例，特征是P型第一埋层7远离P型阱区4一侧的侧面与器件的边缘之间的N型阱区4，具有供电子流动的特性，在后面的叙述中，将该部分的N型阱区定义为供电子流动的窗口(或简称为窗口)以方便描述。
由于在器件在正向导通初期工作于单极模式时，阴极发射过来的电子进入阳极N型阱区5内部后不仅能通过第一段P+阳极区和第二段P+阳极区之间的间隙12和第一段N+阳极区和第二段N+阳极区之间的间隙13被N+阳极11收集，也能通过P埋层7侧面供电子流动的窗口进入其上侧从而被N+阳极区11收集。通过优化器件参数，可以使得器件在单极模式向双极模式转变时PN结1和PN结2同时导通，此时不仅能抑制snapback现象，同时还能提高关态时电子抽取的效率进而提高器件的关态特性。
实施例8：
如图10所示，本实施例与实施例6的基本结构相同，区别在于P+阳极区10和N+阳极区11的间隙之间、P型第一埋层7远离P型阱区4一侧的侧面、P型第一埋层7上表面及供电子流动的窗口为N型高阻区14；
本例中，在器件阳极区内，主要存在4个PN结：P+阳极区10和N型高阻区构成的PN结1，P型第一埋层7与N型高阻区14构成的PN结2，P+阳极区10以及P型第一埋层7分别与N型阱区5构成的PN结3和PN结4；R1、R2、R3、R4分别为电子在PN结1、PN结2、PN结3、PN结4中流动时所产生的分布电阻。由于N型高阻区14净掺杂浓度比N型阱区5浓度低得多，所以R1和R2阻值要远大于R3和R4，同时本实施例中R1的阻值也远大于实施例1中R1阻值。
在器件正向导通初期工作于单极模式即LDMOS模式，此时从阴极发射过来电子运动到N型阱区5内部后通过第一段P+阳极区和第二段P+阳极区之间的间隙12和第一段N+阳极区和第二段N+阳极区之间的间隙13被N+阳极区11收集，由于分布电阻的存在，电子电流会在PN结1、PN结2、PN结3、PN结4上产生正向压降。由于P+阳极区10存在，分布电阻R1远大于传统SA-LIGBT阳极PN结电阻(与本实施例中R3相当)，同时N型高阻区14的存在，使得本实施例中的分布电阻R1远大于实施例1中的R1，从而相比于实施例1和2更容易抑制snapback现象的发生。
综上，本发明速提供的一种阳极具有电子阻挡层的SA-LIGBT器件一方面抑制了SA-IGBT在正向导通初期所存在的snapback现象，这主要是因为阳极一侧的电子阻挡层的存在迫使电子电流流动方向发生改变，显著地提高了电子流动在流动过程中的分布电阻；另一方面，由于P型阱区4内部的P型第二埋层6的存在使得器件的抗闩锁特能力显著地增加；同时，由于本发明所述的器件在阳极区内可以有两个电子通道开口，从而能够降低电子阻挡层的存在对器件关态速度的影响。
Claims (10)
1.一种SA-LIGBT，包括N型衬底(1)、位于N型衬底上表面的介质层(2)和位于介质层(2)上表面的N型漂移区(3)；所述N型漂移区(3)上层一端具有P型阱区(4)，其另一端具有N型阱区(5)，所述P型阱区(4)和N型阱区(5)之间有间距；所述P型阱区(4)表面设置有P+体接触区(8)和N+阴极区(9)，所述P+体接触区(8)和N+阴极区(9)沿器件横向方向并列设置，且N+阴极区(9)位于靠近N型阱区(5)的一侧；所述N+阴极区(9)与N型漂移区(3)之间的P型阱区(4)的表面具有栅极结构；所述N型阱区(5)上层具有P+阳极区(10)和N+阳极区(11)，所述P+阳极区(10)和N+阳极区(11)沿器件横向方向并列设置，且P+阳极区(10)位于靠近P型阱区(4)的一侧；其特征在于，所述N型阱区(5)中具有P型第一埋层(7)，且P型第一埋层(7)位于P+阳极区(10)和N+阳极区(11)下方并与P+阳极区(10)接触；所述P+阳极区(10)沿器件纵向方向为分段式结构；所述N+阳极区(11)沿器件纵向方向为分段式结构。
2.根据权利要求1所述的一种SA-LIGBT，其特征在于，所述P+阳极区(10)和N+阳极区(11)均沿器件纵向方向分为M段，且每一段P+阳极区均与一段N+阳极区对应接触，相邻两段P+阳极区之间的间隙与这两段P+阳极区所对应接触的N+阳极区之间的间隙也对应，同时相邻两段P+阳极区之间的间距小于与它们所对应的相邻两段N+阳极区之间的间距。
3.根据权利要求1所述的一种SA-LIGBT，其特征在于，所述P+阳极区(10)和N+阳极区(11)均沿器件纵向方向分为M段，且每一段P+阳极区均与一段N+阳极区对应接触，相邻两段P+阳极区之间的间隙与这两段P+阳极区所对应接触的N+阳极区之间的间隙也对应，同时相邻两段P+阳极区之间的间距等于与它们所对应的相邻两段N+阳极区之间的间距。
4.根据权利要求2所述的一种SA-LIGBT，其特征在于，相邻两段P+阳极区之间的间距从靠近P型阱区(4)的一侧到远离P型阱区(4)的一侧逐渐增大。
5.根据权利要求2所述的一种SA-LIGBT，其特征在于，每一段P+阳极区沿与其相邻的N+阳极区间隙的内侧面向远离P型阱区(4)的一侧延伸，形成“T”型或者“Г”型P+阳极区。
6.根据权利要求1～5任意一项所述的一种SA-LIGBT，其特征在于，相邻两段P+阳极区之间、相邻两段N+阳极区之间及P型第一埋层上侧均具有N型高阻区(14)。
7.根据权利要求1～5任意一项所述的一种SA-LIGBT，其特征在于，所述P型阱区(4)中具有P型第二埋层(6)，所述P型第二埋层(6)的上表面与P+体接触区(8)的下表面和N+阴极区(9)的下表面接触。
8.根据权利要求6所述的一种SA-LIGBT，其特征在于，所述P型阱区(4)中具有P型第二埋层(6)，所述P型第二埋层(6)的上表面与P+体接触区(8)的下表面和N+阴极区(9)的下表面接触。
9.根据权利要求7或8所述的一种SA-LIGBT，其特征在于，所述P型第一埋层(7)沿器件横向方向的宽度大于P+阳极区(10)与N+阳极区(11)沿器件横向方向的宽度之和，且P型第一埋层(7)与N型阱区(5)远离P型阱区(4)一侧边界之间具有间隙。
10.根据权利要求9所述的一种SA-LIGBT，其特征在于，每段P+阳极区之间、每段N+阳极区之间、P型第一埋层(7)的上表面以及P型第一埋层(7)的侧面与器件边缘之间具有N型高阻区(14)。
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| CN201510937715.4A Active CN105336738B (zh) | 2015-12-15 | 2015-12-15 | 一种sa‑ligbt |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105336738B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1851923A (zh) * | 2006-05-24 | 2006-10-25 | 杭州电子科技大学 | 集成抗esd二极管的soi ligbt器件单元 |
| CN101771073A (zh) * | 2010-01-15 | 2010-07-07 | 电子科技大学 | 一种高速横向soi绝缘栅双极性晶体管 |
| CN102148240A (zh) * | 2011-03-10 | 2011-08-10 | 电子科技大学 | 一种具有分裂阳极结构的soi-ligbt器件 |
| US20150270256A1 (en) * | 2014-03-21 | 2015-09-24 | Texas Instruments Incorporated | Segmented npn vertical bipolar transistor |
-
2015
- 2015-12-15 CN CN201510937715.4A patent/CN105336738B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1851923A (zh) * | 2006-05-24 | 2006-10-25 | 杭州电子科技大学 | 集成抗esd二极管的soi ligbt器件单元 |
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| CN102148240A (zh) * | 2011-03-10 | 2011-08-10 | 电子科技大学 | 一种具有分裂阳极结构的soi-ligbt器件 |
| US20150270256A1 (en) * | 2014-03-21 | 2015-09-24 | Texas Instruments Incorporated | Segmented npn vertical bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
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