CN104465653A - 高压静电保护结构 - Google Patents

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Abstract

本发明公开了一种高压静电保护结构，包括：P型衬底上部的第一P+扩散区和深N阱，深N阱上部远离第一P+扩散区的一侧顺序布置P阱、场氧和第一N+扩散区，P阱上部并列设置有第二N+扩散区和第二P+扩散区，场氧下方的深N阱中设置有第一P型注入层，第一多晶硅层其一端与第二N+扩散区相连其另一端跨过P阱位于场氧一端上方，第二多晶硅层位于场氧另一端上方，深N阱上部靠近第一P+扩散区一侧具有第三N+扩散区，第三N+扩散区和P阱之间的深N阱中具有第二P型注入层，第三N+扩散区通过一低压ESD保护结构与第一P+扩散区相连；本发明的静电保护结构与先有技术相比能提高应用于100V以上的小尺寸LDMOS的静电保护能力。

Description

高压静电保护结构
技术领域
本发明涉及半导体制造领域，特别是涉及一种高压(100V以上)静电保护结构。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在至少两个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，国际上习惯将用于静电防护的器材统称为ESD。
LDMOS(横向扩散金属氧化物半导体)是最常用的高压器件之一。而作为100V以上的高压应用，LDMOS的ESD保护常常是靠LDMOS本身的寄生BJT(双极结型晶体管)开启来泄放ESD电流，从而实现LDMOS的ESD自保护。因为LDMOS的寄生BJT泄放ESD电流的能力较弱，通常需要较大的width(尺寸，几千至几万um)才能通过ESD的测试标准。
发明内容
本发明要解决的技术问题是与现有技术相比提高应用于100V以上的小尺寸LDMOS的静电保护能力。
为解决上述技术问题，本发明提供的静电保护结构，包括：
P型衬底上部的第一P+扩散区和深N阱(注入杂质面密度范围1e11cm-2～1e13cm-2，阱深范围2um～10um)，深N阱上部远离第一P+扩散区的一侧顺序布置P阱、场氧和第一N+扩散区，P阱上部并列设置有第二N+扩散区和第二P+扩散区，场氧下方的深N阱中设置有第一P型注入层，第一多晶硅层其一端与第二N+扩散区相连其另一端跨过P阱位于场氧一端上方，第二多晶硅层位于场氧另一端上方，第一P+扩散区、第二P+扩散区和第二N+扩散区相连后利用金属线引出，第一多晶硅层金属线引出，第二多晶硅层与第一N+扩散区相连后利用金属线引出；其中：
深N阱上部靠近第一P+扩散区一侧具有第三N+扩散区，第三N+扩散区和P阱之间的深N阱中具有第二P型注入层，第二P型注入层与第一P+扩散区引出端相连；
第三N+扩散区通过一低压ESD保护结构与第一P+扩散区相连后引出；
低压(20V以下)ESD保护结构的开启电压高于第三N+扩散区、第二P型注入层和第一N+扩散区形成的寄生结型场效应晶体管的夹断电压1V-10V。
其中，所述低压ESD保护结构是可采用NMOS(N型金属-氧化物-半导体)或SCR(硅控整流器)。
本发明还提供一种静电保护电路，包括上述任意一种静电保护结构，该静电保护电路的静电端与上述静电保护结构第三N+扩散区相连，接地端与上述静电保护结构P型衬底相连。
本发明结构在常规高压LDMOS的基础上，在靠近LDMOS的源/发射端(source/bulk)的深N阱中注入N+(注入杂质面密度范围1e14cm-2～1e18cm-2，注入能量范围10KeV～200KeV，结深范围0.1um～1um)，在该N+和source/bulk端的P阱(Pwell)之间注入P型注入层(PTOP)，形成一个寄生的结型场效应晶体管结构(JFET)。该N+形成寄生结型场效应晶体管结构的源端(source)，LDMOS的漏端(drain)也是寄生结型场效应晶体管结构(JFET)的漏端(drain)。该P型注入层(PTOP)和Psub端相连(即与第一P+扩散区相连)，形成寄生结型场效应晶体管结构(JFET)的栅端(gate)。在该生结型场效应晶体管结构(JFET)的源端(source)与Psub端(第一P+扩散区引出端)之间放置一低压的ESD保护器件，要求该ESD器件具有snapback(骤回)特性，且开启电压要高于JFET的夹断电压。当在LDMOS的漏端(drain)发生ESD时，漏端(drain)的电压会迅速抬高，同时电压会部分传导至寄生结型场效应晶体管结构(JFET)的源端(source)，使寄生结型场效应晶体管结构(JFET)和Psub端(第一P+扩散区引出端)之间的低压ESD保护器件开启，参考图2所示，ESD电流会经过ESD path2泄放，而不是传统结构的ESD path1泄放，从而起到保护LDMOS的作用。通过合理的设计甚至可以使得两条路径path同时泄放ESD电流，从而提高LDMOS的ESD保护能力。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种常规高压LDMOS结构的示意图。
图2是本发明的结构示意图。
附图标记说明
P1是第一P+扩散区
P2第二P+扩散区
N1第一N+扩散区
N2第二N+扩散区
N3是第三N+扩散区
O是场氧
DNW是深N阱
PTOP1是第一P型注入层
PTOP2是第二P型注入层
G1是第一多晶硅层
G2是第二多晶硅层
PSUB是衬底
Psub是第一P+扩散区引出端
LV ESD device是低压ESD保护结构
path1是传统器件电流泄放路径
path2是本发明电流泄放路径
S是源端
D是漏端
G是栅端
具体实施方式
如图2所示，本发明提供的静电保护结构一实施例，包括：P型衬底PSUB上部的第一P+扩散区P1和深N阱DNW，上部远离第一P+扩散区P1的一侧顺序布置P阱Pwell、和第一N+扩散区N1，P阱上部并列设置有第二N+扩散区N2和第二P+扩散区P2，场氧O下方的深N阱DNW中设置有第一P型注入层PTOP1，第一多晶硅层G1其一端与第二N+扩散区N2相连其另一端跨过P阱Pwell位于场氧O一端上方，第二多晶硅层G2位于场氧另一端上方，第一P+扩散区P1、第二P+扩散区P2和第二N+扩散区N2相连后利用金属线引出，第一多晶硅层G1金属线引出，第二多晶硅层G2与第一N+扩散区N2相连后利用金属线引出；其中：深N阱DNW上部靠近第一P+扩散区P1一侧具有第三N+扩散区N3，第三N+扩散区N3和P阱Pwell之间的深N阱DNW中具有第二P型注入层PTOP2，第二P型注入层与Psub端相连；第三N+扩散区通过一低压ESD保护结构与第一P+扩散区相连后引出；
低压ESD保护结构的开启电压高于第三N+扩散区N3、第二P型注入层PTOP2和第一N+扩散区N1形成的寄生结型场效应晶体管。所述低压ESD保护结构是可采用NMOS(N型金属-氧化物-半导体)或SCR(硅控整流器)；该低压ESD保护结构的开启电压高于第三N+扩散区、第二P型注入层和第一N+扩散区形成的寄生结型场效应晶体管的夹断电压1V-10V。
本申请中所述P+、N+分别代表P型、N型重掺杂，所述重掺杂是指注入杂质面密度范围1e14cm-2～1e18cm-2，注入能量范围10KeV～200KeV，结深范围0.1um～1um。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种高压静电保护结构，包括：P型衬底上部的第一P+扩散区和深N阱，深N阱上部远离第一P+扩散区的一侧顺序布置P阱、场氧和第一N+扩散区，P阱上部并列设置有第二N+扩散区和第二P+扩散区，场氧下方的深N阱中设置有第一P型注入层，第一多晶硅层其一端与第二N+扩散区相连其另一端跨过P阱位于场氧一端上方，第二多晶硅层位于场氧另一端上方，第一P+扩散区、第二P+扩散区和第二N+扩散区相连后利用金属线引出，第一多晶硅层金属线引出，第二多晶硅层与第一N+扩散区相连后利用金属线引出；其特征在于：
深N阱上部靠近第一P+扩散区一侧具有第三N+扩散区，第三N+扩散区和P阱之间的深N阱中具有第二P型注入层，第二P型注入层与第一P+扩散区引出端相连；第三N+扩散区通过一低压ESD保护结构与第一P+扩散区相连后引出；
低压ESD保护结构的开启电压高于第三N+扩散区、第二P型注入层和第一N+扩散区形成的寄生结型场效应晶体管的夹断电压1V-10V。
2.如权利要求1所述的静电保护结构，其特征在于：所述低压ESD保护结构是NMOS或SCR。
3.如权利要求1所述的静电保护结构，其特征在于：所述深N阱注入杂质面密度范围为1e11cm-2～1e13cm-2，阱深范围2um～10um。
4.如权利要求1所述的静电保护结构，其特征在于：所述第一P+扩散区、第二P+扩散区和第一～第三N+扩散区的注入杂质面密度范围1e14cm-2～1e18cm-2，注入能量范围10KeV～200KeV，结深范围0.1um～1um。
5.一种静电保护电路，包括权利要求1或2所述的静电保护结构，其特征在于：该静电保护电路的静电端与第三N+扩散区相连，接地端与P型衬底相连。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180509A (zh) * 2019-12-31 2020-05-19 杰华特微电子（杭州）有限公司 一种结型场效应管及其静电放电结构
CN109390330B (zh) * 2017-08-03 2020-10-09 无锡华润上华科技有限公司 一种实现自身静电放电保护的高压器件
CN113035937A (zh) * 2021-03-12 2021-06-25 电子科技大学 一种高侧功率管的esd保护结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851923A (zh) * 2006-05-24 2006-10-25 杭州电子科技大学 集成抗esd二极管的soi ligbt器件单元
TW200939444A (en) * 2008-03-05 2009-09-16 Holtek Semiconductor Inc Integrated circuit and electrostatic discharge protection method thereof
US20100102388A1 (en) * 2008-10-29 2010-04-29 Tower Semiconductor Ltd. LDMOS Transistor Having Elevated Field Oxide Bumps And Method Of Making Same
CN101916777A (zh) * 2010-07-16 2010-12-15 中颖电子有限公司 横向扩散金属氧化物晶体管及静电保护架构
US20110180845A1 (en) * 2008-05-16 2011-07-28 Shekar Mallikarjunaswamy Electrostatic discharge (ESD) protection applying high voltage lightly doped drain (LDD) CMOS technologies
CN102610641A (zh) * 2011-01-20 2012-07-25 上海华虹Nec电子有限公司 高压ldmos器件及其制造方法
CN103178087A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 超高压ldmos器件结构及制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851923A (zh) * 2006-05-24 2006-10-25 杭州电子科技大学 集成抗esd二极管的soi ligbt器件单元
TW200939444A (en) * 2008-03-05 2009-09-16 Holtek Semiconductor Inc Integrated circuit and electrostatic discharge protection method thereof
US20110180845A1 (en) * 2008-05-16 2011-07-28 Shekar Mallikarjunaswamy Electrostatic discharge (ESD) protection applying high voltage lightly doped drain (LDD) CMOS technologies
US20100102388A1 (en) * 2008-10-29 2010-04-29 Tower Semiconductor Ltd. LDMOS Transistor Having Elevated Field Oxide Bumps And Method Of Making Same
CN101916777A (zh) * 2010-07-16 2010-12-15 中颖电子有限公司 横向扩散金属氧化物晶体管及静电保护架构
CN102610641A (zh) * 2011-01-20 2012-07-25 上海华虹Nec电子有限公司 高压ldmos器件及其制造方法
CN103178087A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 超高压ldmos器件结构及制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390330B (zh) * 2017-08-03 2020-10-09 无锡华润上华科技有限公司 一种实现自身静电放电保护的高压器件
CN111180509A (zh) * 2019-12-31 2020-05-19 杰华特微电子（杭州）有限公司 一种结型场效应管及其静电放电结构
CN111180509B (zh) * 2019-12-31 2022-08-23 杰华特微电子股份有限公司 一种结型场效应管及其静电放电结构
CN113035937A (zh) * 2021-03-12 2021-06-25 电子科技大学 一种高侧功率管的esd保护结构

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