CN111180509A - 一种结型场效应管及其静电放电结构 - Google Patents
一种结型场效应管及其静电放电结构 Download PDFInfo
- Publication number
- CN111180509A CN111180509A CN201911416598.1A CN201911416598A CN111180509A CN 111180509 A CN111180509 A CN 111180509A CN 201911416598 A CN201911416598 A CN 201911416598A CN 111180509 A CN111180509 A CN 111180509A
- Authority
- CN
- China
- Prior art keywords
- region
- gate
- heavily doped
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 41
- 230000003068 static effect Effects 0.000 claims abstract description 7
- 238000007599 discharging Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 6
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 5
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 230000005611 electricity Effects 0.000 abstract description 4
- 230000001960 triggered effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提出了一种结型场效应管及其静电放电结构，该结型场效应管包括源极区、漏极区，以及设置在源极区和漏极区之间的第一栅极区，所述第一栅极区包括第一导电类型的第一势阱和第一重掺区、第二导电类型的第二重掺区、以及栅电极，其中，所述第一重掺区和第二重掺区并列地设置于所述第一势阱中，并和设置于所述第一栅极区表面的栅电极欧姆接触。当静电发生时，现由漂移区和栅极势阱之间的PN结形成雪崩击穿，触发寄生的三极管结构，然后将静电电流通过该寄生三极管进行泄流，增加了器件的抗静电能力。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种结型场效应管及其静电放电结构。
背景技术
静电放电(ESD:Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS:Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。据美国国家半导体公司(National-Semiconductor)数据统计表明，现今集成电路失效产品中的38％是由ESD/EOS所引起的。
PN结是现有的半导体器件中的基础单位，在半导体器件的ESD防护中，需要考虑如何防止PN结被静电击穿和烧毁。通常情况下，PN结的击穿分两种，分别是电击穿和热击穿，电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这个电击穿主要是载流子碰撞电离产生新的电子-空穴对(electron-hole)，所以它是可恢复的。但是热击穿是不可恢复的，因为热量聚集容易导致半导体材料硅被熔融烧毁。因此需要防止的是PN结的热击穿。
场效应晶体管(FET)是一种使用非常广泛的半导体器件。FET通常分为结型场效应晶体管(JFET)和金属-氧化物型(MOSFET)场效应晶体管两种。结型场效应管(JFET)是一种利用耗尽层宽度改变导电沟道的宽窄来控制漏极电流的大小的器件。与MOSFET器件类似，JFET也分为N沟沟道和P沟道两种。以N沟道为例，它是在N型半导体硅片的两侧各制造一个PN结，形成两个PN结夹着一个N型沟道的结构。P区即为栅极(G)，N型硅的一端是漏极(D)，另一端是源极(S)。
请参见图1，图1是一种传统的N沟道JFET结构示意图。如图所示，N沟道JFET包括N型漂移(drift)区101，漏极区102，第一栅极区103，源极区104和第二栅极区105。该N型JEFT通过在N型drift区101的两侧各制造一个PN结，形成两个PN结夹着一个N型沟道的结构。通过对这两个PN结的耗尽区干预，可以改变N型沟道的大小甚至进行夹断，进而实现对外部电压、电流的输出控制。
在一种应用中，JFET根据其夹断特性，被用作为内部控制电路提供稳定电压源。正常工作情况下，JFET的栅极直接接地，漏极与源极之间导通，呈现为电阻特性，所以JFET主要关注漏极和栅极的ESD防护能力。当源极处于浮空状态，漏极正向ESD脉冲来临时，从漏极到栅极为反向二极管，其抗ESD脉冲的能力及电压钳位能力通常都比较弱。请参见图2，图2是现有的N沟道结型场效应管的等效电路图。如图所示，在漏极D和栅极G之间，可以把N沟道和栅极区103的P型势阱等效看作一个与正向ESD电流相反的PN结106，当ESD电流来临时，该PN结106被雪崩击穿，此时ESD电流被灌入栅极区103中，该栅极区103中的体电阻107通常阻值较大，导致栅极区103电压迅速增大并发热，因而对器件造成损伤。
发明内容
有鉴于此，本发明的目的在于提出一种具有静电放电结构的结型场效应管。通过在传统的结型场效应管的漏极和栅极之间，内置一个用于放电的三极管，使得发生ESD电流的时候，能够通过该三极管进行泄流，从而避免栅极被静电击穿的问题。
根据本发明的目的提出的一种结型场效应管，包括源极区、漏极区，以及设置在源极区和漏极区之间的第一栅极区，所述第一栅极区包括第一导电类型的第一势阱和第一重掺区、第二导电类型的第二重掺区、以及栅电极，其中，所述第一重掺区和第二重掺区并列地设置于所述第一势阱中，并和设置于所述栅极区表面的栅电极欧姆接触。
优选地，所述源极区和所述漏极区之间设有第二导电类型的漂移区，所述漂移区、第一势阱和第二重掺区之间形成一个并联在所述漏极区和所述栅极区之间的三极管。
优选地，所述源极区包括设置在所述漂移区上具有第二导电类型的第二势阱、设置在所述第二势阱中具有第二导电类型的第三重掺区，以及与所述第三重掺区欧姆接触的源电极，所述漏极区包括设置在所述漂移区上具有第二导电类型的第三势阱、设置在所述第三势阱中具有第二导电类型的第四重掺区，以及与所述第四重掺区欧姆接触的漏电极，其中所述源极区和所述漏极区非对称的分布在所述第一栅极区的两侧。
优选地，所述第一栅极区和所述漏极区之间设有隔离用的浅沟槽，所述浅沟槽分别向所述第一势阱和第三势阱横向延伸至所述第二重掺区区和所述第四重掺区，其中，所述浅沟槽在所述第三势阱的横向延伸长度至少大于所述浅沟槽在所述第一势阱的横向延伸长度。
优选地，所述第四重掺区靠近所述栅极区的一侧上还设有金属硅化物阻挡层，该金属硅化物阻挡层至少占据部分所述第四重掺区的表面，所述漏电极设置在所述第四重掺区的剩余部分上。
优选地，所述结型场效应管为N型沟道场效应管，所述第一导电类型为P型，所述第二导电类型为N型，所述三极管为NPN三极管。
优选地，所述NPN三极管用于将由所述漏电极涌入的正向ESD电流引流至所述栅电极进行泄放。
优选地，所述结型场效应管为P型沟道场效应管，所述第一导电类型为N型，所述第二导电类型为P型，所述三极管为PNP三极管。
优选地，所述PNP三极管用于将由所述漏电极涌入的反向ESD电流引流至所述栅电极进行泄放。
根据本发明的目的提出的一种用于结型场效应管的静电放电结构，所述结型场效应管包括源极区、漏极区，以及设置在源极区和漏极区之间的第一栅极区，所述源极区和所述漏极区之间设有漂移区，该漂移区具有和所述第一栅极区不同的导电类型，所述静电放电结构包括并联的设置在所述漏极区和所述第一栅极区之间的三极管，所述三极管包括由所述漂移区和所述栅极区构成的第一PN结，和插入在所述栅极区中的第二PN结，其中所述第二PN结通过在第一栅极区注入与所述第一栅极区不同导电类型的重掺区形成，该第二PN结的一端欧姆连接在所述第一栅极区的栅电极上，另一端与所述第一PN结连接。
优选地，所述结型场效应管为N沟通型场效应管，所述三极管为NPN三极管，该NPN三极管用于将由所述漏电极涌入的正向ESD电流引流至所述栅电极进行泄放。
优选地，所述结型场效应管为P沟通型场效应管，所述三极管为PNP三极管，该PNP三极管用于将由所述漏电极涌入的反向ESD电流引流至所述栅电极进行泄放。
本发明通过在栅极区插入一个与栅极区不同导电类型的重掺区，与漏端形成寄生三极管路径，当静电发生时，现由漂移区和栅极势阱之间的PN结形成雪崩击穿，当栅极势阱上的压降达到0.7V时，寄生三极管就会开启，然后将静电电流通过该寄生三极管进行泄流。和现有技术相比，本发明的优势在于：
1、栅极区中增加相反的重掺注入区，与漏端形成寄生三极管路径，利用寄生三极管在静电脉冲下的击穿后回滞特性及低阻特性，可以将电压钳制在较低的水平，从而避免了在栅极区形成高压导致的热击穿，提高了器件的抗静电能力。
2、将漏极端有源区缩小并在漏极端增加金属硅化物阻挡层(Salicide Block，SAB)增加压舱电阻保证寄生三极管的均匀开启。
附图说明
图1是一种传统的N沟道JFET结构示意图。
图2是现有的N沟道结型场效应管的等效电路图。
图3是本发明第一实施方式下的结型场效应管结构示意图。
图4是该第一实施方式下的等效电路图。
图5是对传统JFET器件以及本发明的新型NPN-JFET器件源漏的IV特性曲线比较图。
图6是本发明第二实施方式下的结型场效应管结构示意图。
图7是该第二实施方式下的等效电路图。
图8是本发明第三实施方式下的结型场效应管结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述，但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明是一种具有静电放电结构的结型场效应管，通过在栅极区中插入一个与栅极区不同导电类型的重掺区，与漏端形成寄生三极管路径，当静电发生后，漂移区和栅极势阱之间的PN结形成雪崩击穿，当栅极势阱上的压降达到0.7V时，寄生三极管就会开启，然后将静电电流通过该寄生三极管进行泄流由于NPN三极管在雪崩击穿开启之后，会有一个电压回滞特性(Snapback)并且导通电阻很低，所以能够把栅极区中的电压钳位在一个较小的电压上，避免了栅极被热击穿的风险。
下面，将结合具体实施方式，对本发明的技术方案做详细描述。
请参见图3，图3是本发明第一实施方式下的结型场效应管结构示意图。如图所示，在该实施方式中，结型场效应管为N沟道结型场效应管，包括P型衬底10，位于P型衬底10上的N型漂移区11，位于N型漂移区11的漏极区12、源极区14，位于漏极区12、源极区14之间的第一栅极区13，和位于源极区14相对第一栅极区13另一侧的第二栅极区15。漏极区12、源极区14、第一栅极区13和第二栅极区15之间设有隔离用的浅沟槽16，浅沟槽16横向延伸至漏极区12、源极区14、第一栅极区13和第二栅极区15的各个势阱中。在该N沟道结型场效应管中，第一栅极区13和第二栅极区15与N型漂移区构成了两个PN结，这两个栅极区与N型漂移区的交界处形成耗尽区。工作时，随着栅-源电压|UGS|的增加，耗尽区被扩大，N型漂移区逐渐减小直至夹断，实现控制导电沟道的效果。
源极区14包括设置在N型漂移区11上的N型第二势阱141、设置在第二势阱141中的N型第三重掺区142，以及与第三重掺区142欧姆接触的源电极143。漏极区12包括设置在N型漂移区11上的N型第三势阱121、设置在第三势阱121中的N型第四重掺区122，以及与第四重掺区122欧姆接触的漏电极123。在一种设计中，该源极区14和漏极区12非对称的分布在第一栅极区13的两侧。即对漏极区12做了延展处理，使得该漏极区12的面积(或宽度)明显大于源极区14。
第一栅极区13包括P型的第一势阱131、P型的第一重掺区132、N型的第二重掺区133、以及栅电极134。第一重掺区132和第二重掺区133并列地设置于第一势阱131中，并和设置于第一栅极区13表面的栅电极134欧姆接触。与传统的结型场效应管相比，本发明在第一栅极区13中，插入了一个N型重掺区，相当于让该N型重掺区与P型的第一势阱之间形成了一个PN结，如此一来，N型漂移区11、第一势阱131和第二重掺区133之间形成了一个并联在漏极区12和第一栅极区13之间的NPN三极管。
请参见图4，图4是该第一实施方式下的等效电路图。如图所示，当正向静电电流从漏极涌入器件时，正电压使得NPN三极管17中的第一个PN结(即N型漂移区11和第一势阱131所形成的PN结)发生反偏，随着静电电压逐渐增大，该PN结逐渐进入雪崩击穿。PN结雪崩产生的空穴从漏极区的N型势阱流入栅极区的P型势阱最后被P型势阱中的P+重掺区收集产生电流，导致在P型势阱上形成压降。当P型势阱上的压降达到0.7V时，寄生三极管NPN就会开启。形成一条低阻的通路完成ESD电流从漏端到栅端的泄放。而原本的P型势阱内部体电阻18(RPW)两端的电压被钳位在0.7V，因此只有极少的电流流入，使得该栅极区的发热量大大降低，从而确保了栅极区不被热击穿。
请参见图5，图5是对传统JFET器件以及本发明的新型NPN-JFET器件源漏的IV特性曲线，可以看到新结构几乎不影响JFET本身的IV特性，其通流能力几乎不变。
请参见图6，图6是本发明第二实施方式下的结型场效应管结构示意图。如图所示，在该实施方式中，结型场效应管为P沟道结型场效应管，包括N型衬底10’，位于N型衬底10’上的P型漂移区11’，位于P型漂移区11’上的漏极区12’、源极区14’，位于漏极区12’、源极区14’之间的第一栅极区13’，和位于源极区14’相对第一栅极区13’另一侧的第二栅极区15’。漏极区12’、源极区14’、第一栅极区13’和第二栅极区15’之间设有隔离用的浅沟槽16’，浅沟槽16’横向延伸至漏极区12’、源极区14’、第一栅极区13’和第二栅极区15’的各个势阱中。在该P沟道结型场效应管中，第一栅极区13’和第二栅极区15’与P型漂移区构成了两个PN结，这两个栅极区与P型漂移区的交界处形成耗尽区。工作时，随着栅-源电压UGS的增加，耗尽区被扩大，P型漂移区逐渐减小直至夹断，实现控制导电沟道的效果。
源极区14’包括设置在P型漂移区11’上的P型第二势阱141’、设置在第二势阱141’中的P型第三重掺区142’，以及与第三重掺区142’欧姆接触的源电极143’。漏极区12’包括设置在P型漂移区11’上的P型第三势阱121’、设置在第三势阱121’中的P型第四重掺区122’，以及与第四重掺区122’欧姆接触的漏电极123’。在一种设计中，该源极区14’和漏极区12’非对称的分布在第一栅极区13’的两侧。即对漏极区12’做了延展处理，使得该漏极区12’的面积(或宽度)明显大于源极区14’。
第一栅极区13’包括N型的第一势阱131’、N型的第一重掺区132’、P型的第二重掺区133’、以及栅电极134’。第一重掺区132’和第二重掺区133’并列地设置于第一势阱131’中，并和设置于第一栅极区13’表面的栅电极134’欧姆接触。与传统的结型场效应管相比，本发明在第一栅极区13’中，插入了一个P型重掺区，相当于让该P型重掺区与N型的第一势阱之间形成了一个PN结，如此一来，P型漂移区11’、第一势阱131’和第二重掺区133’之间形成了一个并联在漏极区12’和第一栅极区13’之间的PNP三极管。
请参见图7，图7是该第二实施方式下的等效电路图。如图所示，当反向静电电流从漏极涌入器件时，反向电压使得PNP三极管17’中的第一个PN结(即P型漂移区11’和第一势阱131’所形成的PN结)发生反偏，随着静电电压逐渐增大，该PN结逐渐进入雪崩击穿。PN结雪崩产生的空穴从漏极区的P型势阱流入栅极区的N型势阱最后被N型势阱中的N+重掺区收集产生电流，导致在P型势阱上形成压降。当N型势阱上的压降达到0.7V时，寄生三极管PNP就会开启。形成一条低阻的通路完成ESD电流从漏端到栅端的泄放。而原本的N型势阱内部体电阻18’(RPW)两端的电压被钳位在0.7V，因此只有极少的电流流入，使得该栅极区的发热量大大降低，从而确保了栅极区不被热击穿。
请参见图8，图8是本发明第三实施方式下的结型场效应管结构示意图。如图所示，该第三实施方式中的结型场效应管，在漏极区上增加了一层金属硅化物阻挡层124，该金属硅化物阻挡层124设置在第四重掺区靠近第一栅极区的一侧，并至少占据部分第四重掺区的表面，所述漏电极设置在所述第四重掺区的剩余部分上。
进一步的，实施方式3中的漏极区与实施方式1和2相比，在总体长度保持不变的情况，具有更短的重掺区，如图8中所示，此处的浅沟槽16在第三势阱的横向延伸长度161至少大于浅沟槽在第一势阱的横向延伸长度。
这样做的目的是为了防止寄生在漏极到栅极之间的三极管与传统的LDMOS一样存在内部开启不均匀的问题。在本发明中，一方面将结型场效应管的漏极端重掺区缩短(不改变漏极势阱尺寸)，同时增加金属硅化物阻挡层(Salicide Block，SAB)来增加压仓电阻，保证寄生的三极管能够开启更均匀，来进一步增加JFET器件的ESD鲁棒性。
综上所述，本发明提出了一种具有静电放电结构的结型场效应管，该静电放电结构通过在在漏极区和第一栅极区之间并联的设置一个三极管，该三极管具有由漂移区和栅极区构成的第一PN结，和插入在栅极区中的第二PN结，其中第二PN结通过在第一栅极区注入与所述第一栅极区不同导电类型的重掺区形成，该第二PN结的一端欧姆连接在第一栅极区的栅电极上，另一端与第一PN结连接。当结型场效应管为N沟通型场效应管，该三极管便为NPN三极管，该NPN三极管用于将由漏电极涌入的正向ESD电流引流至所述栅电极进行泄放。当结型场效应管为P沟通型场效应管，该三极管便为PNP三极管，该PNP三极管用于将由漏电极涌入的反向ESD电流引流至栅电极进行泄放。
尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。
Claims (12)
1.一种结型场效应管，其特征在于：包括源极区、漏极区，以及设置在源极区和漏极区之间的第一栅极区，所述第一栅极区包括第一导电类型的第一势阱和第一重掺区、第二导电类型的第二重掺区、以及栅电极，其中，所述第一重掺区和第二重掺区并列地设置于所述第一势阱中，并和设置于所述第一栅极区表面的栅电极欧姆接触。
2.如权利要求1所述的结型场效应管，其特征在于：所述源极区和所述漏极区之间设有第二导电类型的漂移区，所述漂移区、第一势阱和第二重掺区之间形成一个并联在所述漏极区和所述第一栅极区之间的三极管。
3.如权利要求2所述的结型场效应管，其特征在于：所述源极区包括设置在所述漂移区上具有第二导电类型的第二势阱、设置在所述第二势阱中具有第二导电类型的第三重掺区，以及与所述第三重掺区欧姆接触的源电极，所述漏极区包括设置在所述漂移区上具有第二导电类型的第三势阱、设置在所述第三势阱中具有第二导电类型的第四重掺区，以及与所述第四重掺区欧姆接触的漏电极，其中所述源极区和所述漏极区非对称的分布在所述第一栅极区的两侧。
4.如权利要求3所述的结型场效应管，其特征在于：所述第一栅极区和所述漏极区之间设有隔离用的浅沟槽，所述浅沟槽分别向所述第一势阱和第三势阱横向延伸至所述第二重掺区和所述第四重掺区，其中，所述浅沟槽在所述第三势阱的横向延伸长度至少大于所述浅沟槽在所述第一势阱的横向延伸长度。
5.如权利要求3所述的结型场效应管，其特征在于：所述第四重掺区靠近所述第一栅极区的一侧上还设有金属硅化物阻挡层，该金属硅化物阻挡层至少占据部分所述第四重掺区的表面，所述漏电极设置在所述第四重掺区的剩余部分上。
6.如权利要求1-5任意一项所述的结型场效应管，其特征在于：所述结型场效应管为N型沟道场效应管，所述第一导电类型为P型，所述第二导电类型为N型，所述三极管为NPN三极管。
7.如权利要求6所述的结型场效应管，其特征在于：所述NPN三极管用于将由所述漏电极涌入的正向ESD电流引流至所述栅电极进行泄放。
8.如权利要求1-5任意一项所述的结型场效应管，其特征在于：所述结型场效应管为P型沟道场效应管，所述第一导电类型为N型，所述第二导电类型为P型，所述三极管为PNP三极管。
9.如权利要求8所述的结型场效应管，其特征在于：所述PNP三极管用于将由所述漏电极涌入的反向ESD电流引流至所述栅电极进行泄放。
10.一种用于结型场效应管的静电放电结构，所述结型场效应管包括源极区、漏极区，以及设置在源极区和漏极区之间的第一栅极区，所述源极区和所述漏极区之间设有漂移区，该漂移区具有和所述第一栅极区不同的导电类型，其特征在于：所述静电放电结构包括并联的设置在所述漏极区和所述第一栅极区之间的三极管，所述三极管包括由所述漂移区和所述栅极区构成的第一PN结，和插入在所述栅极区中的第二PN结，其中所述第二PN结通过在第一栅极区注入与所述第一栅极区不同导电类型的重掺区形成，该第二PN结的一端欧姆连接在所述第一栅极区的栅电极上，另一端与所述第一PN结连接。
11.如权利要求10所述的静电放电结构，其特征在于：所述结型场效应管为N沟通型场效应管，所述三极管为NPN三极管，该NPN三极管用于将由所述漏电极涌入的正向ESD电流引流至所述栅电极进行泄放。
12.如权利要求10所述的静电放电结构，其特征在于：所述结型场效应管为P沟通型场效应管，所述三极管为PNP三极管，该PNP三极管用于将由所述漏电极涌入的反向ESD电流引流至所述栅电极进行泄放。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911416598.1A CN111180509B (zh) | 2019-12-31 | 2019-12-31 | 一种结型场效应管及其静电放电结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911416598.1A CN111180509B (zh) | 2019-12-31 | 2019-12-31 | 一种结型场效应管及其静电放电结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111180509A true CN111180509A (zh) | 2020-05-19 |
| CN111180509B CN111180509B (zh) | 2022-08-23 |
Family
ID=70657736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911416598.1A Active CN111180509B (zh) | 2019-12-31 | 2019-12-31 | 一种结型场效应管及其静电放电结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111180509B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774417B1 (en) * | 2002-10-23 | 2004-08-10 | Lovoltech, Inc. | Electrostatic discharge protection device for integrated circuits |
| US20100317163A1 (en) * | 2005-10-12 | 2010-12-16 | Seliskar John J | Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof |
| CN103489912A (zh) * | 2012-06-12 | 2014-01-01 | 无锡华润上华半导体有限公司 | 一种高压结型场效应晶体管 |
| CN104465653A (zh) * | 2014-12-31 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | 高压静电保护结构 |
| CN105679820A (zh) * | 2016-03-16 | 2016-06-15 | 上海华虹宏力半导体制造有限公司 | Jfet及其制造方法 |
| CN207458939U (zh) * | 2017-11-02 | 2018-06-05 | 杰华特微电子（杭州）有限公司 | 用于静电保护的可控硅电路及其器件结构 |
| CN108987391A (zh) * | 2018-08-01 | 2018-12-11 | 深圳元顺微电子技术有限公司 | 电源管理芯片及其形成方法 |
-
2019
- 2019-12-31 CN CN201911416598.1A patent/CN111180509B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774417B1 (en) * | 2002-10-23 | 2004-08-10 | Lovoltech, Inc. | Electrostatic discharge protection device for integrated circuits |
| US20100317163A1 (en) * | 2005-10-12 | 2010-12-16 | Seliskar John J | Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof |
| CN103489912A (zh) * | 2012-06-12 | 2014-01-01 | 无锡华润上华半导体有限公司 | 一种高压结型场效应晶体管 |
| CN104465653A (zh) * | 2014-12-31 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | 高压静电保护结构 |
| CN105679820A (zh) * | 2016-03-16 | 2016-06-15 | 上海华虹宏力半导体制造有限公司 | Jfet及其制造方法 |
| CN207458939U (zh) * | 2017-11-02 | 2018-06-05 | 杰华特微电子（杭州）有限公司 | 用于静电保护的可控硅电路及其器件结构 |
| CN108987391A (zh) * | 2018-08-01 | 2018-12-11 | 深圳元顺微电子技术有限公司 | 电源管理芯片及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111180509B (zh) | 2022-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4401500B2 (ja) | 静電放電における寄生バイポーラ効果を低減する半導体装置および方法 | |
| US6861711B2 (en) | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors | |
| US6888710B2 (en) | Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar transistors | |
| US9035375B2 (en) | Field-effect device and manufacturing method thereof | |
| US8804290B2 (en) | Electrostatic discharge protection circuit having buffer stage FET with thicker gate oxide than common-source FET | |
| US10177136B2 (en) | Electrostatic discharge protection device for high voltage | |
| CN101019319A (zh) | 半导体开关装置和电子设备 | |
| US7361957B2 (en) | Device for electrostatic discharge protection and method of manufacturing the same | |
| CN112151620B (zh) | 一种具有esd防护结构的结型场效应管 | |
| US20120256251A1 (en) | Semiconductor device | |
| US8022505B2 (en) | Semiconductor device structure and integrated circuit therefor | |
| JP4421073B2 (ja) | 半導体デバイスの保護回路および方法 | |
| US6075271A (en) | Semiconductor device inhibiting parasitic effects during electrostatic discharge | |
| US6864537B1 (en) | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors | |
| KR100200538B1 (ko) | 부성 저항 특성을 갖는 보호소자를 구비한 반도체장치 | |
| KR20070004935A (ko) | 에벌런치 보호를 갖는 고 전류 ｍｏｓ 디바이스 및 동작방법 | |
| JP3665367B2 (ja) | 半導体装置 | |
| CN110277384B (zh) | 防静电金属氧化物半导体场效应管结构 | |
| CN111180509B (zh) | 一种结型场效应管及其静电放电结构 | |
| KR100504203B1 (ko) | 반도체장치의 보호소자 | |
| US6707653B2 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit | |
| CN113192948A (zh) | 半导体器件 | |
| KR20070052912A (ko) | 반도체회로용 정전기 보호소자 | |
| US20230418319A1 (en) | Semiconductor transistors having minimum gate-to-source voltage clamp circuits | |
| KR101944190B1 (ko) | 정전기 방전 보호소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province Applicant after: Jiehuate Microelectronics Co.,Ltd. Address before: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province Applicant before: JOULWATT TECHNOLOGY Inc.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |