WO2015018170A1 - 一种vdmos器件的条形元胞结构及其制作方法 - Google Patents

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魏峰
唐红祥
张新
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无锡华润华晶微电子有限公司
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    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the invention relates to a strip cell structure of a VDM0S device and a manufacturing method thereof.
  • the present invention is incorporated herein by reference in its entirety in its entirety in its entirety in its entirety in the the the the the the the the the the the the the the the the the
  • the present invention relates to the field of semiconductor technologies, and in particular to the field of power semiconductor device technologies, and in particular to a strip cell structure of a VDMOS device and a method of fabricating the same.
  • the VDMOS (Ver t i ca l Doub le-di ffused Meta l Oxide Semi-conductor) device is a power semiconductor device having the advantages of both a bipolar transistor and a conventional MOS device. Compared with bipolar transistors, it has fast switching speed, low switching loss, high input impedance, low driving power, good frequency characteristics, high translinearity, and no secondary breakdown and safety of bipolar power devices. The work area is great. Therefore, VDMOS devices are ideal power semiconductor devices for both switching and linear applications.
  • VDM0S devices An important indicator for VDM0S devices is the size of the on-resistance. As VDM0S devices have evolved, their structures have continually been improved to reduce on-resistance as much as possible, thereby increasing the ability to conduct current.
  • the strip cell structure of the N-channel enhancement type VDMOS device includes: a drain region 101; N-epitaxial layer 102 over the region; first P-well region 103 and second P-well region 108 located within N- epitaxial layer 102; first N+ source region 104 embedded in first P-well region 103 And a second N+ source region 107 embedded in the second P-well region 108; a gate oxide layer 106 on the N- epitaxial layer 102; and a polysilicon layer 105 on the gate oxide layer 106.
  • the channel is mainly formed in the first
  • the N+ source region 104 is between the first P-well region 103 and the second N+ source region 107 and the second P-well region 108, and the width and area of the channel are limited. Therefore, as shown in FIG. 1, in the strip cell structure of the VDMOS device of the prior art, the N- epitaxial layer 102 at a position below the polysilicon layer 105 is not fully utilized, so that the channel is not effectively increased.
  • the width and area make the strip cell structure have a large on-resistance and a limited current conduction capability.
  • the embodiments of the present invention provide a cell structure of a VDMOS device and a method for fabricating the same to solve the technical problems mentioned in the above background art.
  • an embodiment of the present invention provides a strip cell structure of a VDMOS device, where the strip cell structure includes:
  • a lateral channel located in the epitaxial layer, a first well region and a second well region, and a first source region embedded in the first well region and a second source region embedded in the second well region
  • the lateral channel comprises a channel well region and a channel source region embedded in the channel well region
  • a polysilicon layer on the gate oxide layer wherein a direction of a long side of the polysilicon layer is perpendicular to the lateral channel.
  • the channel well region is respectively connected to the first well region and the second well region at two ends of the lateral channel, and the channel source region is at both ends of the lateral channel Connected to the first source region and the second source region, respectively.
  • a channel length formed between the channel source region and the channel well region and a channel length formed between the first source region and the first well region and The channel length formed between the second source region and the second well region is the same.
  • the lateral channel comprises a lateral channel or a plurality of lateral channels. Further, the plurality of lateral channels are uniformly arranged along a direction of a long side of the polysilicon layer, wherein a distance between any two adjacent lateral channels is 20 ⁇ m.
  • the embodiment of the present invention further provides a method for fabricating a strip cell structure of a VDM0S device, and the method for fabricating the strip cell structure includes the following steps:
  • a lateral channel Forming a lateral channel, a first well region and a second well region in the epitaxial layer, and forming a first source region embedded in the first well region and a second source embedded in the second well region a region, wherein the lateral channel includes a channel well region and a channel source region embedded in the channel well region;
  • a polysilicon layer is formed on the gate oxide layer, wherein a direction of a long side of the polysilicon layer is perpendicular to the lateral channel.
  • the channel well region is respectively connected to the first well region and the second well region at two ends of the lateral channel, and the channel source region is at both ends of the lateral channel Connected to the first source region and the second source region, respectively.
  • a channel length formed between the channel source region and the channel well region and a channel length formed between the first source region and the first well region and The channel length formed between the second source region and the second well region is the same.
  • the lateral channel comprises a lateral channel or a plurality of lateral channels.
  • the plurality of lateral channels are uniformly arranged along a direction of a long side of the polysilicon layer, wherein a distance between any two adjacent lateral channels is 20 ⁇ m.
  • the strip cell structure of the VDMOS device proposed by the embodiment of the present invention and the manufacturing method thereof, by adding a lateral channel perpendicular to the direction of the long side of the polysilicon layer in the epitaxial layer under the polysilicon layer, thereby increasing the cell structure
  • the channel width increases the channel area accordingly, which can effectively reduce the on-resistance and improve the current conduction capability.
  • the strip cell structure of the present invention can achieve the purpose of reducing the number of cells in the VDMOS device, significantly reducing the area of the chip, thereby reducing the unit cost of the chip.
  • FIG. 1 is a perspective structural view of a strip cell structure of an N-channel enhancement type VDMOS device according to the prior art
  • FIG. 1 is a structural diagram of a strip cell structure of an N-channel enhancement type VDMOS device according to a first embodiment of the present invention
  • Figure 3 is a cross-sectional view of the strip cell structure of Figure 2 in the X-axis direction at a lateral channel position
  • Figure 4 is a cross-sectional view of the strip cell structure of Figure 2 in a Y-axis direction at a lateral channel position
  • 5 is a flow chart showing a method of fabricating a strip cell structure of an N-channel enhancement type VDMOS device according to a second embodiment of the present invention.
  • 101 a drain region; 102, an N- epitaxial layer; 103, a first P-well region; 104, a first N+ source region; 105, a polysilicon layer; 106, a gate oxide layer; 107, a second N+ source region; a second P-well region;
  • 201 a drain region; 202, an N- epitaxial layer; 203, a first P-well region; 204, a first N+ source region; 205, a polysilicon layer; 206, a gate oxide layer; 207, a second N+ source region; a second P-well region; 209, a lateral channel;
  • N-epitaxial layer 301, N-epitaxial layer; 302, P-well region; 303, N+ source region;
  • N- epitaxial layer 402, channel P-well region; 403, channel N+ source region.
  • the strip cell structure of the N-channel enhancement type VDMOS device and the manufacturing method thereof are taken as a specific embodiment. To explain the invention. It should be noted that the present invention is not limited to the N-channel enhanced VDM0S.
  • the strip cell structure of the device and the method of fabricating the same the same applies to the strip cell structure of other types of VDM0S devices. In other words, the N-channel is replaced by the P-channel or the enhanced type is replaced.
  • the strip cell structure of the VDMOS device obtained by the depletion type and the method of fabricating the same are also applicable to the present invention.
  • FIG. 2-4 A first embodiment of the present invention is shown in Figures 2-4.
  • Fig. 2 is a structural diagram showing a strip cell structure of an N-channel enhancement type VDMOS device according to a first embodiment of the present invention.
  • the strip cell structure of the N-channel enhancement type VDMOS device includes: a drain region 201; an N- epitaxial layer 202 on the drain region 201; and a lateral direction in the N- epitaxial layer 202.
  • the lateral channel 209 includes a channel P-well region and a channel N+ source region (channel P-well region and trench) embedded in the channel P-well region a gate oxide layer 206 on the N- epitaxial layer 202, wherein the gate oxide layer 206 completely covers the lateral channel 209; and is located on the gate oxide layer 206.
  • the polysilicon layer 205 wherein the direction of the long side of the polysilicon layer 205 and the lateral channel hang in the embodiment.
  • the direction of the long side of the polysilicon layer is consistent with the Y-axis direction.
  • the lateral channel is along the X-axis direction. Since the X-axis and the Y-axis are perpendicular to each other, the direction of the long side of the polysilicon layer is perpendicular to the lateral channel.
  • Figure 3 is a cross-sectional view of the strip cell structure of Figure 2 taken along the X-axis direction at a lateral channel position.
  • the channel P-well region is respectively opposite to the first P-well region and the first end of the lateral channel
  • the two P-well regions are connected, and the channel N+ source regions are respectively connected to the first N+ source region and the second N+ source region at both ends of the lateral channel.
  • the channel area is made larger by effectively utilizing the space under the polysilicon layer, whereby the on-resistance can be lowered and the on-current can be improved. If the same on-current capability, the strip cell structure in this embodiment can achieve the purpose of reducing the number of cells in the VDMOS device, the chip area is significantly reduced, thereby reducing the unit cost of the chip.
  • FIG. 4 is a cross-sectional view of the strip cell structure of FIG. 2 in the Y-axis direction at a lateral channel position.
  • Figure 4 As shown, the channel P-well region 402 and the channel N+ source region 40 embedded in the channel P-well region are in a preferred embodiment of the present embodiment, in the trench a channel length formed between the channel N+ source region and the channel P-well region and a channel length formed between the first N+ source region and the first P-well region and The channel length formed between the two source regions N+ and the second P-well region is the same. This can make the newly added channel and the original channel of the strip cell structure of the VDM0S device uniformly generate a conduction current to prevent the instability of the device caused by the local conduction current being too large or too small.
  • the VDM0S device of the strip cell structure of the present invention can also be referred to as "H-FET (Field Effect Trans is tor, field effect transistor, Referred to as FET) "Structural VDM0S device.
  • H-FET Field Effect Trans is tor, field effect transistor, Referred to as FET
  • Structural VDM0S device the invention is not limited to a lateral channel and is equally applicable to a plurality of lateral channels. More importantly, the ability to increase the conduction current of the strip cell structure increased by only one lateral channel is 4 , small and negligible. Only the addition of multiple lateral channels in the strip cell structure will have a significant effect on increasing the on current.
  • the plurality of lateral channels are uniformly arranged along a direction of a long side of the polysilicon layer, wherein between any two adjacent lateral channels The distance is 20 ⁇ ⁇ . This can make the generated conduction current uniform and stable. If the distance between any two lateral channels is too small or too dense, the resistance of the parasitic JFET (Junction Field Effect Transistor) will increase, thereby reducing the ability to conduct current.
  • JFET Joint Field Effect Transistor
  • the strip cell structure of the N-channel enhancement type VDMOS device proposed by the first embodiment of the present invention, a lateral channel perpendicular to the direction of the long side of the polysilicon layer is added in the epitaxial layer under the polysilicon layer, and then increased
  • the channel width of the cell structure increases the channel area accordingly, thereby effectively reducing the on-resistance and increasing the ability to conduct current.
  • the strip cell structure of the present invention can achieve the purpose of reducing the number of cells in the VDMOS device, significantly reducing the area of the chip, thereby reducing the unit cost of the chip.
  • FIG. 1 A second embodiment of the present invention is shown in FIG. 1
  • FIG. 5 is a flow chart showing a method of fabricating a strip cell structure of an N-channel enhancement type VDMOS device according to a second embodiment of the present invention, and the flow is as follows:
  • Step S501 forming an N- epitaxial layer on the drain region.
  • an epitaxial layer is grown on the drain region while being N-type ion lightly doped to form the N- epitaxial layer.
  • Step S502 forming a lateral channel, a P-well region, and an N+ source region embedded in the P-well region in the N- epitaxial layer.
  • the lateral channel includes a channel P-well region and a channel N+ source region embedded in the channel P-well region; the P-well region includes a first P-well region And a second P-well region; the N+ source region includes a first N+ source region and a second N+ source region. Forming a first P-well region and a second P-well region in the N- epitaxial layer and forming the first N+ source region embedded in the first P-well region and embedded in the second The second N+ source region in the P-well region.
  • the channel P-well region, the first P-well region, and the second P-well a region Forming, on the N- epitaxial layer, photolithography, P-doping, and P-annealing to form the channel P-well region, the first P-well region, and the second P-well a region; the channel N+ source region, the first N+ source region, and the second N+ source region are then formed by photolithography, N+ doping, and N+ annealing.
  • Step S503 forming a gate oxide layer on the N- epitaxial layer, wherein the gate oxide layer completely covers the lateral channel.
  • the gate oxide layer is formed on the N- epitaxial layer by gate oxidation.
  • Step S504 forming a polysilicon layer on the gate oxide layer, wherein a direction of a long side of the polysilicon layer is perpendicular to the lateral channel.
  • a process of depositing polysilicon, lithography polysilicon, and etching is performed on the gate oxide layer to form a polysilicon layer.
  • the channel P-well region is respectively connected to the first P-well region and the second P-well region at both ends of the lateral channel.
  • the channel N+ source region is connected to the first N+ source region and the second N+ source region at two ends of the lateral channel, respectively.
  • a channel length formed between the channel N+ source region and the channel P-well region is in the first N+ source region and the first A channel length formed between a P-well region and a channel length formed between the second source region N+ and the second P-well region are the same.
  • the number of the lateral channels is one or more. Adding a lateral channel has little effect on increasing the on-current. However, adding multiple lateral channels will only contribute to increasing the on-current.
  • the plurality of lateral channels are uniformly arranged along a direction in which the long sides of the polysilicon layer are located, wherein a distance between any two adjacent lateral channels is 20 ⁇ . This can make the generated conduction current uniform and stable. If the distance between any two lateral channels is too small or too dense, the resistance of the parasitic JFET (Junctional Field Effect Transistor) will increase, thereby reducing the current conduction capability. .
  • JFET Joint Field Effect Transistor
  • the method for fabricating the strip cell structure of the VDM0S device according to the second embodiment of the present invention increases the cell structure by adding a lateral channel perpendicular to the direction of the long side of the polysilicon layer in the epitaxial layer under the polysilicon layer.
  • the channel width increases the channel area accordingly, which can effectively reduce the on-resistance and improve the current conduction capability.

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Abstract

本发明公开了一种VDMOS器件的条形元胞结构及其制作方法，所述条形元胞结构包括：漏区；位于漏区上的外延层；位于所述外延层内的横向沟道、第一阱区、第二阱区以及嵌入在所述第一阱区中的第一源区、嵌入在所述第二阱区中的第二源区，其中，所述横向沟道包括沟道阱区和嵌入在沟道阱区中的沟道源区；位于所述外延层上的栅氧化层，所述栅氧化层完全覆盖所述横向沟道；位于所述栅氧化层上的多晶硅层，所述多晶硅层的长边所在方向与所述横向沟道垂直。本发明通过在多晶硅层下的外延层中增加垂直于多晶硅层的长边所在方向的横向沟道，增加了元胞结构的沟道宽度和面积，能够有效地降低导通电阻，提高电流导通能力。

Description

说 明 书 一种 VDM0S器件的条形元胞结构及其制作方法 本专利申请要求于 2013年 08月 09日提交的、 申请号为 201310348186.5、 申请人为无锡华润华晶微电子有限公司、 发明名称为 "一种 VDM0S 器件的条形 元胞结构及其制作方法" 的中国专利申请的优先权， 该申请的全文以引用的方 式并入本申请中。
技术领域
本发明涉及半导体技术领域， 具体涉及功率半导体器件技术领域， 尤其涉 及一种 VDM0S器件的条形元胞结构及其制作方法。
背景技术
VDMOS ( Ver t i ca l Doub le-di ffused Meta l Oxide Semi conductor，垂直双 扩散金属氧化物半导体） 器件， 是同时具有双极型晶体管和普通 M0S 器件的优 点的功率半导体器件。 与双极型晶体管相比， 它具备开关速度快， 开关损耗小， 输入阻抗高， 驱动功率小， 频率特性好， 跨导线性度高， 没有双极型功率器件 的二次击穿问题和安全工作区大等优点。 因此， 不论是作为开关应用还是线性 应用， VDM0S器件都是理想的功率半导体器件。
对于 VDM0S 器件而言， 它的一个重要指标是导通电阻的大小。 随着 VDM0S 器件的发展， 其结构不断地得到改进， 以尽可能地降低导通电阻， 从而提高导 通电流的能力。
图 1示出了现有技术中的 N沟道增强型 VDM0S器件的条形元胞结构的立体 结构图， 该 N沟道增强型 VDM0S器件的条形元胞结构包括： 漏区 101 ; 位于漏区 上的 N-外延层 102;位于 N-外延层 102内的第一 P-阱区 103和第二 P-阱区 108; 嵌入在第一 P-阱区 103中的第一 N+源区 104和嵌入在第二 P-阱区 108中的第二 N+源区 107 ; 位于 N-外延层 102上的栅氧化层 106; 位于栅氧化层 106上的多晶 硅层 105。 对于现有技术中的 VDM0S器件的条形元胞结构， 沟道主要形成于第一 N+源区 1 04与第一 P-阱区 103之间以及第二 N+源区 1 07与第二 P-阱区 1 08之间， 而沟道的宽度和面积是有限的。 因此， 如图 1所示， 在现有技术中的 VDM0S器 件的条形元胞结构中， 在多晶硅层 105下方位置的 N-外延层 102没有被充分地 利用， 从而没有有效地增加沟道的宽度和面积， 使得该条形元胞结构的导通电 阻较大， 而电流导通能力有限。
发明内容
有鉴于此， 本发明实施例提供一种 VDM0S 器件的元胞结构及其制作方法， 来解决以上背景技术部分提到的技术问题。
一方面， 本发明实施例提供了一种 VDM0S 器件的条形元胞结构， 所述条形 元胞结构包括：
漏区；
位于漏区上的外延层；
位于所述外延层内的横向沟道、 第一阱区和第二阱区以及嵌入在所述第一 阱区中的第一源区和嵌入在所述第二阱区中的第二源区， 其中， 所述横向沟道 包括沟道阱区和嵌入在沟道阱区中的沟道源区；
位于所述外延层上的栅氧化层， 其中， 所述栅氧化层完全覆盖所述横向沟 ¾; 和
位于所述栅氧化层上的多晶硅层， 其中， 所述多晶硅层的长边所在方向与 所述横向沟道垂直。
进一步的， 所述沟道阱区在所述横向沟道的两端分别与所述第一阱区和所 述第二阱区连接， 所述沟道源区在所述横向沟道的两端分别与所述第一源区和 所述第二源区连接。
进一步的， 在所述沟道源区和所述沟道阱区之间形成的沟道长度与在所述 第一源区和所述第一阱区之间形成的沟道长度以及在所述第二源区和所述第二 阱区之间形成的沟道长度相同。
进一步的， 所述横向沟道包括一个横向沟道或多个横向沟道。 进一步的， 所述多个横向沟道沿所述多晶硅层的长边所在方向均匀地排列， 其中， 任意两个相邻的所述横向沟道之间的距离为 20 μ m。
相应的， 本发明实施例还提供了一种 VDM0S 器件的条形元胞结构的制作方 法， 所述条形元胞结构的制作方法包括以下步骤：
形成漏区；
在漏区上形成外延层；
在所述外延层内形成横向沟道、 第一阱区和第二阱区以及形成嵌入在所述 第一阱区中的第一源区和嵌入在所述第二阱区中的第二源区， 其中， 所述横向 沟道包括沟道阱区和嵌入在沟道阱区中的沟道源区；
在所述外延层上形成栅氧化层， 其中， 所述栅氧化层完全覆盖所述横向沟 道； 以及
在所述栅氧化层上形成多晶硅层， 其中， 所述多晶硅层的长边所在方向与 所述横向沟道垂直。
进一步的， 所述沟道阱区在所述横向沟道的两端分别与所述第一阱区和所 述第二阱区连接， 所述沟道源区在所述横向沟道的两端分别与所述第一源区和 所述第二源区连接。
进一步的， 在所述沟道源区和所述沟道阱区之间形成的沟道长度与在所述 第一源区和所述第一阱区之间形成的沟道长度以及在所述第二源区和所述第二 阱区之间形成的沟道长度相同。
进一步的， 所述横向沟道包括一个横向沟道或多个横向沟道。
进一步的， 所述多个横向沟道沿所述多晶硅层的长边所在方向均匀地排列， 其中 , 任意两个相邻的所述横向沟道之间的距离为 20 μ m。
本发明实施例提出的 VDM0S 器件的条形元胞结构及其制作方法， 通过在多 晶硅层下的外延层中增加垂直于多晶硅层的长边所在方向的横向沟道， 继而增 加了元胞结构的沟道宽度， 相应地增加了沟道面积， 从而可以有效地降低导通 电阻， 提高电流导通能力。 在相同的导通电流能力下， 本发明的条形元胞结构 能够达到减少 VDM0S 器件中的元胞数目的目的， 使芯片的面积显著地减小， 从 而降低芯片的单位成本。 附图说明
图 1是根据现有技术的 N沟道增强型 VDM0S器件的条形元胞结构的立体结 构图；
图 1是根据本发明第一实施例的 N沟道增强型 VDM0S器件的条形元胞结构 的结构图；
图 3是图 2的条形元胞结构在横向沟道位置处沿 X轴方向的剖面图； 图 4是图 2的条形元胞结构在横向沟道位置处沿 Y轴方向的剖面图； 图 5是根据本发明第二实施例的 N沟道增强型 VDM0S器件的条形元胞结构 的制作方法的流程图。
图中的附图标记所分别指代的技术特征为：
101、 漏区； 102、 N-外延层； 103、 第一 P-阱区； 104、 第一 N+源区； 105、 多晶硅层； 106、 栅氧化层； 107、 第二 N+源区； 108、 第二 P-阱区；
201、 漏区； 202、 N-外延层； 203、 第一 P-阱区； 204、 第一 N+源区； 205、 多晶硅层； 206、 栅氧化层； 207、 第二 N+源区； 208、 第二 P-阱区； 209、 横向 沟道；
301、 N -外延层; 302、 P-阱区； 303、 N+源区;
401、 N-外延层； 402、 沟道 P-阱区； 403、 沟道 N+源区。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。 可以理解的是， 此 处所描述的具体实施例仅仅用于解释本发明， 而非对本发明的限定。 另外还需 要说明的是， 为了便于描述， 附图中仅示出了与本发明相关的部分而非全部内 容。
由于目前在 VDM0S器件中， 被最广泛应用的是 N沟道增强型的 VDM0S器件， 所以此处就以 N沟道增强型的 VDM0S器件的条形元胞结构及其制作方法作为具 体实施例， 来解释本发明。 需要说明的是， 本发明不限于 N沟道增强型的 VDM0S 器件的条形元胞结构及其制作方法， 对于其他类型的 VDM0S 器件的条形元胞结 构， 本发明也同样适用， 换句话说， 将 N沟道换成 P沟道或将增强型换成耗尽 型所得到的 VDM0S器件的条形元胞结构及其制作方法， 也同样适用于本发明。
在图 2-4中示出了本发明的第一实施例。
图 2是根据本发明第一实施例的 N沟道增强型 VDM0S器件的条形元胞结构 的结构图。 如图 2所示， 所述 N沟道增强型 VDM0S器件的条形元胞结构包括： 漏区 201 ; 位于漏区 201上的 N-外延层 202; 位于所述 N-外延层 202内的横向 沟道 209、 第一 P-阱区 203和第二 P-阱区 208以及嵌入在所述第一 P-阱区 203 中的第一 N+源区 204和嵌入在所述第二 P-阱区 208中的第二 N+源区 207,其中， 所述横向沟道 209包括沟道 P-阱区和嵌入在沟道 P-阱区中的沟道 N+源区（沟道 P-阱区和沟道 N+源区见图 4 ) ； 位于所述 N-外延层 202上的栅氧化层 206， 其 中， 所述栅氧化层 206完全覆盖所述横向沟道 209; 和位于所述栅氧化层 206上 的多晶硅层 205， 其中， 所述多晶硅层 205的长边所在方向与所述横向沟道垂 在本实施例中， 如图 2所示， 所述多晶硅层的长边所在方向与 Y轴方向一 致； 所述横向沟道是沿 X轴方向。 因为 X轴与 Y轴互相垂直， 所以所述多晶硅 层的长边所在方向与所述横向沟道是垂直的。
图 3是图 2的条形元胞结构在横向沟道位置处沿 X轴方向的剖面图。 如图 3 所示， 在本实施例的一种优选的实施方式中， 所述沟道 P-阱区在所述横向沟道 的两端分别与所述第一 P-阱区和所述第二 P-阱区连接， 所述沟道 N+源区在所述 横向沟道的两端分别与所述第一 N+源区和所述第二 N+源区连接。 这样做能够使 本实施例中的 VDM0S器件的条形元胞结构的沟道比现有技术中的 VDM0S器件的 条形元胞结构的沟道更宽。 根据导通电流与沟道的宽度与长度之比成正比， 当 沟道宽度增加时， 导通电流增大。 在沟道长度没有改变的情况下， 通过有效地 利用所述多晶硅层下方的空间， 使沟道面积变大， 从而可以降低导通电阻， 提 高导通电流的能力。 如果在相同的导通电流能力下， 本实施例中的条形元胞结 构能够达到减少 VDM0S 器件中的元胞数目的目的， 使芯片的面积显著地减小， 从而降低芯片的单位成本。
图 4是图 2的条形元胞结构在横向沟道位置处沿 Y轴方向的剖面图。 如图 4 所示，所述沟道 P-阱区 402和嵌入在所述沟道 P-阱区中的所述沟道 N+源区 40 在本实施例的一种优选的实施方式中 , 在所述沟道 N+源区与所述沟道 P-阱 区之间形成的沟道长度与在所述第一 N+源区和所述第一 P-阱区之间形成的沟道 长度以及在所述第二源区 N+和所述第二 P-阱区之间形成的沟道长度相同。 这样 做能够使新增加的沟道与 VDM0S 器件的条形元胞结构原有的沟道均匀地产生导 通电流， 防止发生局部导通电流过大或过小的情况而造成器件的不稳定。
在本实施例中， 为了画图和描述的方便， 只给出了一个横向沟道。 由于所 述横向沟道在图 2中看起来呈现 "H" 的形状， 也可以把本发明的条形元胞结构 的 VDM0S 器件称为 "H-FET ( Field Effect Trans i s tor,场效应晶体管， 简称 场效应管） " 结构的 VDM0S 器件。 但本发明并不限于一个横向沟道， 对于多个 横向沟道同样适用。 更重要的是， 只增加一个横向沟道所提高的条形元胞结构 的导通电流的能力是 4艮小的， 可以忽略不计。 只有在条形元胞结构中增加多个 横向沟道才会对提高导通电流起明显作用。
在本发明实施例的一种优选的实施方式中， 所述多个横向沟道沿所述多晶 硅层的长边所在方向均匀地排列， 其中， 任意两个相邻的所述横向沟道之间的 距离为 20 μ ηι。 这样做能够使产生的导通电流均匀、 稳定。 如果任意两个横向沟 道之间的距离过小或排列过密， 会使寄生 JFET ( Junct ion Field Effect Trans i s tor , 结型场效应晶体管） 电阻增大， 从而降低导通电流的能力。
在本发明第一实施例提出的 N沟道增强型 VDM0S器件的条形元胞结构中， 通过在多晶硅层下方的外延层中增加垂直于多晶硅层的长边所在方向的横向沟 道， 继而增加了元胞结构的沟道宽度， 相应地增加了沟道面积， 从而可以有效 地降低导通电阻， 增加导通电流的能力。 在相同的导通电流能力下， 本发明的 条形元胞结构能够达到减少 VDM0S 器件中的元胞数目的目的， 使芯片的面积显 著地减小， 从而降低芯片的单位成本。
在图 5中示出了本发明的第二实施例。
图 5是根据本发明第二实施例的 N沟道增强型 VDM0S器件的条形元胞结构 的制作方法的流程图， 所示流程如下：
步骤 S501 : 在漏区上形成 N-外延层。 在本实施例中， 在所述漏区上生长得到外延层， 同时对其进行 N型离子轻 掺杂形成所述 N-外延层。
步驟 S502: 在所述 N-外延层中形成横向沟道、 P-阱区以及嵌入在 P-阱区中 的 N+源区。
在本实施例中， 所述横向沟道包括沟道 P-阱区和嵌入在所述沟道 P-阱区中 的沟道 N+源区； 所述 P-阱区包括第一 P-阱区和第二 P-阱区； 所述 N+源区包括 第一 N+源区和第二 N+源区。 在所述 N-外延层中形成第一 P-阱区和第二 P-阱区 以及形成嵌入在所述第一 P-阱区中的所述第一 N+源区和嵌入在所述第二 P-阱区 中的所述第二 N+源区。
在所述 N-外延层上， 先经过光刻、 P-掺杂和 P-退火， 从而形成所述沟道 P- 阱区、 所述第一 P-阱区和所述第二 P-阱区； 然后再经过光刻、 N+掺杂和 N+退火 而形成所述沟道 N+源区、 所述第一 N+源区和所述第二 N+源区。
步骤 S503: 在所述 N-外延层上形成栅氧化层， 其中， 所述栅氧化层完全覆 盖所述横向沟道。
在本实施例中， 在 N-外延层上， 经过栅氧化， 形成所述栅氧化层。
步骤 S504 : 在所述栅氧化层上形成多晶硅层， 其中， 所述多晶硅层的长边 所在方向与所述横向沟道垂直。
在本实施例中， 在所述栅氧化层上进行淀积多晶硅、 光刻多晶硅及刻蚀的 工艺流程， 而形成多晶硅层。
在本施例的一种优选的实施方式中， 所述沟道 P-阱区在所述横向沟道的两 端分别与所述第一 P-阱区和所述第二 P-阱区连接， 所述沟道 N+源区在所述横向 沟道的两端分别与所述第一 N+源区和所述第二 N+源区连接。 这样做能够使新形 成的沟道与 VDM0S 器件的条形元胞结构原有的沟道相比变宽了许多。 在沟道长 度没有改变的情况下， 通过有效地利用所述多晶硅层下方的空间， 使沟道面积 变大， 从而降低导通电阻， 提高导通电流能力。
在本实施例的一种优选的实施方式中 , 在所述沟道 N+源区与所述沟道 P-阱 区之间形成的沟道长度与在所述第一 N+源区和所述第一 P-阱区之间形成的沟道 长度以及在所述第二源区 N+和所述第二 P-阱区之间形成的沟道长度相同。 这样 做使新增加的沟道与 VDM0S 器件的条形元胞结构原有的沟道相比， 能够均匀地 产生导通电流， 以防止产生局部导通电流过大或过小的情况而造成器件的不稳 定。
在本发明实施例的一种优选的实施方式中， 所述横向沟道个数为一个或多 个。 增加一个横向沟道， 对于提高导通电流几乎不起作用。 然而， 增加多个横 向沟道， 才会对提高导通电流起作用。 所述多个横向沟道沿所述多晶硅层的长 边所在方向均匀地排列， 其中， 任意两个相邻的所述横向沟道之间的距离为 20 μ ηι。 这样做能够使产生的导通电流均匀、 稳定。 如果任意两个横向沟道之间的 距离过小或排列过密， 会使寄生 JFET ( Junc t ion Fi eld Ef fect Trans i s tor , 结型场效应晶体管） 电阻增大， 从而降低电流导通能力。
本发明第二实施例提出的 VDM0S 器件的条形元胞结构的制作方法， 通过在 多晶硅层下方的外延层中增加垂直于多晶硅层的长边所在方向的横向沟道， 继 而增加了元胞结构的沟道宽度， 相应地增加了沟道面积， 从而可以有效地降低 导通电阻， 提高电流导通能力。
注意， 上述仅为本发明的较佳实施例及所运用技术原理。 本领域技术人员 会理解， 本发明不限于这里所述的特定实施例， 本领域技术人员能够进行各种 明显的变化、 重新调整和替代而不会脱离本发明的保护范围。 因此， 虽然通过 以上实施例对本发明进行了较为详细的说明， 但是本发明不仅仅限于以上实施 例， 在不脱离本发明构思的情况下， 还可以包括更多其他等效实施例， 而本发 明的保护范围由所附的权利要求范围决定。

Claims

权 利 要 求 书
1、一种 VDM0S器件的条形元胞结构，其特征在于， 所述条形元^ ^结构包括： 漏区；
位于所述漏区上的外延层；
位于所述外延层内的横向沟道、 第一阱区和第二阱区以及嵌入在所述第一 阱区中的第一源区和嵌入在所述第二阱区中的第二源区， 其中， 所述横向沟道 包括沟道阱区和嵌入在所述沟道阱区中的沟道源区；
位于所述外延层上的栅氧化层， 其中， 所述栅氧化层完全覆盖所述横向沟 i ; 和
位于所述栅氧化层上的多晶硅层， 其中， 所述多晶硅层的长边所在方向与 所述横向沟道垂直。
2、 根据权利要求 1所述的 VDM0S器件的条形元胞结构， 其特征在于， 所述 沟道阱区在所述横向沟道的两端分别与所述第一阱区和所述第二阱区连接， 所 述沟道源区在所述横向沟道的两端分别与所述第一源区和所述第二源区连接。
3、 根据权利要求 2所述的 VDM0S器件的条形元胞结构， 其特征在于， 在所 述沟道源区和所述沟道阱区之间形成的沟道长度与在所述第一源区和所述笫一 阱区之间形成的沟道长度以及在所述第二源区和所述第二阱区之间形成的沟道 长度相同。
4、 根据权利要求 3所述的 VDM0S器件的条形元胞结构， 其特征在于， 所述 横向沟道包括一个横向沟道或多个横向沟道。
5、 根据权利要求 4所述的 VDM0S器件的条形元胞结构， 其特征在于， 所述 多个横向沟道沿所述多晶硅层的长边所在方向均匀地排列， 其中， 任意两个相 邻的所述横向沟道之间的距离为 20 μ ιπ。
6、 一种 VDM0S器件的条形元胞结构的制作方法， 其特征在于， 所述制作方 法包括以下步骤：
形成漏区；
在漏区上形成外延层；
在所述外延层内形成横向沟道、 第一阱区和第二阱区以及形成嵌入在所述 第一阱区中的第一源区和嵌入在所述第二阱区中的第二源区， 其中， 所述横向 沟道包括沟道阱区和嵌入在所述沟道阱区中的沟道源区；
在所述外延层上形成栅氧化层， 其中， 所述栅氧化层完全覆盖所述横向沟 道； 以及
在所述栅氧化层上形成多晶硅层， 其中， 所述多晶硅层的长边所在方向与 所述横向沟道垂直。
7、 根据权利要求 6所述的 VDM0S器件的条形元胞结构， 其特征在于， 所述 沟道阱区在所述横向沟道的两端分别与所述第一阱区和所述第二阱区连接， 所 述沟道源区在所述横向沟道的两端分别与所述第一源区和所述第二源区连接。
8、 根据权利要求 7所述的 VDM0S器件的条形元胞结构， 其特征在于， 在所 述沟道源区和所述沟道阱区之间形成的沟道长度与在所述第一源区和所述第一— 阱区间形成的沟道长度以及在所述第二源区和所述第二阱区之间形成的沟道长 度相同。
9、 根据权利要求 8所述的 VDM0S器件的条形元胞结构， 其特征在于， 所述 横向沟道包括一个横向沟道或多个横向沟道。
10、 根据权利要求 9所述的 VDM0S器件的条形元胞结构， 其特征在于， 所 述多个横向沟道沿所述多晶硅层的长边所在方向均匀地排列， 其中， 任意两个 相邻的所述横向沟道之间的距离为 20 μ ηι。
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