JP2006310621A - 半導体装置 - Google Patents

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Abstract

【課題】
トレンチゲート間の距離が離れている構造の縦型パワーＭＯＳＦＥＴにおいて、高いソース−ドレイン間の耐圧と低オン抵抗を実現することは困難であった。
【解決手段】
本発明にかかる半導体装置は、トレンチゲートが形成される第１のトレンチ５を複数有する縦型パワーＭＯＳＦＥＴであって、第１のトレンチ５下部に設けられ、第１の導電型のエピタキシャル層２内に縦方向に形成された第２の導電型の第１のコラム領域１１と、第１のトレンチ５間のベース領域の下部に設けられ、前記第１の導電型のエピタキシャル層２内に縦方向に形成された第２の導電型の第２のコラム領域１２とを有し、第１のコラム領域１１と前記第２のコラム領域１２の空乏電荷量の和は、第１の導電型のエピタキシャル層２の空乏電荷量と略同一である。
【選択図】図１

Description

本発明は半導体装置に関し、特に縦型構造を有するパワーＭＯＳＦＥＴに関する。
従来より、高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として縦型パワーＭＯＳＦＥＴが知られている。
パワーＭＯＳＦＥＴの重要な特性に、オン抵抗（Ｒｏｎ）とブレークダウン耐圧（ＢＶＤＳＳ）がある。しかしながら、一般のパワーＭＯＳＦＥＴにおける両者の間には、オン抵抗を低減させる設計にするとブレークダウン耐圧が低下してしまい、反対にブレークダウン耐圧を向上させる設計にするとオン抵抗が増大してしまうといったトレードオフの関係が存在する。
近年、高耐圧ＭＯＳＦＥＴにおける耐圧特性を維持したままオン抵抗を低減する技術と
して、スーパージャンクション（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）と呼ばれる技術が提案さ
れている。
図６は、非特許文献１に示されるスーパージャンクション構造（以下、ＳＪ構造と称す）を有する従来の縦型パワーＭＯＳＦＥＴを示す断面図である。図６に示す縦型パワーＭＯＳＦＥＴは、Ｎ+型シリコン基板２０１表面に形成されたＮ型エピタキシャル層２０２表面に、Ｐ型ベース層２０３、Ｎ+型ソース層２０４が形成されている。また、Ｐ型ベース層２０３及びＮ＋ソース層２０４を貫通してＮ型エピタキシャル層２０２に形成されたゲートトレンチ２０５内には、ゲート酸化膜２０６及びポリシリコンで形成されたトレンチゲート２０７が埋め込まれている。
トレンチゲート２０７上には層間酸化膜２０８が形成され、さらに、その表面にはソース電極２１０が形成されている。トレンチゲート２０７間において、Ｎ+型ソース層２０４の一部は層間酸化膜２０８から露出するように形成されており、その露出部分でＮ+型ソース層２０４とソース電極２１０とが接している。
トレンチゲート２０７間のＮ型エピタキシャル層２０２内には、縦方向にＰ型コラム領域２０９が形成されている。またＮ+型シリコン基板２０１の裏面にはドレイン電極２１１が形成されている。
IEEE Proceeding of 2004 International Symposium on Power Semiconductor Devices & IC's, H.Ninomiya, Y.Miura, K.Kobayashi, 'Ultra-low On-resistance 60-100V Superjunction UMOSFETs Fabricated by Multiple Ion Implantation'
ＳＪ構造は、Ｎ型エピタキシャル層２０２の空乏電荷量とＰ型コラム領域２０９の空乏電荷量とが同一である場合に最も耐圧特性が高くなる構造である。つまり、縦型パワーＭＯＳＦＥＴのソース−ドレイン間に高い電圧が印加された場合に、Ｎ型エピタキシャル層２０２の空乏電荷量とＰ型コラム領域２０９の空乏電荷量とが平衡状態であると、空乏層がＮ型エピタキシャル領域２０２内に均一に発生するため、耐圧特性が高くなる。この空乏電荷量は、Ｎ型エピタキシャル層２０２及びＰ型コラム２０９に注入する不純物濃度によって決まる。
最近では、高速処理が要求される、小型パーソナルコンピュータ（ＰＣ）や通信機器等のＤＣ／ＤＣコンバータ回路においても縦型電界効果トランジスタが用いられている。かかる用途向けの縦型電界効果トランジスタにおいては、高速スイッチングのために寄生容量を低減させることが重要であり、オン抵抗特性を極度に悪化させない程度に、トランジスタを構成するセル密度を下げ、ゲート酸化膜２０６の総面積を減らす手法を用いる場合がある。セル密度を下げるということは、セルサイズは比較的大きくなるため、トレンチゲート２０７間の距離も比較的長くなる。
この場合、従来の縦型パワーＭＯＳＦＥＴのように、トレンチゲート２０７間のみにＰ型コラム領域２０９が形成された構造では、隣接するＰ型コラム領域２０９間の距離が長くなってしまうために、Ｎ型エピタキシャル層２０２の空乏電荷量とＰ型コラム領域２０９の空乏電荷量との平衡状態を保つためにはＰ型コラム領域２０９の不純物濃度を高める必要がある。しかしながら、Ｐ型コラム領域２０９の不純物濃度の設定には限界があるため、不純物濃度を高めることでこの問題を解決するのは困難である。
また、上記問題を解決するためにＰ型コラム領域２０９の幅を太くすることが考えられる。しかしながら、Ｐ型コラム領域２０９の幅を太くした場合、通常動作時に流れるドレイン電流の電流経路を妨害する可能性がある。電流経路が妨害されると、それが抵抗となりオン抵抗が増大する問題がある。
本発明にかかる半導体装置は、トレンチゲートが形成される第１のトレンチを複数有する縦型パワーＭＯＳＦＥＴであって、前記第１のトレンチ下部に設けられ、第１の導電型のエピタキシャル層内に縦方向に形成された第２の導電型の第１のコラム領域と、前記第１のトレンチ間のベース領域の下部に設けられ、前記第１の導電型のエピタキシャル層内に縦方向に形成された前記第２の導電型の第２のコラム領域とを有し、前記第１のコラム領域と前記第２のコラム領域の空乏電荷量の和は、前記第１の導電型のエピタキシャル層の空乏電荷量と略同一である。
本発明にかかる半導体装置によれば、トレンチゲートが形成される第１のトレンチの下部に第１のコラム領域を形成し、さらに、トレンチゲート間に形成される第２のトレンチの下部に第２のコラム領域を形成する。加えて、Ｎ型エピタキシャル層の空乏電荷量と第１、第２のコラム領域の空乏電荷量とを略同一とする。これによって、トレンチゲート間の距離が離れた構造であっても、ソース−ドレイン間の高い耐圧を得ることが可能である。また、形成される第１、第２のコラム領域はドレイン電流の電流経路を阻害することがないため低いオン抵抗を実現することが可能である。
トレンチゲート間の距離が離れた構造の縦型パワーＭＯＳＦＥＴであっても、高いソース−ドレイン間の耐圧と低いオン抵抗を実現できる。
実施の形態１
実施の形態１にかかる縦型パワーＭＯＳＦＥＴの断面図を図１に示す。当該縦型パワーＭＯＳＦＥＴは、第１の導電型（例えば、Ｎ+型）のシリコン基板１表面に形成されたＮ+型よりも不純物濃度の低いＮ型エピタキシャル層２表面に、第２の導電型（例えば、Ｐ型）のベース層３が形成されている。Ｐ型ベース層３の表面には選択的にＮ+型ソース層４が形成されている。また、Ｐ型ベース層３及びＮ+型ソース層４を貫通してＮ型エピタキシャル層２に形成された第１のトレンチ（例えば、ゲートトレンチ）５内には、ゲート酸化膜６及びポリシリコンで形成されるトレンチゲート７が埋め込まれている。
トレンチゲート７上には層間酸化膜８が形成され、隣接するゲートトレンチ５間のＰ型ベース層３が露出する部分に第２のトレンチ（例えば、コラムトレンチ）９が形成されている。さらに、これらの表面上にはソース電極１０が形成されている。
また、ゲートトレンチ５の下部にはＮ型エピタキシャル層２内に縦に形成される第１のコラム領域（例えば、Ｐ型コラム領域）１１が形成される。さらに、コラムトレンチ９の下部にはＮ型エピタキシャル層２内に縦に形成される第２のコラム領域（例えば、Ｐ型コラム領域）１２が形成される。また、Ｎ+型シリコン基板１の裏面にはドレイン電極１３が形成されている。
ここで、Ｐ型コラム領域１１、１２の空乏電荷量の和とＮ型エピタキシャル層２の空乏電荷量とは、相互の空乏電荷量がほぼ同一となるように、それぞれの不純物濃度が設定されている。
本実施の形態にかかる電界効果トランジスタの製造方法について説明する。まず、Ｎ+型シリコン基板１表面に、Ｎ型エピタキシャル層２を成長させる。次に熱酸化により厚さ１０〜５０ｎｍの酸化膜（ＳｉＯ2 ）を形成後、ＣＶＤにより厚さ１００〜２００ｎｍの窒化膜（Ｓｉ3Ｎ4）及び厚さ１００〜２００ｎｍの酸化膜を堆積し、これら複合膜をフォトリソグラフィー技術によりパターニングする。その後それら複合膜をマスクにしてシリコンエッチングを行い、Ｎ型エピタキシャル層２にゲートトレンチ５を形成する。次に、最表面の酸化膜をエッチングにより除去した後、特開平１０−２２３８９１の製法を用いてゲートトレンチ５の開口部コーナー及び底部コーナーを丸める。その後、窒化膜および、丸め処理により形成された酸化膜をエッチングにより除去し、さらに、熱酸化により厚さ１０〜１００ｎｍのゲート酸化膜６をＮ型エピタキシャル層２表面及びゲートトレンチ５内部に形成する。
その後、ボロン（Ｂ）イオンを注入してゲートトレンチ５下部のＰ型コラム領域１１を形成する。このボロンイオン注入は、例えばＰ型コラム領域１１の深い部分に対しては５００ｋｅＶ程度のエネルギーで注入し、Ｐ型コラム領域１１の浅い部分に対しては１００ｋｅＶ程度のエネルギーで注入する。ここまでの工程により形成される半導体装置の断面図を図２に示す。
続いて、ＣＶＤによりゲートトレンチ５にポリシリコンを堆積しトレンチゲート７を形成する。ポリシリコンをエッチバックして、ゲートトレンチ５内部にのみ残るように形成する。続いて、ボロンまたは弗化ボロン（ＢＦ2）イオンの注入及び酸素雰囲気あるいは窒素雰囲気での熱処理を行い、ゲートトレンチ５よりも浅い深さでＰ型ベース層３を形成する。さらにＰ型ベース層３の表面には、Ａｓイオンの注入及び窒素雰囲気での熱処理を行い、Ｎ+型ソース層４を形成する。ＣＶＤにより０．５〜１μｍの厚さで層間酸化膜８を堆積する。次に、フォトリソグラフィーによりパターニングを行い、層間酸化膜８のエッチングを行い、連続してＰ−型ベース層３が露出する部分を０．５μｍの深さでシリコンエッチングして、コラムトレンチ９を形成する。
その後、ボロン（Ｂ）イオンを注入してコラムトレンチ下部のＰ型コラム領域１２を形成する。このボロンイオン注入は、例えばＰ型コラム領域１２の深い部分に対しては１．５ＭｅＶ程度のエネルギーで注入し、Ｐ型コラム領域１２の浅い部分に対しては５００ｋｅＶ程度のエネルギーで注入する。ここまでの工程により形成される半導体装置の断面図を図３に示す。ボロンイオン注入は、形成されるＰ型コラム領域１１、１２の空乏電荷量の和が、Ｎ型エピタキシャル層２の空乏電荷量とほぼ同一となるようにボロンイオン濃度を制御する。
次に、再度フォトリソグラフィーによりパターニングを行い、Ｎ+型ソース層４が露出するように、層間酸化膜８のエッチングを行い、コンタクト領域を形成する。
次に、スパッタによりＡｌ、ＡｌＳｉ（アルミシリコン）またはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し、ソース電極１０を形成する。続いて、表面保護膜として、酸化膜や窒化膜などのカバー材を堆積して、ボンディング領域の形成などのためフォトリソグラフィーによるパターニング及び、エッチングを行う。最後にＮ+シリコン基板１の裏面を所望の厚さ分だけ研削し、数種のメタルを蒸着することでドレイン電極１３を形成する。
実施の形態１にかかる縦型パワーＭＯＳＦＥＴの動作について説明する。当該縦型パワーＭＯＳＦＥＴは、トレンチゲート７に接続されたゲート電極（不図示）にしきい値電圧Ｖｔ以上の電圧が印加されると、ゲートトレンチ５の側壁に接するＰ型ベース層３が反転してチャネルとなり、ドレイン電流が流れる。詳細に説明すると、オン時の電流経路には、ソース電極１０、Ｎ+型ソース層４、チャネル領域、Ｎ型エピタキシャル層２、Ｎ+型シリコン基板１、ドレイン電極１３が存在する。また、オフ時（ゲート電極に電圧を加えない状態）は、ソース−ドレイン間に高電圧をかけることが可能で、主としてＮ型エピタキシャル層２とＰ型ベース層３及びＰ型コラム領域１１、１２のＰＮ接合に空乏層が形成される。この空乏層は、ソース−ドレイン間の電圧が高くなるに従って、広い範囲に広がり、最終的にはＮ型エピタキシャル層２内に均一な厚さで空乏層が形成される。さらに高い電圧がソース−ドレイン間に印加され耐圧を越えるとブレークダウンしてアバランシェ電流がソース−ドレイン間に流れる。
本実施の形態にかかる縦型パワーＭＯＳＦＥＴは、隣接するゲートトレンチ５間にＰ型コラム領域１２を有し、さらにゲートトレンチ５下部にもＰ型コラム領域１１が形成されている。このことから、隣接するゲートトレンチ５間の距離が長い場合であっても、Ｎ型エピタキシャル層２のＮ型半導体に対するＰ型半導体の割合を高めることが可能である。また、このＰ型コラム領域１１、１２の不純物濃度は、Ｎ型エピタキシャル層２と空乏電荷量がほぼ同一となるように設定されている。従って、ソース−ドレイン間に高い電圧がかかった場合に均一な厚さで空乏層が形成される。よって、セルサイズが大きく、トレンチゲート間の距離が長い縦型パワーＭＯＳＦＥＴであっても、高い耐圧を得ることが可能である。
さらに、本実施の形態にかかる縦型パワーＭＯＳＦＥＴは、Ｐ型コラム領域１１、１２がゲートトレンチ５下部と隣接するゲートトレンチ５間とに分割して形成されている。つまり、ドレイン電流の電流経路にＰ型コラム領域１１、１２は形成されておらず、電流経路上で抵抗となるものがないのでオン抵抗の増大を招くこともない。
このようなことから、本実施の形態にかかる縦型パワーＭＯＳＦＥＴによれば、高耐圧であって、低オン抵抗でありながら、ゲート容量の小さな縦型パワーＭＯＳＦＥＴを実現することが可能である。
また、Ｐ型コラム領域１１とＰ型コラム領域１２はそれぞれ独立した工程で形成するため、Ｐ型コラム領域を形成する深さや不純物濃度の設定を個別に設定することが可能である。このことから、Ｐ型コラム領域の設計の自由度を高めることが可能である。
例えば、コラムトレンチ９下のＰ型コラム領域１２を深くする、あるいは濃度を高くするなどして、ゲートトレンチ５下のＰ型コラム領域１１部よりも先にブレークダウンを起こさせる設計にし、ゲートトレンチ５近傍にアバランシェ電流が流れないようにすることで、破壊耐量の向上を図ることができる。
ここで、実施の形態１にかかる縦型パワーＭＯＳＦＥＴのトレンチゲート７とＰ型コラム領域１２について上面から見た平面レイアウトの例を図４に示す。図４において図示していないが、トレンチゲート７の下部にはＰ型コラム領域１１が形成されているものとする。図４（ａ）はトレンチゲート７がストライプ状に形成され、そのトレンチゲート７の間にＰ型コラム領域１２がストライプ状に形成されている。図４（ｂ）はトレンチゲート７がストライプ状に形成されており、Ｐ型コラム領域１２が島状に形成され、そのＰ型コラム領域１２がトレンチゲート７に並行するように並べられている。図４（ｃ）はトレンチゲート７が格子状に形成され、Ｐ型コラム領域１２がその格子の略中央に島状に形成されている。
実施の形態２
実施の形態２にかかる縦型パワーＭＯＳＦＥＴの断面図を図５に示す。図５に示す縦型パワーＭＯＳＦＥＴは、実施の形態１にかかる縦型パワーＭＯＳＦＥＴが連続した領域でＰ型コラム領域１１、１２を形成しているのに対して、分離したＰ型コラム領域１１、１２を有している。実施の形態２では、P型コラム領域１１、１２はそれぞれ縦方向に２つに分割して形成されている。また、N+型ソース層４の表面を基準（０μｍ）とした場合、例えばP型ベース層の底面の深さは１μｍ程度であって、浅い層に形成されるコラム領域の深さは２μｍ程度であり、深い層に形成されるコラム領域の深さは３μｍ程度で形成される。その他形状は実施の形態１にかかる縦型パワーＭＯＳＦＥＴと実施の形態２にかかる縦型パワーＭＯＳＦＥＴでは実質的に同じものである。
実施の形態２にかかる縦型パワーＭＯＳＦＥＴは、基本的な構造が実施の形態１にかかる縦型パワーＭＯＳＦＥＴと同じであるため、その構造、製造方法、動作についての説明は省略する。
実施の形態２にかかる縦型パワーＭＯＳＦＥＴにおいても、ソース−ドレイン間に高い電圧がかかった場合、Ｐ型ベース層３及びＰ型コラム領域１１、１２近傍から空乏層が広がりＮ型エピタキシャル層内に均一に形成される。このため、実施の形態１と同様に高い耐圧を得ることが可能である。
また、Ｐ型コラム領域１１がトレンチゲート７の下部に形成され、Ｐ型コラム領域１２がトレンチゲート間のコラムトレンチ９の下部に形成されている。つまり、Ｐ型コラム領域１１、１２は、実施の形態１と同様にトレンチゲート７の下部とコラムトレンチ９の下部に形成されている。このため、実施の形態１と同様に縦型パワーＭＯＳＦＥＴのオン抵抗を増加させることはない。その他、個別の工程でＰ型コラム領域１１とＰ型コラム領域１２を形成するため実施の形態１と同様に高い自由度で設計可能である。
なお、本発明は、上記実施の形態に限られたものではなく適宜変更することが可能である。例えば、Ｐ型コラム領域は分割された３以上の領域とすることも可能である。また、トレンチゲート下部のＰ型コラム領域はゲートトレンチと接触していても同様の効果を得ることが可能である。平面レイアウトについても実施の形態に限られたものではなく、トレンチゲートのレイアウトに応じて適宜変更可能である。
実施の形態１にかかる縦型パワーＭＯＳＦＥＴの断面図である。 実施の形態１にかかる縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１にかかる縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態１にかかる縦型パワーＭＯＳＦＥＴのトレンチゲートとＰ型コラム領域の平面レイアウトを示す図である。 実施の形態２にかかるパワーＭＯＳＦＥＴの断面図である。 従来の縦型パワーＭＯＳＦＥＴの断面図である。
符号の説明
１ Ｎ＋型シリコン基板
２ Ｎ型エピタキシャル層
３ Ｐ型ベース層
４ Ｎ＋型ソース層
５ ゲートトレンチ
６ ゲート酸化膜
７ トレンチゲート
８ 層間酸化膜
９ コラムトレンチ
１０ ソース電極
１１、１２ Ｐ型コラム領域
１３ ドレイン電極

Claims (9)

  1. トレンチゲートが形成される第１のトレンチを複数有する縦型パワーＭＯＳＦＥＴであって、
    前記第１のトレンチ下部に設けられ、第１の導電型のエピタキシャル層内に縦方向に形成された第２の導電型の第１のコラム領域と、
    前記第１のトレンチ間のベース領域の下部に設けられ、前記第１の導電型のエピタキシャル層内に縦方向に形成された前記第２の導電型の第２のコラム領域とを有し、
    前記第１のコラム領域と前記第２のコラム領域の空乏電荷量の和は、前記第１の導電型のエピタキシャル層の空乏電荷量と略同一である半導体装置。
  2. 前記第１のコラム領域は前記第１のトレンチから分離して形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のコラム領域は前記ベース領域と連続して形成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２のコラム領域は前記ベース領域と分離して形成されることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１、第２のコラム領域はそれぞれ、連続した領域であることを特徴とした請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１、第２のコラム領域はそれぞれ、複数の分離した領域を有していることを特徴とした請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第２のコラムは、前記ベース領域の表面に形成される第２のトレンチの下部に形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 第１の導電型のエピタキシャル層にトレンチゲートが形成される第１のトレンチを複数形成し、
    前記トレンチの下部に第２の導電型の不純物を注入して、第１のコラム領域を形成し、
    前記第１のトレンチの間に形成されるベース領域の下部に前記第２の導電型の不純物を注入することで第２のコラム領域を形成し、
    前記第１、第２のコラム領域の空乏電荷量を、前記エピタキシャル層の空乏電荷量と略同一になる不純物濃度で形成する半導体装置の製造方法。
  9. 前記第２のコラム領域は、前記ベース領域の表面に形成される第２のトレンチの下部に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。




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