KR102234175B1 - 양방향 양극성 트랜지스터를 갖는 시스템, 회로, 디바이스 및 방법 - Google Patents

양방향 양극성 트랜지스터를 갖는 시스템, 회로, 디바이스 및 방법 Download PDF

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Abstract

스위칭을 위해 양방향 양극성 트랜지스터(BTRAN)를 사용하는 전력-패킷-스위칭 전력 변환기를 위한 방법, 시스템, 회로 및 디바이스. 4-단자 3-층 BTRAN은 다이오드 강하 미만의 순방향 전압으로 어느 방향으로든 실질적으로 똑같은 동작을 제공한다. BTRAN은 높은 비-평형 캐리어 농도의 조건 하에서 동작하는, 그리고 전력-패킷-스위칭 전력 변환기를 위한 양방향 스위치로서 사용될 때 놀라운 상승효과를 가질 수 있는 완전 대칭형 병합형 더블-베이스 양방향 양극성 반대-면 디바이스이다. BTRAN은 높은 캐리어 농도의 상태로 구동되어, 온-상태 전압 강하를 매우 낮게 한다.

Description

양방향 양극성 트랜지스터를 갖는 시스템, 회로, 디바이스 및 방법{SYSTEMS, CIRCUITS, DEVICES, AND METHODS WITH BIDIRECTIONAL BIPOLAR TRANSISTORS}
상호-참조
미국 출원 2013년 6월 24일자로 출원된 제61/838,578호(대리인 문서 번호 제IPC-036P호); 2013년 7월 1일자로 출원된 제61/841,624호(대리인 문서 번호 제IPC-039P호); 2013년 12월 11일자로 출원된 제61/914,491호(대리인 문서 번호 제IPC-201P호); 2013년 12월 11일자로 출원된 제61/914,538호(대리인 문서 번호 제IPC-202P호); 2014년 1월 8일자로 출원된 제61/924,884호(대리인 문서 번호 제IPC-203P호); 2014년 1월 9일자로 출원된 제61/925,311호(대리인 문서 번호 제IPC-204P호); 2014년 1월 16일자로 출원된 제61/928,133호(대리인 문서 번호 제IPC-207P호); 2014년 1월 17일자로 출원된 제61/928,644호(대리인 문서 번호 제IPC-208P호); 2014년 1월 21일자로 출원된 제61/929,731호(대리인 문서 번호 제IPC-209.P호); 2014년 1월 21일자로 출원된 제61/929,874호(대리인 문서 번호 제IPC-205.P호); 2014년 1월 30일자로 출원된 제61/933,442호(대리인 문서 번호 제IPC-211.P호); 2014년 6월 3일자로 출원된 제62/007,004호(대리인 문서 번호 제IPC-212.P호); 및 2014년 6월 5일자로 출원된 제62/008,275호(대리인 문서 번호 제IPC-212.P2호)로부터 우선권을 주장하며, 그 각각 및 모든 것마다 참조에 의해 여기에 편입되는 것이다.
본 출원은 양방향 양극성 트랜지스터에 관한 것이고, 더 구체적으로는 양방향 양극성 트랜지스터를 편입하고 있는 전력 변환기에, 그리고 또한 관련 방법에 관한 것이다.
아래에서 논의되는 포인트는 개시된 발명으로부터 얻어지는 사후 평가를 반영할 수 있으며, 반드시 종래 기술이라는 자인은 아니다.
전력 패킷 스위칭 변환기
새로운 종류의 전력 변환기는 미국 특허 제7,599,196호 발명의 명칭 "Universal power conversion methods"에 개시되었으며, 그 전체가 참조에 의해 본 출원에 편입되어 있다. 이 특허는 커패시터에 의해 분류되는 링크 인덕터의 내외로 전력을 펌핑하는 양방향(또는 다방향) 전력 변환기를 기술하고 있다.
포트에서의 스위치 어레이는 링크 인덕터+커패시터 조합을 그 전압이 변화되도록 소망될 때 전적으로 격리시킴으로써 영-전압 스위칭을 달성하도록 동작된다. (인덕터+커패시터 조합이 그러한 때 격리될 때, 인덕터의 전류는, 공진 회로에서와 같이, 커패시터의 전압을 변화시킬 것이다. 이것은, 에너지의 손실 없이, 전압의 부호도 변화시킬 수 있다). 이러한 아키텍처는 지금은 "전류-변조" 또는 "전력 패킷 스위칭(Power Packet Switching)" 아키텍처라고 지칭된다. 양방향 전력 스위치는, 각각의 포트에서, 다수의 라인의 각각으로부터의 완전 양극성(가역) 접속을 레일, 즉, 링크 인덕터 및 그 커패시터가 양단에 접속되는 내부 라인에 제공하도록 사용된다.
관용적 에피택셜 베이스 NPN 트랜지스터는 후방 표면 전체 위에 N+ 영역을 갖는다. 이것은 구조가 양방향 트랜지스터로서 동작될 때 각각의 방향으로 동일한 전기적 특성을 갖는 것을 필연적으로 방지한다. 그래서 이들 구조는 전력-패킷-스위칭 전력 변환기 아키텍처에서 양방향 스위치로서 역할하는 것에 잘 맞지 않다.
높은 레벨 비-평형 캐리어 밀도 하의 반도체 통계는 낮은 레벨 캐리어 밀도와는 매우 다를 수 있다. 관용적 재결합은 일반적으로는 낮은 레벨 조건에서보다는 높은 레벨 캐리어 밀도와 덜 관련 있다. 캐리어 수명의 전형적 정의도 덜 관련 있다. 캐리어는 흔히 오제 상호작용(Auger interaction)을 통해 높은 레벨 조건에서 직접 상호작용할 수 있다. 그래서 베타(이미터 전류 대 베이스 전류의 비)는 정상적으로는 양극성 트랜지스터가 높은 레벨 비-평형 캐리어 밀도로 구동됨에 따라 감소할 것이다. 이들 밀도는, 예를 들어, 진성 캐리어 밀도보다 2차수 초과의 크기일 수 있다.
높은 레벨 비-평형 캐리어 농도의 조건 하에 전압 강하는, 소전류 하의 저항이 크더라도, 낮을 것이다. 그리하여, 디바이스는 높은 전압(예를 들어, 1200V 이상)을 견디면서도 일 볼트 미만의 순방향 전압 강하를 여전히 달성하도록 최적화될 수 있다.
양방향 양극성 트랜지스터를 갖는 시스템, 회로, 디바이스 및 방법
본 출원은, 다른 혁신 중에서도, 양방향 양극성 트랜지스터가 스위치로서 사용되는 전력-패킷-스위칭 전력 변환기를 교시한다.
본 출원은 또한, 다른 혁신 중에서도, 완전-양방향 스위칭을 위해 양방향 양극성 트랜지스터를 사용하여 전력-패킷-스위칭 전력 변환기를 동작시키기 위한 방법을 교시한다.
본 출원은 또한, 다른 혁신 중에서도, 구동 회로가 양방향 스위칭을 위해 양방향 양극성 트랜지스터를 동작시키는 전력-패킷-스위칭 전력 변환기를 교시한다.
본 출원은 또한, 다른 혁신 중에서도, 양방향 스위칭을 위해 양방향 양극성 트랜지스터를 제어하도록 구동 회로를 사용하여 전력-패킷-스위칭 전력 변환기를 동작시키기 위한 방법을 교시한다.
본 출원은 또한, 다른 혁신 중에서도, 전력-패킷-스위칭 전력 변환기를 위한 양방향 양극성 트랜지스터를 제조하기 위한 방법을 교시한다.
본 출원은 또한, 다른 혁신 중에서도, 전력-패킷-스위칭 전력 변환기가 스위칭을 위해 양방향 양극성 트랜지스터를 사용하는, 양방향 양극성 트랜지스터를 갖는 전력-패킷-스위칭 전력 변환 시스템을 교시한다.
본 출원은 또한, 다른 혁신 중에서도, 양방향 양극성 트랜지스터가 양방향 스위칭을 위해 사용되는, 전력-패킷-스위칭 전력 변환 시스템을 동작시키는 방법을 교시한다.
위 혁신은, 다양한 개시된 실시예에 있어서, 높은 비-평형 캐리어 농도의 조건 하에서 동작하는 그리고 다이오드 강하를 회피하는 병합형 더블-베이스 양방향 반대-면 디바이스를 사용함으로써 구현된다. 최대 효율을 위하여, 감축된 유효 이득에도 불구하고, 각각의 방향으로 다이오드 강하(실리콘에서는 대략 1V) 미만의 양방향 전도를 제공하는 디바이스를 사용하는 것이 바람직하다.
개시된 발명은 중요한 실시예 표본을 도시하는 그리고 참조에 의해 그 명세서에 편입되는 수반 도면을 참조하여 설명될 것이다:
도 1a 및 도 1b는 본 발명에 따른 BTRAN의 실시예 표본의 도시도;
도 2는 본 발명에 따른 BTRAN을 위한 베이스 구동 회로의 일 실시예 표본의 도시도;
도 3a, 도 3b, 도 3c, 도 3d, 도 3e 및 도 3f는 다양한 동작 스테이지에서 대표적 디바이스에 대한 등가 회로 표본의 도시도;
도 4a는 본 발명에 따른 BTRAN의 실시예 표본의 도시도;
도 4b는 관용적 트랜지스터 표본의 도시도;
도 5a는 제안된 회로 기호 표본의 도시도;
도 5b는 관용적 트랜지스터에 대한 회로 기호의 도시도;
도 6은 본 발명의 다른 실시예 표본의 도시도;
도 7a는 관용적 트랜지스터 표본의 평면도;
도 7b는 본 발명의 일 실시예 표본의 평면도;
도 8a, 도 8b, 도 8c 및 도 8d는 본 발명의 수개의 실시예 표본의 도시도;
도 9는 본 발명에 따른 BTRAN 베이스 구동 회로의 일 실시예 표본의 도시도;
도 10은 본 발명의 일 실시예 표본에 대한 전류 및 전압 표본의 도시도;
도 11은 BTRAN 베이스 구동 회로의 다른 실시예 표본의 도시도;
도 12는 BTRAN 베이스 구동 회로의 다른 실시예 표본의 도시도;
도 13a, 도 13b 및 도 13c는 본 발명에 따른 BTRAN의 추가적 실시예 표본의 도시도;
도 14a 내지 도 14b는 본 발명에 따른 BTRAN의 추가적 실시예 표본의 도시도;
도 15는 본 발명에 따른 BTRAN의 다른 실시예 표본의 도시도;
도 16a, 도 16b, 도 16c, 도 16d 및 도 16e는 본 발명에 따른 BTRAN을 제조하기 위한 일 프로세스 표본의 도시도;
도 17은 본 발명에 따른 BTRAN을 제조하기 위한 패드 마스크 표본의 도시도;
도 18a 내지 도 18b는 본 발명에 따른 BTRAN을 제조하기 위한 패드 마스크의 다른 실시예 표본의 도시도;
도 19는 본 발명에 따른 BTRAN에 대한 종단 구조의 일 실시예 표본의 도시도; 및
도 20a, 도 20b, 도 20c 및 도 20d는 본 발명에 따른 패드 배열의 실시예 표본의 도시도.
본 출원의 수많은 혁신적 교시가 현재 선호되는 실시예를 특히 참조하여 (제한이 아닌 예로서) 설명될 것이다. 본 출원은 수개의 발명을 설명하며, 아래 서술 중 어느 것도 청구범위를 일반적으로 한정하는 것으로 받아들여져서는 안 된다.
여기에서 개시되는 다양한 발명의 실시예의 중요한 일반적 원리는, 전력-패킷-스위칭 전력 변환기에서, 높은 비-평형 캐리어 농도의 조건 하에서 동작하는 병합형 더블-베이스 양방향 반대-면 디바이스를 사용함으로써 상승효과적으로 스위칭이 성취된다는 것이다. 최대 효율을 위하여, 각각의 방향으로 다이오드 강하(실리콘에서는 대략 1V) 미만의 양방향 전도를 제공하는 디바이스를 사용하는 것이 바람직하다.
전력-패킷-스위칭(PPS) 변환기는, 고유 아키텍처에 기인하여, 완전 양방향 구동 디바이스를 필요로 한다. 효율은 PPS 변환기 설계에서 핵심 기준이다 - PPS 변환기는 이미 그러한 높은 효율을 달성하고 있기 때문에, 다른 변환기 설계에서보다 훨씬 더 그렇다. (예를 들어, 85% 효율로 동작하는 설계에서는 부가적 1%의 비효율이 중요하지 않지만, 98%를 달성하고 있는 설계에서는 극단적 차이를 만든다).
효율의 하나의 요소는 스위칭 디바이스에서의 손실이다. IGBT 디바이스는 (어떠한 저항성 손실에라도 부가하여) 순방향 "다이오드 강하" 전압에 의해 온-상태 전압 차이가 선천적으로 야기되기 쉽다. FET은 전형적으로는 다이오드 강하로 시달리지는 않지만, 그것들은 전도성 변조의 결핍을 다루어야 한다: 그들의 온 저항은 베이스 반도체의 진성 저항보다 더 낮을 수 없다.
본 발명의 혁신적 디바이스는 IGBT의 다이오드 강하 문제를 극복하면서도, 전도성 변조로부터 매우 낮은 온 저항을 또한 달성한다. 양 사이드 상에 베이스 콘택트를 갖는 것으로부터의 능동 턴-오프에 적어도 일부 기인하여, 스위칭 손실이 낮다. IGBT는 그것들이 개방 베이스를 턴-오프하므로 선천적으로 느린 턴-오프를 가져서, 그들 디바이스가 매우 짧은 캐리어 수명을 갖게 되도록 강제하여, 순차로 순방향 전압 강하를 증가시킨다.
본 출원은 PPS 변환기를 위한 스위칭 디바이스 설계로의 새로운 접근법을 교시한다. 완전-대칭형 더블-베이스 양극성을 높은 캐리어 농도의 상태로 구동함으로써, 온-상태 전압 강하가 매우 낮게 된다. 이것은 관용적 지혜와는 대조적인데, 그러한 과중한 구동 전류는 베이스 구동 회로에 더 큰 요구를 부과하고, 디바이스의 유효 이득(베타)을 감축하기 때문이다.
완전-대칭형 더블-베이스 양극성은, 이미터 및 베이스 구조가 반도체 웨이퍼(전형적으로는 박형 웨이퍼)의 전방과 후방 양 표면 상에 형성되는, "컬렉터 없는" 구조로서 구현된다. 순시 전류 방향에 의존하여, 2개의 대향 이미터 확산 중 하나는 컬렉터로서 동작할 것이다. 과중한 베이스 전류는, 높은 비평형 캐리어 농도, 및 그리하여 낮은 온-상태 전압 강하를 달성하기 위해, 컬렉터로서 역할하고 있지 않은 이미터에 인가된다.
개별적으로 그리고 다양한 조합에서는 (소정 전력 레벨에 대해) 요구되는 베이스 구동을 감축하는 여러 대안의 개선된 디바이스 구조가 개시된다. 이들은, 예를 들어, 이종접합 이미터, 터널 산화물, 베이스 콘택트 아래 필드-성형 영역, 및 이미터와 베이스 깊이 간 수직 관계를 포함한다.
본 발명은, 그 중에서도, 양방향 양극성 트랜지스터(BTRAN)가 수직-대칭형, 4-단자, 3-층, 수직-전류-흐름 반도체 디바이스인 것을 교시한다. BTRAN은 NPN 디바이스로서 형성되는 것이 가장 바람직하지만, 또한 예를 들어 PNP 디바이스일 수 있다.
BTRAN은 높은-레벨 주입 디바이스이고, 그리하여 재결합은 낮은 레벨 주입 디바이스에서와는 매우 다르게 일어난다. 현재-선호되는 실시예 표본은 높은 레벨 캐리어 주입을 두꺼운 베이스 영역과 조합한다. 일 실시예 표본에 있어서, 베이스 영역은 예를 들어 60㎛일 수 있다.
중요한 깨달음은, 소전류 하의 저항성이 크더라도, 높은 레벨 비-평형 캐리어 농도의 조건 하의 전압 강하는 낮을 것이라는 것이다. 그리하여, 디바이스는 높은 전압(예를 들어, 1200V 이상)을 견디면서도 일 다이오드 강하 미만인 순방향 전압 강하를 여전히 달성하도록 최적화될 수 있다.
개시된 디바이스는 다이오드 강하 미만, 높은 전압 저항, 및 높은 견고성을 갖는 완전-양방향 스위칭을 제공함으로써 전력-패킷-스위칭(PPS) 전력 변환기 아키텍처와 상승효과적으로 조합한다. 개시된 디바이스는, 완전 전류시 낮은 온-저항으로, 100% 양방향일 수 있다.
참조를 위해, 스위칭 양방향 양극성의 이러한 유형에 있어서, 순시적으로 이미터로서 역할하는 사이드는 애노드라고 지칭되고, 다른 사이드는 캐소드라고 지칭될 수 있다.
기본 구현
단순 NPN 및 PNP 구현이 우선 설명될 것이다. 이러한 세대의 단순 실시예에 대한 개선이, 아래에서 논의되는 바와 같이, 더 바람직할 것이지만, 이 버전은 기본 개념 및 원리를 더 명확하게 예시하는데 도움을 준다.
도 1a의 NPN 실시예 표본에 있어서, p-형 반도체 베이스 층(102A)은 상위 및 하위 표면 상에 N+ 이미터/컬렉터 영역(104A)을 갖는다. 이미터/컬렉터 단자(106A, 106B)는 BTRAN의 반대 사이드 상에서 각각의 N+ 이미터/컬렉터 영역(104A)에 접속된다. 유사하게, 베이스 단자(108A, 108B)는 BTRAN의 반대 사이드 상에서 P형 베이스/드리프트 영역(102A)의 각각의 외부 부분에 접속된다. 베이스 단자(108A, 108B)의 각각은 "개방"으로(예를 들어, 어느 것에도 접속되지 않게), 각각의 단자(106A 또는 106B)에 단락되게(예를 들어, (108A)는 (106A)에 또는 (108B)는 (106B)에), 또는 파워 소스에 접속되게 둘 수 있다.
도 1b의 PNP 실시예 표본은, N-형 이미터/컬렉터 영역(104A)이 P-형 이미터/컬렉터 영역(104B)으로 되고 P-형 드리프트 영역(102A)이 N-형 드리프트 영역(102B)으로 된다는 것을 제외하고는, 도 1a의 NPN 실시예 표본과 유사하다.
동작 방법
도 2는, BTRAN(210)의 기본 동작을 예시하도록 도 3a 내지 도 3f와 사용될 수 있는, 베이스 구동 회로의 일 구현의 단순화된 도식도를 보여주고 있다.
도 3a는 하나의 대표적 NPN BTRAN에 대한 등가 회로 표본을 도시하고 있다. 바디 다이오드(312A, 312B)는, 각각, 예를 들어 상위 및 하위 P-N 접합에 대응할 수 있다. 예를 들어, 도 1a의 실시예 표본에 있어서, 이들은 이미터/컬렉터 영역(104A)과 베이스 영역(102A) 간 접합에 대응할 수 있다. 스위치(314A, 314B)는 각각의 베이스 단자(108A, 108B)를 각각의 이미터/컬렉터 단자(106A, 106B)에 단락시킬 수 있다.
일 실시예 표본에 있어서, BTRAN은, 다음과 같이, 각각의 방향으로 6개의 동작 위상을 가질 수 있다.
1) 처음에는, 도 3b에 보이는 바와 같이, 이미터/컬렉터 단자(T1) 상의 전압은 이미터/컬렉터 단자(T2)에 대해 양이다. 스위치(314A, 316A)가 열려, 베이스 단자(B1)를 개방으로 둔다. 스위치(314B)가 닫혀, 베이스 단자(B2)를 이미터/컬렉터 단자(T2)에 단락시킨다. 이것은, 순차로, 바디 다이오드(312B)를 기능적으로 우회한다. 이 상태에서, 디바이스가 턴 오프된다. 디바이스의 상위 사이드에서의 역-바이어싱된 P-N 접합(바디 다이오드(312A)에 의해 표현됨)에 기인하여, 이 상태에서 전류는 흐르지 않을 것이다.
2) 도 3c에 나타낸 바와 같이, 이미터/컬렉터 단자(T1) 상의 전압은 이미터/컬렉터 단자(T2)에 대해 음으로 된다. P-N 다이오드 접합(312A)은 이제 순방향 바이어싱되고, 이제 드리프트 영역 내로 전자를 주입하기 시작한다. 순방향-바이어싱된 다이오드에 대해서는 전류가 흐른다.
짧은 시간, 예를 들어, 수 마이크로초 후에, 드리프트 층은 잘-충전된다. 순방향 전압 강하는 낮지만, 0.7V(전형적 실리콘 다이오드 전압 강하)보다는 크기가 크다. 일 실시예 표본에 있어서, 예를 들어 200A/㎠의 전형적 전류 밀도에서의 전형적 순방향 전압 강하(Vf)는 예를 들어 1.0V의 크기를 가질 수 있다.
3) 순방향 전압 강하(Vf)를 더 감축하기 위하여, 도 3d에서와 같이, 드리프트 영역의 전도성이 증가된다. 드리프트 영역 내로 더 많은 전하 캐리어(여기에서는, 정공)를 주입하고, 그로써 그 전도성을 증가시키고 순방향 전압 강하(Vf)를 감소시키기 위하여, 베이스 단자(B2)는 스위치(314B)를 여는 것에 의해 단자(T2)로부터 접속해제된다. 베이스 단자(B2)는 그 후 스위치(316B)에 의해 양 전하의 소스에 접속된다. 일 실시예 표본에 있어서, 양 전하의 소스는, 예를 들어, +1.5V DC로 충전된 커패시터일 수 있다. 결과로서, 서지 전류가 드리프트 영역 내로 흐를 것이고, 그리하여 정공을 주입한다. 순차로 이것은 상위 P-N 다이오드 접합(312A)이 훨씬 더 많은 전자를 드리프트 영역 내로 주입하게 야기할 것이다. 이것은 드리프트 영역의 전도성을 상당히 증가시키고 순방향 전압 강하(Vf)를 예를 들어 0.1 내지 0.2V로 감소시켜, 디바이스를 포화로 놓는다.
4) 도 3d의 실시예 표본에서 계속 하면, 전류는 낮은 순방향 전압 강하(Vf)를 유지하도록 베이스 단자(B2)를 통해 드리프트 영역 내로 연속적으로 흐른다. 필요한 전류 크기는, 예를 들어, 등가 NPN 트랜지스터(318)의 이득에 의해 결정된다. 디바이스가 높은 레벨 주입 체제에서 구동되고 있으므로, 이러한 이득은 베이스/드리프트 영역의 두께, 및 그 내부 캐리어 수명과 같은 낮은-레벨-체제 인자에 의해서라기보다는, 예를 들어, 표면 재결합 속도와 같은 높은 레벨 재결합 인자에 의해 결정된다.
5) 예를 들어, 도 3e에서와 같이, 디바이스를 턴 오프하기 위하여, 베이스 단자(B2)는, 스위치(316B)를 열고 스위치(314B)를 닫아, 양의 파워 서플라이로부터 접속해제되고 대신에 이미터 단자(T2)에 접속된다. 이것은 대전류가 드리프트 영역 밖으로 흐르게 야기하며, 그러면 순차로 디바이스를 포화로부터 급속히 빼낸다. 스위치(314A)를 닫는 것은 베이스 단자(B1)를 컬렉터 단자(T1)에 접속시켜, 상위 P-N 접합(312A)에서의 전자 주입을 중단시킨다. 이들 동작 둘 다는 드리프트 영역으로부터 전하 캐리어를 급속히 제거하는 한편 순방향 전압 강하(Vf)를 단지 조금만 증가시킨다. 양 베이스 단자가 스위치(314A, 314B)에 의해 각각의 이미터/컬렉터 단자에 단락되므로, 바디 다이오드(312A, 312B)는 둘 다 기능적으로 우회된다.
6) 마지막으로, (1200V 디바이스에 대해, 예를 들어, 공칭 2㎲일 수 있는) 최적 시간에서, 예를 들어 도 3f에서 보이는 바와 같이, 완전 턴-오프가 일어날 수 있다. 완전 턴-오프는 스위치(314B)를 열어, 베이스 단자(B2)를 대응하는 단자(T2)로부터 접속해제함으로써 시작될 수 있다. 이것은 하위 P-N 다이오드 접합(312B)으로부터 그것이 역 바이어스로 감에 따라 공핍 영역이 형성되게 야기한다. 어떠한 남아있는 전하 캐리어라도 재결합되거나, 상위 베이스에서 수집된다. 디바이스는 전도를 중단하고 순방향 전압을 차단한다.
단계(1 내지 6)의 절차는, 적합하게 수정될 때, 반대 방향으로 디바이스를 동작시키도록 사용될 수 있다. 단계(1 내지 6)는 또한 (예를 들어, 모든 관련 있는 극성을 반전시킴으로써) PNP BTRAN을 동작시키도록 수정될 수 있다.
양면 상에 깊은 이미터를 갖는 BTRAN
도 4a는 본 발명에 따른 에피택셜 베이스 BTRAN(그 회로 기호는 도 5a에 보일 수 있음)의 다른 실시예 표본을 도시하고 있다. 대조적으로, 도 4b는 관용적 에피택셜 베이스 양극성 트랜지스터(그 회로 기호는 도 5b에 보일 수 있음)를 도시하고 있다. 이들 2개의 디바이스는, BTRAN의 저부 표면 상의 제2 베이스 콘택트 영역의 존재를 너머서 더, 그들 구조가 상당히 다르다.
도 6의 실시예 표본에 있어서, 베이스 콘택트 영역(636)은 헤비 도핑된 N+ 이미터/컬렉터 영역(604)에 인접하여 접속되지 않고 비교적 높은 역 바이어스가 이미터/컬렉터 영역(604)과 베이스(602) 간 인근 역-바이어싱된 컬렉터-대-베이스 접합 양단에 인가된다. 역-바이어싱된 컬렉터-대-베이스 접합의 공핍 영역은 하위 베이스 콘택트 영역(636)을 베이스(602)의 나머지로부터 전기적으로 격리시킬 것이다.
충분히 높은 역 전압이 연관된 역-바이어싱된 베이스-대-컬렉터 접합 양단에 존재할 때 디바이스의 하나의 사이드 상의 베이스 콘택트 영역(636)이 베이스(602)의 나머지로부터 전기적으로 격리되는 이러한 조건은, 예를 들어, 이하의 파라미터의 조합을 통해 획득될 수 있다.
1)충분히-라이트-도핑된 베이스 영역을 갖는다. 이러한 요건은 쉽게 충족될 수 있는데, 베이스 영역의 도핑 농도가 베이스-대-컬렉터 접합의 항복 전압을 결정하는 것을 도와주기 때문이고, 그리고 (예를 들어, 도 4a에 보이는 바와 같이) N+ 이미터/컬렉터 영역이 더 헤비 도핑되기 때문이다.
2)N+ 영역이 P+ 베이스 콘택트 영역보다 더 깊이 뻗게 하고 그래서 역-바이어싱된 베이스-대-컬렉터 접합의 공핍이 베이스 콘택트 밑 영역을 가로질러 퍼진다. 이러한 조건은, 예를 들어, N+ 도핑 종의 도입 후에 충분히 길게 P+ 도핑 종을 도입함으로써, 또는 N+ 도핑 종보다 더 느리게 확산하는 P+ 도핑 종을 사용함으로써, 또는 이들 2개의 기술의 조합에 의해 충족될 수 있다.
3)역-바이어싱된 베이스-대-컬렉터 접합의 공핍 영역이 연관된 베이스 콘택트 영역 전부를 격리시키는 셀 기하구조를 사용한다. 이러한 요건은 관용적 에피택셜 베이스 NPN 트랜지스터에서는 충족되지 않으며, 그 평면도가 도 7a에 보일 수 있다. 최대 전류 밀도에 대해, 베이스 콘택트 영역은 도 7a의 디바이스에서의 이미터 영역의 각각의 양 사이드 상에서 존재할 것이다. 그렇지만, 도 7b의 대표적 BTRAN은 P+ 베이스 콘택트 영역이 형성되는 N+ 이미터 영역 내 개구부를 갖는다. 헤비-도핑된 N+ 이미터 영역은, 예를 들어 도 8a 내지 도 8d에 보이는 바와 같이, 필요로 되는 공핍 영역을 형성할 수 있는 접합으로 각각의 P+ 베이스 콘택트 영역을 둘러싼다.
도 8a에서는, 단자(B2)와 단자(E2/C2) 양단에 낮은 역 바이어스가 존재한다. 별개의 공핍 영역이 각각의 역-바이어싱된 N+ 영역(804) 주위에 형성되었다. 역 바이어스가 증가함에 따라, 예를 들어 도 8b에서와 같이, 공핍 영역은 병합하기 시작한다. 역 바이어스가 계속 증가함에 따라, 예를 들어 도 8c에서와 같이 공핍 영역이 넓어진다. 도 8d에서, 이미터/컬렉터 단자(E2/C2)와 베이스 단자(B2) 간 역-바이어스 전압은 그것이 항복 전압에 도달할 때까지 계속 증가하였다.
트렌치 격리
도 13a는 인접하는 베이스 콘택트 영역으로부터 이미터 영역(NPN에 대해서는 N+)을 측방으로 분리시키는, 각각의 표면 상의, 산화물-채워진 트렌치를 도시하고 있다. 이러한 구조 및 그 장점은 이하의 절에서 더 설명될 것이다.
터널 산화물
높은 레벨 비-평형 캐리어 밀도의 결과로서, NPN BTRAN에서는, 전형적으로는 이미터로부터 베이스로의 전자 주입을 최대화하면서 베이스로부터 이미터로의 정공 주입을 최소화하는 것이 바람직하다. 일부 실시예 표본에 있어서, 이미터로부터 베이스로의 높은 전자 주입과 베이스로부터 이미터로의 낮은 정공 주입은 예를 들어 10Å(1nm)의 차수로 있을 수 있는 터널 산화물을 사용하여 달성될 수 있다. 전형적으로 전자는 정공이 그러할 것보다 박형 터널 산화물을 통해 터널링할 훨씬 더 높은 확률을 가질 것이다.
일부 실시예 표본에 있어서, 이것은 이미터 영역과 이미터 콘택트 간 박층의 터널 산화물을 제공함으로써 성취될 수 있다. 도 13a의 실시예 표본에 있어서, 박층의 터널 산화물(1324)은 N+ 이미터 영역(1304)과 폴리실리콘 층(1322) 간 존재한다. 폴리 층(1322)은, 순차로, 이미터 금속화물(1326)과 접촉한다. 산화물(1328)은, 금속화물(1326)과 폴리(1322)를 베이스 폴리 층(1332)과 금속화물(1334)로부터 분리시키는 것에 부가하여, 트렌치(1330)를 채운다. 트렌치(1330) 내 산화물(1328)은 이미터 영역(1304)과 인접하였을 베이스 콘택트 영역(1336) 간 원치않는 동일-사이드 캐리어 재결합을 더 최소화한다.
도 13b의 실시예 표본에 있어서, N+ 이미터 영역(1304B)은, 예를 들어, 도 13a의 실시예 표본에서보다 상당히 더 작다. 터널 산화물 층(1324)과 조합하여 이것은 이미터 영역(1304) 내 원치않는 정공 주입 및 재결합에 대한 기회를 감축시킬 수 있다.
N+ 이미터 영역은 또한, 도 13c의 실시예 표본에서와 같이, 전적으로 부재할 수 있다. 대신에 폴리 영역(1322B)은 이미터로서 역할할 수 있고, 베이스 영역(102A)과 이미터(1322B) 간 터널 산화물 층(1324)에 의해 원치않는 정공 주입 및 재결합으로부터 보호된다. (물론 도 13b 내지 도 13c의 실시예 표본은 각각의 디바이스의 하나의 사이드만을 도시하며, 일반적으로는 양 표면 상에서 똑같이 제조될 것임을 이해할 것이다).
높은-레벨-체제 전류 이득에서 인자일 수 있는 표면 재결합 속도는, 주로 이미터 콘택트 상의, 금속 콘택트에서의 재결합에 기인하여 문제일 수 있다. 일부 실시예 표본에 있어서, 터널 산화물은 정공이 이미터 콘택트에 도달하는 것을 차단함으로써 NPN BTRAN에서의 이러한 재결합을 거의 소거하도록 사용될 수 있다. 도 14a의 실시예 표본에 있어서, 터널 산화물(1424A)은 이미터 영역(1404)과 베이스(102A) 간 배치된다. 도 13a에서와 같이, 산화물-채워진 트렌치(1330)는 N+ 이미터 영역(1404)과 P+ 베이스 콘택트 영역(1336) 간 배치된다. N+ 이미터 영역(1404)은 터널 산화물(1424A)의 상부 상에 퇴적되므로, N+ 영역(1404)은, 단결정성 기판의 일부분으로서 형성되기보다는, 예를 들어 다결정성 실리콘일 수 있다.
도 14b의 실시예 표본에 있어서, 터널 산화물(1424B)은 다결정성 N+ 이미터 영역(1404)의 에지를 따라 디바이스의 표면까지 계속된다. 예를 들어 도 14a의 산화물-채워진 트렌치의 부재시, P+ 베이스 콘택트 영역(1436)은 N+ 이미터 영역(1404) 주위 터널 산화물(1424B)과 접촉하지 않기 위해 이미터 영역(1404)으로부터 오프셋되어 있다. 이러한 분리는 베이스 콘택트 영역(1436)과 이미터 영역(1404) 간 바람직하지 못한 직접 전기적 접촉을 최소화함으로써 도 14a의 산화물-채워진 트렌치와 유사한 목적을 이행한다. 이것은 이미터와 베이스 콘택트 영역 간 원치않는 동일-사이드 캐리어 흐름 및 재결합을 최소화하는 것을 도울 수 있다.
그렇지만, 도 14b의 실시예 표본은 도 14a의 것보다는 다소 덜 바람직하다. 도 14a의 실시예 표본에 있어서, 측벽(1330)을 갖는 구조는 더 콤팩트형일 수 있고, 터널 산화물(1424A)은 N+ 영역(1404)의 저부 상에만 있다. 도 14b의 실시예 표본에 있어서, N+ 영역(1404)과 P+ 영역(1436) 간 필요한 분리는 셀 사이즈를 증가시킨다. 터널 산화물(1424B)은 또한 도 14a에서보다 더 큰 표면적 위에 형성되어야 하여서, 제조 복잡도를 증가시킨다.
이종접합 이미터를 갖는 디바이스
다른 실시예 표본에 있어서, 전자-정공 차별은 이종접합 이미터 영역을 사용하여 달성될 수 있다. 도 15의 실시예 표본에 있어서, 이미터 영역(1504)은 예를 들어 결정성 기판 상의 비결정성 실리콘일 수 있다. 비결정성 실리콘은, 결정성 실리콘에 대한 1.1V의 밴드 갭에 비해, 1.4V의 밴드 갭을 가지므로, 이미터(1504)로부터 베이스(102A)로 주입된 전자는 비교적 에너지가 있고 베이스(102A)로부터 이미터(1504)로의 정공보다는 더 많은 전자가 이미터(1504)로부터 베이스(102A)로 주입된다.
베이스 구동
본 발명에 따른 베이스 구동 회로는 여기에서 설명되는 바와 같은 동작을 허용하도록 BTRAN의 2개의 베이스 단자의 각각에 인가되는 것이 바람직하다. 하나의 실시예 표본에 있어서, BTRAN 베이스 구동 회로 표본은 바람직하게는 BTRAN이 다이오드로서 턴 온하고; 초기 턴-온 후에 매우-낮은-순방향-전압 포화 모드로 이행하고; 더-이상-포화되지-않지만-여전히-온 상태로 다시 이행하고; 테일 전류를 감축하도록 턴-오프 이전에 축적된 전하 감축을 달성하고; 그리고 그 후 완전 턴-오프를 달성하고 순방향 전압을 차단할 수 있게 한다.
NPN 실시예 일 표본에 있어서, 도 9의 것과 유사한 베이스 구동 회로는 베이스(B1)와 베이스(B2) 둘 다에 적용될 수 있고, 예를 들어, 다음과 같이 동작할 수 있다.
a. 개방 베이스(B1): 베이스 단자(B1)는 자유롭게 부동하고, 반대 단자(T2)로부터의 음의 전압은 차단된다. 예상되는 부동 베이스 전압은, 예를 들어, 0.7V 내지 20V 미만의 범위에 있을 수 있다. 이 상태에서, 반대 베이스 단자(B2)는 각각의 반대 단자(T2)에 단락된다. 도 9의 실시예 표본에 있어서, 베이스(B1)는 MOSFET 스위치(S1, S2)를 턴 오프함으로써 부동으로 둘 수 있다.
b. 단자(T1)에 단락된 베이스(B1): 베이스 단자(B1)는, 예를 들어, 스위치(S1)를 턴 오프하고 스위치(S2)를 턴 온함으로써 각각의 단자(T1)에 단락된다. 반대 베이스 단자(B2)는 개방되고, 반대 단자(T2)로부터의 양의 전압은 차단된다. 대안으로, 베이스 구동은 반대 단자(T2)가 음일 때 BTRAN이 순방향-바이어싱된 다이오드 모드로 전도하는 동안 이 상태에 있을 수 있다. 이러한 후자의 상태에서, 공칭 순방향 전압 강하(Vf)는, 예를 들어, 실리콘 다이오드에 대해 1V 내지 3V 사이에 있을 수 있다.
c. 양의 바이어스에 접속된 베이스(B1): 베이스 단자(B1)는, 예를 들어, 스위치(S1)를 턴 온하고 스위치(S2)를 턴 오프함으로써 양의 전하의 소스에 접속된다. 이러한 상태에서는, 반대 베이스(B2)는 개방되는 한편, BTRAN은 순방향-바이어싱된 포화된 NPN 양극성 트랜지스터 모드로 전도하고 있다. 공칭 순방향 전압 강하는, 예를 들어, 대략 0.2V일 수 있다. 대전류가 접속 직후 양의 바이어스로부터 베이스(B1)로 흐른다. 후속 전류 흐름은 더 낮다.
d. 단계(c) 바로 다음에, 베이스 단자(B1)는, 예를 들어, 스위치(S1)를 열고 스위치(S2)를 닫음으로써 각각의 단자(T1)에 접속되는 한편, 반대 베이스 단자(B2)는 개방된다. 대전류가 베이스 단자(B1)로부터 단자(T1)로 짧게 흐른다. 이것은 드리프트 영역 내 전하 캐리어를 급속히 공핍시킨다. 디바이스는 포화로부터 빠져나오고 순방향-바이어싱된 다이오드 모드로 되돌아간다.
e. 단계(d) 바로 다음에, 베이스 단자(B1)는, 예를 들어, 스위치(S1)를 턴 오프하고 스위치(S2)를 턴 온함으로써 각각의 단자(T1)에 접속되고, 반대 베이스 단자(B2)는 유사한 메커니즘에 의해 각각의 반대 단자(T2)에 단락된다. 소전류가 각각의 단자(T1)로부터 베이스 단자(B1)로 흐르고, 전하 캐리어는 드리프트 영역으로부터 일소되어, 순방향 전압 강하(Vf)를 증가시킨다.
f. 단계(e) 바로 다음에, 베이스 단자(B1)는, 예를 들어, 스위치(S1, S2)를 턴 오프함으로써 개방되는 한편, 반대 베이스 단자(B2)는 각각의 반대 단자(T2)에 그대로 단락되어 있다. 베이스 단자(B1)와 각각의 단자(T1) 간 PN 접합이 역 바이어싱으로 됨에 따라 BTRAN은 턴 오프된다.
일 실시예 표본에 있어서, 스위치(S2)는 예를 들어 GaN MOSFET일 수 있다. 스위치(S2)가 양 방향으로의 전압을 전도 및 차단하고, 스위치(S2)가 보는 가장 큰 양의 전압은 + 1.5V이므로, GaN MOSFET이 스위치(S2)에 바람직할 수 있는데, GaN MOSFET의 바디 다이오드가 1.5V 이하에서는 전류를 전도시키지 않기 때문이다.
도 10은, 도 11의 것과 같이 PNP 실시예 표본에 대해 수정된, 예를 들어 위의 단계(a)-(f)의 것처럼, 본 발명에 따른 프로세스 동안 소정 전류 및 전압 표본의 플롯을 도시하고 있다.
도 11은 베이스-이미터 단락을 위해 공통 소스 MOSFET 쌍을 포함할 수 있는 PNP BTRAN 베이스 구동 회로의 일 실시예 표본을 도시하고 있다. 격리된 파워 서플라이(P1, P2)가 각각의 커패시터(C1, C2)와 병렬로 포함되어 있다. 일 실시예 표본에 있어서, 격리된 파워 서플라이(P1)는 이미터(E1)에 대해, 예를 들어, -0.7V일 수 있고, 격리된 파워 서플라이(P2)는 이미터(E2)에 대해, 예를 들어, -0.7V일 수 있다.
공통 소스 MOSFET 쌍((Q11, Q21), (Q22, Q12))은 바람직하게는 각각의 이미터-베이스 쌍((E1, B1), (E2, B2)) 간 베이스-이미터 단락을 위해 사용된다.
JFET(Q31, Q32)은 바람직하게는 차단 전압을 증가시키도록 스타트업시 사용되고, 그 후 변환기가 작동하고 있는 동안에는 턴 오프되는 것이 바람직하다.
MOSFET(Q41, Q42)은 순방향 전압 강하(Vf)를 감축하도록 디바이스 턴-온 후에 사용되는 것이 바람직하다.
도 12는 NPN BTRAN(1210)을 위한 베이스 구동 회로의 현재-선호되는 실시예 표본을 도시하고 있다. 2개의 공통 그라운드가 도시되어 있다. 공통 그라운드(1222)는 이미터/컬렉터 단자(T1)와 베이스 구동 회로 구동 베이스(B1)(108A)를 함께 접속시킨다. 공통 그라운드(1220)는 이미터/컬렉터 단자(T2)와 베이스 구동 회로 구동 베이스(B2)(108B)를 함께 접속시킨다.
일 실시예 표본에 있어서, 이러한 베이스 구동 회로는 3개의 모드 중 하나로 베이스 단자(B2)(108B)를 구동할 수 있다. 수동 오프 모드에 있어서, 베이스 단자(B2)(108B)는 바람직하게는, 예를 들어, 이미터(106B)에 대해 약 0.3V보다 더 높지 않도록 (예를 들어, 쇼트키 다이오드(D22)에 의해) 클램핑되고, 이미터(106B)보다 전압이 더 낮도록 허용된다. 수동 오프 모드에서는, 정규-온 JFET(S52)만이 온이다. 이것은, 예를 들어 도 3f에서와 같이, 베이스(B2)(108B)가 부동 가능하게 할 수 있다.
베이스-이미터 단락 모드에서는, MOSFET 스위치(S42, S32)만이 온이고, 그로써 베이스(B2)(108B)를 이미터(T2)(106B)에 단락시킨다. 일 실시예 표본에 있어서, 이것은 BTRAN이 능동 오프 모드이든 다이오드 모드이든 동작 가능하게 할 수 있다.
주입 모드는, NPN BTRAN에 대해, 디바이스가 능동 온 모드에 있을 때 전류를 각각의 베이스 단자 내로 주입한다. 이것은 BTRAN의 순방향 전압 강하를 다이오드 강하, 예를 들어, 0.7 볼트 미만으로 낮출 수 있다. 일부 실시예 표본에 있어서, 이러한 단계는 순방향 전압 강하(Vf)를 예를 들어 0.1 내지 0.2V로 낮출 수 있다. 스위치(S42)는 온인 한편, 스위치(S32, S52)는 오프이다. MOSFET 스위치(S12, S22)는 스위치 모드 파워 서플라이 구성으로 베이스 단자(B2) 내로 적합한 전류를 산출하도록 온 및 오프 제어된다. 전류 스윙은 인덕터(L1)에 의해 제어될 수 있고, 전류는 저항기(R1)에 의해 감지될 수 있다. 적합한 제어 시스템(도시되지 않음)은 베이스 전류를 제어하여 그로써 낮은 순방향 전압 강하(Vf)를 산출하기 위해 스위치, 인덕터 및 저항기를 제어한다.
제조
일 실시예 표본에 있어서는, 여기에서 설명되는 바와 같은 이종접합 이미터를 갖는 BTRAN을 제조하기 위해 유익하게는 a-Si:H(hydrogenated amorphous silicon) 또는 a-SiC:H(hydrogenated amorphous silicon carbide)의 퇴적이 사용될 수 있다. 이러한 재료는 스퍼터링될 수 있지만, 더 바람직하게는 화학적 증착(CVD) 또는 플라즈마 강화 CVD를 사용하여 퇴적된다. 이들 재료는 고온 처리에 의해 변하므로, 이미터 재료는 고온 처리 단계가 완료된 후에 퇴적될 필요가 있다.
일 실시예 표본에 있어서, 터널 산화물은 여기에서 설명되는 바와 같이 베이스와 이미터 영역 간에 제조될 수 있다. 베이스 영역의 베어 표면은 주로, 예를 들어, 실리콘 이산화물인 박층의 유전체를 성장시키기에 충분히 길게 산화 환경에 노출될 수 있다. 일 실시예 표본에 있어서, 이러한 박층의 터널 산화물은, 예를 들어, 10Å 내지 30Å의 범위에 있을 수 있다. 그러한 산화 단계 다음에, 비결정성 또는 다결정성 실리콘의 층이, 예를 들어, 저압 화학적 증착(LPCVD)을 사용하여 퇴적될 수 있다. 일부 실시예 표본에 있어서는, 이것 다음에 다결정성 실리콘을 도핑하기 위해 예를 들어 비소와 같은 도판트를 도입하는 것이 뒤따를 수 있다.
본 발명자는 물리적 및 전기적 성능이 BTRAN 반도체 다이의 양 사이드 상에서 거의 등가로 될 수 있음을 깨달았다. 모든 도판트 종은 웨이퍼의 각각의 사이드 내로 도입되고, 그 후 바람직하게는 단일의 긴 고온 확산 단계가 수행된다.
일 실시예 표본에 있어서, 긴 고온 확산 단계는, 예를 들어, 1100 내지 1150℃의 온도에서일 수 있다. 긴 고온 확산 프로세스는 아래에서 설명되는 2개의 핸들-웨이퍼 프로세스와 함께 사용되는 것이 가장 바람직할 수 있지만, 2개의 핸들-웨이퍼 프로세스와 독립적으로 사용될 수도 있다.
본 발명에 따라 BTRAN을 제조하기 위한 현재-선호되는 처리 단계는 마스킹 작업, 열 산화, 식각, 불순물 도입, 화학적 증착(CVD), 및 물리적 증착(PVD)을 포함한다.
본 발명에 따른 제조 순서 표본은 고온-핸들-웨이퍼 본딩 단계도 그리고 중온-핸들-웨이퍼 본딩 단계도 포함하는 것이 가장 바람직하다. 이들 2개의 핸들 웨이퍼는 제조 순서 내 여러 다른 포인트에서 그리고 바람직하게는 여러 다른 온도 범위에서 동일 웨이퍼의 여러 다른 사이드에 부착되는 것이 바람직하다.
본 혁신적 프로세스의 맥락에서, "고온"은, 예를 들어, 알루미늄 또는 알루미늄 합금의 합금/어닐링 온도 위의 어떠한 온도라도 의미할 수 있다. 일 실시예 표본에 있어서, "고온"은, 예를 들어, 대략 450℃ 위의 어떠한 온도라도 지칭할 수 있다.
본 혁신적 프로세스의 맥락에서, "중온"은, 예를 들어, 땜납의 융해 온도와 알루미늄 또는 알루미늄 합금의 합금 온도 간의 어떠한 온도(포함적)라도 의미할 수 있다. 일 실시예 표본에 있어서, "중온"은, 예를 들어, 대략 240℃와 대략 450℃ 간의 어떠한 온도(포함적)라도 지칭할 수 있다.
본 혁신적 프로세스의 맥락에서, "저온"은, 예를 들어, 대략 실온과 땜납의 융해 온도 간의 어떠한 온도라도 의미할 수 있다. 일 실시예 표본에 있어서, "저온"은, 예를 들어, 대략 25℃와 240℃ 간의 어떠한 온도라도 지칭할 수 있다.
일 실시예 표본에 있어서, 본 혁신적 프로세스에 따른 BTRAN 제조 순서는 다음과 같이 진행될 수 있다:
단계(1) 내지 단계(M): 웨이퍼의 하나의 사이드 상에, 콘택트 마스크 단계까지, 열 산화, 소정 화학적 증착(CVD) 작업, 및 고온 어닐링과 같은 모든 고온 단계를 수행한다. 이것은 웨이퍼의 양 사이드 상에 소망의 접합 깊이로 불순물을 확산시키도록 설계된 고온, 비교적-긴 확산 단계 직전에서 중단된다.
단계(M+1): 보호 층(예를 들어, CVD 실리콘 이산화물) 또는 보호 층 샌드위치(예를 들어, CVD 실리콘 이산화물, CVD 실리콘 질화물, 및 CVD 실리콘 이산화물)를 디바이스 웨이퍼의 제1 사이드 상에 퇴적한다. 보호 층은 제1 사이드에 대한 원치않는 변화를 방지할 수 있다. 이러한 보호 층은 또한 제1 사이드로부터 재료를 제거하도록 추후 사용되는 박화 작업에 대한 중단 포인트로서 역할할 수 있다. 화학적-기계적 평탄화(CMP)는 퇴적된 보호 층(또는 퇴적된 보호 층 샌드위치)의 상부 표면을 평평하게 하도록 수행될 수 있다. 이 포인트에서 디바이스의 표본은, 예를 들어, 도 16a에 보일 수 있다.
단계(M+2): 핸들 웨이퍼 1를 고온에서 디바이스 웨이퍼의 제1 사이드에 부착한다. 예를 들어, 실리콘, 실리콘 이산화물, 실리콘 탄화물 또는 사파이어와 같이, 어떠한 허용가능한 고온 재료라도 핸들 웨이퍼 1에 사용될 수 있다. 핸들 웨이퍼 1는 디바이스 웨이퍼의 제1 사이드에 본딩되어야 한다. 실리콘이 핸들 웨이퍼로서 사용되면, 실리콘 핸들 웨이퍼의 표면은, 예를 들어 도 16b에 보이는 바와 같이, 고온에서 보호 층 또는 보호 층 샌드위치의 상부에 직접 본딩될 것이다.
단계(M+3): 제1 사이드와는 반대인 제2 사이드로부터, 디바이스 웨이퍼를 소망 두께로 박화한다. 이것은, 예를 들어, 그라인딩, 래핑 및 폴리싱의 조합에 의해 행해질 수 있다.
단계(M+4) 내지 단계(N): 디바이스 웨이퍼의 제2 사이드 상에 단계(1) 내지 단계(M)를 수행한다.
단계(N+1): 디바이스 웨이퍼의 양 사이드 상에서 소망의 도판트 접합 깊이 및 도판트 분포를 획득하도록 비교적 긴 고온 확산 단계를 수행한다.
단계(N+2) 내지 단계(P): 디바이스 웨이퍼의 제2 사이드 상에 콘택트 마스크 내지 패시베이션 층 퇴적 단계 및 패드 식각 단계를 수행한다.
단계(P+1): 핸들 웨이퍼 2를 중온에서 디바이스 웨이퍼의 제2 사이드에 부착한다. 핸들 웨이퍼 2는, 예를 들어, 석영, 유리, 실리콘, 실리콘 탄화물 및 사파이어와 같이, 어떠한 허용가능한 중온 재료라도 될 수 있다. 일 실시예 표본에 있어서, 이 포인트에서 디바이스는, 예를 들어, 도 16c에 보이는 것처럼 될 수 있다.
단계(P+2): 핸들 웨이퍼 1를 제거한다. 이것은, 예를 들어, 그라인딩, 래핑, 화학적-기계적 평탄화(CMP)에 의해 행해질 수 있고, 가장 바람직하게는, 예를 들어, 단계(M+1)에서 퇴적된 "중단 포인트" 층까지 계속되지만 통하지는 않는다. 이러한 단계의 결과로서, 디바이스 웨이퍼는, 예를 들어, 도 16d에 보이는 것처럼 될 수 있다.
단계(P+3): (예를 들어, 식각 또는 화학적-기계적 평탄화(CMP)에 의해) 중단 층을 제거한다.
단계(P+4) 내지 단계(Q): 디바이스 웨이퍼의 제1 사이드 상에 콘택트 마스크 내지 패시베이션 퇴적 및 패드 식각 단계를 수행한다. 이러한 포인트에서, 웨이퍼는 관용적 웨이퍼 처리를 완료하였다.
단계(Q+1): 아무것도 하지 않거나, 웨이퍼의 하나의 사이드에 테이프를 붙이거나, 웨이퍼를 기판 상에 실장한다.
단계(Q+2): 디바이스 웨이퍼의 제2 사이드로부터 핸들 웨이퍼 2를 제거하여, 예를 들어, 도 16e의 것과 같은 구조의 결과로 된다.
단계(Q+3) 내지 종료: 디바이스의 하나의 사이드 또는 양 사이드를 도금한다. 최종 처리는 계속하여 적합한 대로 다이싱(칩 분리) 및 시험을 통한다.
일 실시예 표본에 있어서, 디바이스의 제1 사이드는 핸들 웨이퍼 2가 디바이스 웨이퍼의 제2 사이드로부터 제거되기 전에 도금될 수 있다.
일 실시예 표본에 있어서, BTRAN 제조는 더블-사이드-폴리싱된 시작 웨이퍼로 시작할 수 있다. 고온 본딩 단계 다음에, 정렬 마크가 정렬 알고리즘을 사용하여 본딩된 웨이퍼 스택의 양 노출된 표면 상에 놓일 수 있다. 다른 일 실시예 표본에 있어서, 전방-표면-대-후방-표면 정렬은, 하나의 웨이퍼 표면 상의 특징부가 정렬 동안 웨이퍼를 통해 "보일" 수 있게 하는, 예를 들어 적외선 정렬에 의해 획득될 수 있다. 또 다른 일 실시예 표본에 있어서, 전방-후방 정렬은, 예를 들어, 마스크가 제2 표면 상에 존재하는 동안 웨이퍼의 제1 표면에 정렬시키는 기계적 수단에 의해 획득될 수 있다. 이들 전방-후방 정렬 기술의 각각은, 연관된 장비 비용을 포함하여, 단점 및 장점을 갖는다.
BTRAN 제조의 일 실시예 표본에 있어서, BTRAN의 더블-사이디드 도금은 각각의 표면 상에 동일한 금속 및 패드 패턴을 사용할 수 있다. 그 후 각각의 표면 상의 소망 영역으로의 접속은 패터닝된 층을 사용하여 이루어질 수 있다. 일 실시예 표본에 있어서, 콘택트는, 예를 들어, 세라믹 상의 패터닝된 금속화물을 사용하여 저부 표면에, 그리고, 예를 들어, 패터닝된 구리 리드 프레임을 사용하여 상부 표면에 이루어질 수 있다. 양 표면 상에 동일한 패드 마스크를 사용할 수 있는 능력은 제조를 매우 단순화할 수 있다.
일 실시예 표본에 있어서, 다이의 저부 및 상부 양자에 대한 콘택트는 바람직하게는 땜납 층에 의해 획득된다. 땜납은 전형적으로는 도금도 된, 그리고 다이의 각각의 표면 상에 존재하는 패터닝된 영역 상에 퇴적된다.
그렇지만, 제조 관점에서는 땜납을 사용하여 금속화된 세라믹에 BTRAN 다이의 저부를 부착하고, 그리고 다이의 상부 상의 금속화된 영역에 큰-직경 와이어를 본딩하는 것이 유익할 수 있다.
그렇지만, 하나의 복잡하게 하는 인자는 도금된 재료, 예를 들어, 니켈의 큰 영역이 박형 다이를 크래킹하거나 아니면 손상시킬 수 있는 잔류 스트레스를 갖는다는 것이다.
본 출원은 그 중에서도 동일한 금속 및 패드 마스크가 BTRAN의 상부 및 저부 양 표면 상에서, 3개의 조건을 받게, 사용될 수 있음을 교시한다:
1) 필요로 되는 큰-직경 와이어 본드의 필요한 수를 수용하도록 다이의 상부 표면 상에 적합한 사이즈의 충분한 본딩 패드가 있다.
2) 낮은 저항 콘택트의 형성을 가능하게 하도록 다이의 저부 상에 충분한 도금된 영역이 있다.
3) 개방 도금된 영역의 패턴은 다이를 손상시키기에 충분히 큰 스트레스의 결과를 초래하지 않는다.
따라서, 와이어 본드 및 도금된 층 양자에 적합한 (전형적으로 비교적 큰) 개방 영역과, 도금되지만 일반적으로 본딩되지는 않을 수 있는 더 작은 개방 영역의 혼합을 갖는 패드 마스크가 BTRAN 제조를 위해 제안된다.
본 발명에 따라 BTRAN 제조를 위한 패드 마스크의 일 실시예 표본은, 예를 들어, 도 17에 보일 수 있다. 도 17에 있어서, 큰 본딩 패드(1740)는, 예를 들어, 도금 또는 와이어 본딩을 위해 사용될 수 있다. 일 실시예 표본에 있어서, 큰 본딩 패드(1740)는, 예를 들어, 80밀 대 30밀일 수 있고, 예를 들어 12밀 떨어져 이격되어 있을 수 있다. 작은 본딩 패드(1738)는 큰 본딩 패드(1740)에 의해 차지되지 않은 주변 지역에 채워질 수 있고, 예를 들어, 도금을 위해 사용될 수 있다. 일 실시예 표본에 있어서, 좌측 칩 영역(1742) 내 큰 본딩 패드(1740)는 우측 칩 영역(1744) 내 큰 본딩 패드(1740)로부터 오프셋되어 있어 모든 패드 상에 큰-직경 와이어를 수용할 수 있다.
도 18a 내지 도 18b는 본 발명에 따른 BTRAN의 제조의 다른 일 실시예 표본을 도시하고 있다. 도 18a에 있어서, BTRAN 패드 마스크 표본은 금속화물 표본 상에 위에 놓여 도시되어 있는 한편, 도 18b에서는, 패드 마스크 표본만이 도시되어 있다.
BTRAN과 같은 높은 전압 반도체 디바이스의 에지 종단 구조의 설계는 그 장기간 동작에 결정적이다. 소정 세트의 조건에서 동작하도록 설계된 종단 구조는 종단 구조의 표면에서 또는 그 가까이에서 원치않는 양 또는 음의 전하의 존재시 전압 취급 능력에서 상당한 감축을 나타내 보일 수 있다. (참조에 의해 여기에 편입되는, T. Trajkovic 등의 문헌[The Effect of Static and Dynamic Parasitic Charge in the Termination Area of High Voltage Devices and Possible Solutions]에서 실증된 바와 같이) 항복 전압에서의 상당한 감소는 종단 영역에서 양이든 음이든 전하의 존재시 일어날 수 있다.
본 혁신적 BTRAN 제조 방법은 또한 (그 중에서도) 종단 영역에서의 전하의 존재에 의한 디바이스의 항복 전압에서의 어떠한 감소라도 방지하도록 신규의 혁신적 구조의 사용을 교시한다. 이들 혁신적 구조의 일 실시예 표본은, 예를 들어 도 19에 보이는 바와 같이, 하나 이상의 n-형 영역을 포함하고 있는 P+ 영역으로 이루어질 수 있다.
2개의 도핑된 영역의, 하나가 다른 하나 내에 있는, 이러한 조합은 DMOS 트랜지스터의 바디 및 소스에, 또는 양극성 트랜지스터의 베이스 및 이미터에 유사하다.
일 실시예 표본에 있어서, 본 발명에 따른 BTRAN 종단 구조는, 각각의 도판트 유형에 대해 하나씩, 2개의 마스크의 사용을 통해 제조될 수 있다. 다른 일 실시예 표본에 있어서, 본 발명에 따른 BTRAN 종단 구조는 동일한 개구부를 통해 도입된 양 도판트 유형을 갖는 단일 마스크를 사용함으로써 제조될 수 있다. 이들 경우의 각각에 있어서, 요구되는 개구부는 기-존재하는 마스킹 층에 부가될 수 있으며, 최종 도판트 분포는 존재하는 도판트-도입 및 확산 단계를 사용하여 획득된다.
일부 실시예 표본에 있어서, 본 발명의 혁신적 양방향 디바이스는, 예를 들어 도 20a에서와 같이, 디바이스의 전방과 후방 간 대칭형이지 않은 패드 금속화물을 가질 수 있다. 도 20b는 다이 내 어느 포인트로부터 낮은 열 저항을 갖는 영역까지의 거리를 상당히 감축함으로써 오프셋 콘택트 패드가 어떻게 열 방산을 상당히 개선할 수 있는지 도시하고 있다. 일 실시예 표본에 있어서, 각각의 사이드 상의 콘택트 패드는, 예를 들어, (x 방향으로) 1270㎛ 떨어져 이격되어 있을 수 있고, 다이는, 예를 들어, (z 방향으로) 100 내지 200㎛ 두께일 수 있다. 일 실시예 표본에 있어서, 다이의 각각의 사이드 상의 콘택트 패드는 낮은 열 저항을 갖는 영역까지의 거리를 최소화하도록 오프셋되어 있을 수 있다. 도 20c 내지 도 20d는 패드 금속화물 단편의 대안의 실시예를 도시하고 있다.
장점
개시된 혁신은, 다양한 실시예에 있어서, 적어도 이하의 장점 중 하나 이상을 제공한다. 그렇지만, 이들 장점 전부가 개시된 혁신 중 모든 하나마다로부터 초래되지는 않으며, 이러한 장점 목록은 다양한 청구 발명을 한정하지는 않는다.
Figure 112015105899002-pct00001
온-상태 전압 강하가 다이오드 강하 미만이다.
Figure 112015105899002-pct00002
양방향 동작이 어느 방향으로든 똑같은 전기적 특성으로 달성된다.
Figure 112015105899002-pct00003
전적으로 평탄 평면 디바이스를 제공한다.
Figure 112015105899002-pct00004
양방향 양극성 트랜지스터는 높은 비-평형 캐리어 농도의 조건 하에 동작한다.
Figure 112015105899002-pct00005
높은 전압 저항.
Figure 112015105899002-pct00006
높은 견고성.
Figure 112015105899002-pct00007
혁신적 제조 기술이 2-사이디드 양방향 디바이스 제조를 가능하게 한다.
Figure 112015105899002-pct00008
각각의 방향으로 다이오드 강하 미만으로 완전 양방향 전도.
Figure 112015105899002-pct00009
전력-패킷-스위칭 전력 변환기에서 완전-양방향 스위칭을 가능하게 한다.
Figure 112015105899002-pct00010
더블-확산형 베이스가 필요하지 않다.
반드시 전부는 아닌 일부 실시예에 의하면, 스위칭을 위해 양방향 양극성 트랜지스터(BTRAN)를 사용하는 전력-패킷-스위칭 전력 변환기를 위한 방법, 시스템, 회로 및 디바이스가 제공된다. 4-단자 3-층 BTRAN은 다이오드 강하 미만의 순방향 전압으로 어느 방향으로든 실질적으로 똑같은 동작을 제공한다. BTRAN은 높은 비-평형 캐리어 농도의 조건 하에서 동작하는, 그리고 전력-패킷-스위칭 전력 변환기를 위한 양방향 스위치로서 사용될 때 놀라운 상승효과를 가질 수 있는 완전 대칭형 병합형 더블-베이스 양방향 양극성 반대-면 디바이스이다. BTRAN은 높은 캐리어 농도의 상태로 구동되어, 온-상태 전압 강하를 매우 낮게 한다.
반드시 전부는 아닌 일부 실시예에 의하면, 전력-패킷-스위칭 전력 변환기가 제공되며: 커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1 및 제2 제1-전도성-유형 이미터 영역, 및 상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2-전도성-유형 베이스 콘택트 영역을 포함하는 상기 복수의 위상 레그; 반복적으로, 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 선택된 하나 또는 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 선택된 하나 또는 2개를 턴 온하는 제어 회로; 및 제어 회로가 턴-온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 그 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터-베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되, 구동 회로는 반도체 매스 내 오프-상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 스위치 양단의 전압 강하를 낮춘다.
반드시 전부는 아닌 일부 실시예에 의하면, 전력-패킷-스위칭 전력 변환기가 제공되며: 커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1 및 제2 제1-전도성-유형 이미터 영역, 및 상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2-전도성-유형 베이스 콘택트 영역을 포함하는 상기 복수의 위상 레그; 반복적으로, 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 선택된 하나 또는 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 선택된 하나 또는 2개를 턴 온하는 제어 회로; 및 제어 회로가 턴-온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 그 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터-베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되, 구동 회로는 그 소-신호 값의 사분의 일 미만으로까지 아래로 베타를 구동하기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가한다.
반드시 전부는 아닌 일부 실시예에 의하면, 전력-패킷-스위칭 전력 변환기가 제공되며: 커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1 및 제2 제1-전도성-유형 이미터 영역, 및 상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2-전도성-유형 베이스 콘택트 영역을 포함하는 상기 복수의 위상 레그; 반복적으로, 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 선택된 하나 또는 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 선택된 하나 또는 2개를 턴 온하는 제어 회로; 및 제어 회로가 턴-온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 그 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터-베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되, 구동 회로는 오프-상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 다이오드 강하의 절반 미만으로 스위치 양단의 전압 강하를 낮춘다.
반드시 전부는 아닌 일부 실시예에 의하면, 전력-패킷-스위칭 전력 변환기가 제공되며: 커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1-전도성-유형 이미터 영역, 및 각각의 이미터 영역에 근접하여 제2-전도성-유형 베이스 콘택트 영역을 포함하는 상기 복수의 위상 레그; 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 2개를 턴 온하는 제어 회로; 및 제어 회로가 턴-온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 그 스위치의 대향 면 상의 베이스 콘택트 영역을 부동으로 두면서, 그 스위치의 베이스 콘택트 영역 중 제1 영역을 각각의 이미터 영역에 단락시킴으로써 턴-온을 시작하고; 베이스 콘택트 영역 중 상기 제1 영역을 구동하여, 연관된 이미터-베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하고, 그로써 포화 모드에 들어가고; 베이스 콘택트 영역 중 상기 제1 영역을 각각의 이미터 영역에 단락시키고, 그로써 포화 모드를 빠져나가고; 대향 표면 상의 베이스 콘택트 영역을 각각의 이미터 영역에 단락시킴으로써 턴-오프를 시작하고; 그리고 베이스 콘택트 영역 중 상기 제1 영역이 부동하게 야기함으로써 턴-오프를 완료하는 구동 회로를 포함하되, 구동 회로는, 상기 반도체 매스 내, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 스위치 양단의 전압 강하를 낮춘다.
반드시 전부는 아닌 일부 실시예에 의하면, 양방향 전력 스위칭 회로가 제공되며: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1 및 제2 제1-전도성-유형 이미터 영역, 및 상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2-전도성-유형 베이스 콘택트 영역; 및 제어 회로가 턴-온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 그 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터-베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되, 구동 회로는 오프-상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 스위치 양단의 전압 강하를 낮춘다.
반드시 전부는 아닌 일부 실시예에 의하면, 전력-패킷-스위칭 전력 변환기를 동작시키는 방법이 제공되며: 커패시터에 의해 병렬로 되는 링크 인덕터 내로 전력을 구동하도록 제1 어레이의 양방향 스위치를 구동하는 단계; 상기 인덕터로부터 출력 라인 상으로 전력을 끌어내도록 제2 어레이의 양방향 스위치를 구동하는 단계를 포함하되, 각각의 상기 양방향 스위치는 제2-전도성-유형 베이스 영역의 대향 면 상의 제1-전도성-유형 이미터 영역, 및 상기 제2-전도성-유형 베이스 영역의 상기 대향 면 상의 제2-전도성-유형 베이스 콘택트 영역을 포함하고, 각각의 상기 양방향 스위치를 구동하는 단계는: 하나의 상기 양방향 스위치의 하나의 상기 면이 수동 오프 모드에 있도록 소망될 때, 쇼트키 다이오드 강하 더하기 각각의 이미터 영역의 전압 이하로 각각의 베이스 콘택트 영역의 전압을 클램핑하는 단계; 하나의 상기 양방향 스위치의 하나의 상기 면이 능동 오프 모드에 또는 다이오드 모드에 있도록 소망될 때, 각각의 베이스 콘택트 영역을 각각의 이미터 영역에 단락시키는 단계; 및 하나의 상기 양방향 스위치의 하나의 상기 면이 능동 온 모드에 있도록 소망될 때, 소수 전하 캐리어를 각각의 베이스 콘택트 영역 내로 주입하는 단계를 포함한다.
반드시 전부는 아닌 일부 실시예에 의하면, 반도체 디바이스가 제공되며: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1-전도성-유형 이미터 영역; 상기 제2-전도성-유형 반도체 매스의 상기 대향 면 상의 제2-전도성-유형 베이스 콘택트 영역; 오프-상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 전압 강하를 낮추는 구동 회로를 포함하되, 상기 제1-전도성-유형 이미터 영역과 상기 제2-전도성-유형 반도체 매스는 그 사이에 이종접합을 형성한다.
반드시 전부는 아닌 일부 실시예에 의하면, 반도체 디바이스가 제공되며: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1-전도성-유형 이미터 영역; 상기 제2-전도성-유형 반도체 매스의 상기 대향 면 상의 제2-전도성-유형 베이스 콘택트 영역; 정공과 전자 간 차등을 형성하는, 그리고 각각의 상기 제1-전도성-유형 이미터 영역과 상기 제2-전도성-유형 반도체 매스 간의 박층의 터널 산화물; 오프-상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 전압 강하를 낮추는 구동 회로를 포함한다.
반드시 전부는 아닌 일부 실시예에 의하면, 반도체 디바이스가 제공되며: 제2-전도성-유형 반도체 매스의 대향 면 상의 제1-전도성-유형 이미터 영역; 상기 제2-전도성-유형 반도체 매스의 상기 대향 면 상의 제2-전도성-유형 베이스 콘택트 영역; 정공과 전자 간 차등을 형성하는, 그리고 각각의 상기 제1-전도성-유형 이미터 영역과 각각의 이미터 금속화물 간의 박층의 터널 산화물; 오프-상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 베이스 콘택트 영역에 인가하여, 그로써 전압 강하를 낮추는 구동 회로를 포함한다
수정 및 변형
당업자에 의해 인식될 바와 같이, 본 출원에서 설명되는 혁신적 개념은 엄청난 범위의 응용에 걸쳐 수정되고 달라질 수 있으며, 따라서 특허되는 주제 사항의 범위는 주어지는 특정 대표적 교시의 어느 것에 의해서도 한정되지 않는다. 첨부 청구범위의 취지 및 넓은 범위 내에 드는 모든 그러한 대안, 수정 및 변형을 포괄하려는 의도이다.
일부 실시예에 있어서, 산화물 트렌치(1330)는 소스 영역과 인접하는 베이스 콘택트 영역 간에 존재할 수 있다. 다른 실시예에 있어서, 이것은 다를 수 있다.
일부 이종접합 실시예에 있어서, 이미터/컬렉터 영역은 결정성 실리콘 기판 상의 비결정성 실리콘일 수 있다. 다른 실시예에 있어서, 이종접합은 다르게 형성될 수 있다.
가장 현재-선호되는 실시예에 있어서, 베이스 콘택트 영역은 베이스의 대다수보다 더 헤비 도핑된다. 그렇지만, 다른 실시예에 있어서, 이것은 다를 수 있다.
일부 이종접합 실시예 표본에 있어서, 이종접합은, 예를 들어, 비결정성과 결정성 실리콘 간 접합에 의해 제공될 수 있다. 다른 실시예에 있어서, 이종접합은, 예를 들어, 다른 재료에 의해 제공될 수 있다. 또 다른 실시예에 있어서, 이종접합은, 예를 들어, 결과적 접합 전위가 주입 효율을 증가시키기에 충분히 첨예하면, 예를 들어, 결정성 실리콘과 다른 결정성 반도체 간, 예를 들어, 결정성-결정성 접합에 의해 제공될 수 있다.
고려되는 대안의 일 실시예에 있어서는, 더 작은 이미터 금속화물 단편이 정공 재결합을 감축하고 그로써 주입 효율을 증가시키도록 사용될 수 있다.
이종접합 BTRAN의 일부 실시예 표본에 있어서, 이종접합 이미터/컬렉터 영역은, 예를 들어, 비결정성 실리콘일 수 있다. 다른 실시예 표본에 있어서, 이종접합 이미터/컬렉터 영역은, 예를 들어, 다결정성 실리콘일 수 있다. 또 다른 실시예에 있어서, 이것은 다를 수 있다.
일부 실시예에 있어서, 하나의 베이스는 다른 베이스보다 더 많이 구동될 수 있다.
일부 실시예에 있어서는, 높은 레벨 비-평형 캐리어 밀도에서 주입 효율을 증가시키기 위한 다른 방법이 여기에서 개시된 혁신적 기술과 조합하여 또는 단독으로 사용될 수 있다.
일부 대안의 실시예에 있어서, 여기에서 설명되는 혁신적 BTRAN 제조 기술은, 예를 들어, 양방향 IGBT와 같은, 다른 2-사이디드 양방향 디바이스에 적용될 수 있다.
일부 대안의 실시예에 있어서, 본 발명의 혁신적 디바이스는 유익하게는 다른 종류의 전력 변환기에 적용될 수 있다. 일부 대안의 실시예에 있어서, 본 혁신적 디바이스는, 예를 들어, 매트릭스 변환기에 사용될 수 있다. 다른 대안의 실시예에 있어서, 본 혁신적 디바이스는, 예를 들어, 유도 모터 효율 최적화 및 소프트 스타트에 사용되는 바와 같은 전압 감축 레귤레이터에 적용될 수 있다.
일부 대안의 실시예에 있어서, 이미터 영역은 트렌치 내 위치하는 오목형 이미터일 수 있다. 다른 대안의 실시예에 있어서, 베이스 콘택트 영역은 트렌치 내 위치하는 오목형 베이스 콘택트 영역일 수 있다.
일부 대안의 실시예에 있어서, 필드-성형 영역은 베이스 콘택트 영역 또는 이미터 영역 또는 둘 다의 아래에 존재할 수 있다.
변형 및 구현을 보여주도록 돕는 부가적 일반적 배경은 그 전부가 참조에 의해 여기에 편입되는 이하의 간행물에서 찾아볼 수 있다: T. Trajkovic 등의 문헌[The Effect of Static and Dynamic Parasitic Charge in the Termination Area of High Voltage Devices and Possible Solutions].
변형 및 구현을 보여주도록 돕는 부가적 일반적 배경과 더불어, 아래 청구되는 본 발명과 상승효과적으로 구현될 수 있는 일부 특징도 이하의 미국 특허 출원에서 찾아볼 수 있다. 이들 출원 전부는 본 출원과 적어도 일부 공동 소유권, 공동 계류 및 발명권을 가지며, 그들 전부와 더불어, 그들 내 직접 또는 간접 편입되는 어떠한 자료라도 참조에 의해 여기에 편입되는 것이다:
US 8,406,265, US 8,400,800, US 8,395,910, US 8,391,033, US 8,345,452, US 8,300,426, US 8,295,069, US 7,778,045, US 7,599,196; US 2012-0279567 Al, US 2012-0268975 Al, US 2012-0274138 Al, US 2013-0038129 Al, US 2012-0051100 Al; PCT/US14/16740, PCT/US14/26822, PCT/US14/35954, PCT/US14/35960; 14/182,243, 14/182,236, 14/182,245, 14/182,246, 14/183,403, 14/182,249, 14/182,250, 14/182,251, 14/182,256, 14/182,268, 14/183,259, 14/182,265, 14/183,415, 14/182,280, 14/183,422, 14/182,252, 14/183,245, 14/183,274, 14/183,289, 14/183,309, 14/183,335, 14/183,371, 14/182,270, 14/182,277, 14/207,039, 14/209,885, 14/260, 120, 14/265,300, 14/265,312, 14/265,315; 전부 2013년 2월 15일자로 출원된 미국 가출원 61/765,098, 61/765,099, 61/765, 100, 61/765,102, 61/765,104, 61/765,107, 61/765,110, 61/765,112, 61/765,114, 61/765,116, 61/765,118, 61/765,119, 61/765,122, 61/765,123, 61/765,126, 61/765,129, 61/765,131, 61/765,132, 61/765,137, 61/765,139, 61/765,144, 61/765,146; 전부 2013년 3월 13일자로 출원된 61/778,648, 61/778,661, 61/778,680, 61/784,001; 2013년 4월 23일자로 출원된 61/814,993; 2013년 4월 29일자로 출원된 61/817,012, 61/817,019, 61/817,092; 2013년 6월 24일자로 출원된 61/838,578; 전부 2013년 7월 1일자로 출원된 61/841,618, 61/841,621, 61/841,624; 2013년 12월 11일자로 출원된 61/914,491 및 61/914,538; 2014년 1월 8일자로 출원된 61/924,884; 2014년 1월 9일자로 출원된 61/925,311; 2014년 1월 16일자로 출원된 61/928, 133; 2014년 1월 17일자로 출원된 61/928,644; 2014년 1월 21일자로 출원된 61/929,731 및 61/929,874; 2014년 1월 27일자로 출원된 61/931,785; 2014년 1월 28일자로 출원된 61/932,422; 2014년 1월 30일자로 출원된 61/933,442; 2014년 6월 3일자로 출원된 62/007,004; 및 위의 그 어느 하나의 우선권 출원 전부, 그 각각 및 모두 참조에 의해 여기에 편입된다.
본 출원 내 설명 중 어느 것도 어느 특정 구성요소, 단계 또는 기능이 청구항 범위 내 포함되어야 하는 필수 구성요소임을 암시하는 것으로 읽혀져서는 안 된다: 특허되는 주제 사항의 범위는 허여되는 청구범위에 의해서만 정의될 뿐이다. 더욱, 이들 청구항 중 어느 것도 분사가 "하기 위한 수단"이라는 바로 그 단어를 뒤따르지 않는 한 35 USC 112절 6단락을 적용하려는 의도는 아니다.
제출된 바와 같은 청구항은 가능한 포괄적인 것으로 의도되며 어떠한 주제 사항도 내주거나, 바치거나, 포기하지 않는 것으로 의도된다.

Claims (91)

  1. 전력 패킷 스위칭 전력 변환기로서,
    커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서,
    각각의 상기 양방향 스위치는,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 및 제2 제1 전도성 유형 이미터 영역, 및
    상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2 전도성 유형 베이스 콘택트 영역을 포함하는, 상기 복수의 위상 레그;
    반복적으로, 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 선택된 하나 또는 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 선택된 하나 또는 2개를 턴 온하는 제어 회로; 및
    상기 제어 회로가 턴 온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 당해 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터 베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되,
    상기 구동 회로는 상기 반도체 매스 내 오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 상기 스위치 양단의 전압 강하를 낮추는 전력 패킷 스위칭 전력 변환기.
  2. 제1항에 있어서, 하나의 상기 양방향 스위치가 하나의 상기 면으로부터 제1 방향으로 전도하고 있을 때, 상기 대향 면 상의 상기 이미터 영역은 컬렉터 영역으로서 역할하는 전력 패킷 스위칭 전력 변환기.
  3. 삭제
  4. 제1항에 있어서, 상기 양방향 스위치 내 상기 제2 전도성 유형 베이스 콘택트 영역은 각각의 상기 제2 전도성 유형 반도체 매스보다 더 높게 도핑되는 전력 패킷 스위칭 전력 변환기.
  5. 제1항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 상기 제2 전도성 유형 반도체 매스 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  6. 제1항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  7. 제1항에 있어서, 상기 양방향 스위치의 이미터 베이스 접합은 이종접합인 전력 패킷 스위칭 전력 변환기.
  8. 제1항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 비결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  9. 제1항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 다결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  10. 제1항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  11. 제1항에 있어서, 각각의 상기 양방향 스위치는 제2 전도성 유형 영역 내 제1 전도성 유형 영역을 포함하는 각각의 에지 종단 구조를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  12. 전력 패킷 스위칭 전력 변환기로서,
    커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 및 제2 제1 전도성 유형 이미터 영역, 및
    상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2 전도성 유형 베이스 콘택트 영역을 포함하는, 상기 복수의 위상 레그;
    반복적으로, 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 선택된 하나 또는 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 선택된 하나 또는 2개를 턴 온하는 제어 회로; 및
    상기 제어 회로가 턴 온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 당해 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터 베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되,
    상기 구동 회로는, 베타가 당해 소 신호 값의 사분의 일 미만으로 낮아지게 하는 전류를 선택된 상기 베이스 콘텍트 영역에 인가하는, 전력 패킷 스위칭 전력 변환기.
  13. 제12항에 있어서, 하나의 상기 양방향 스위치가 하나의 상기 면으로부터 제1 방향으로 전도하고 있을 때, 상기 대향 면 상의 상기 이미터 영역은 컬렉터 영역으로서 역할하는 전력 패킷 스위칭 전력 변환기.
  14. 삭제
  15. 제12항에 있어서, 상기 양방향 스위치 내 상기 제2 전도성 유형 베이스 콘택트 영역은 각각의 상기 제2 전도성 유형 반도체 매스보다 더 높게 도핑되는 전력 패킷 스위칭 전력 변환기.
  16. 제12항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 상기 제2 전도성 유형 반도체 매스 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  17. 제12항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  18. 제12항에 있어서, 상기 양방향 스위치의 이미터 베이스 접합은 이종접합인 전력 패킷 스위칭 전력 변환기.
  19. 제12항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 비결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  20. 제12항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 다결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  21. 제12항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  22. 제12항에 있어서, 각각의 상기 양방향 스위치는 제2 전도성 유형 영역 내 제1 전도성 유형 영역을 포함하는 각각의 에지 종단 구조를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  23. 전력 패킷 스위칭 전력 변환기로서,
    커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 및 제2 제1 전도성 유형 이미터 영역, 및
    상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2 전도성 유형 베이스 콘택트 영역을 포함하는, 상기 복수의 위상 레그;
    반복적으로, 하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 선택된 하나 또는 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 선택된 하나 또는 2개를 턴 온하는 제어 회로; 및
    상기 제어 회로가 턴 온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 당해 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터 베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되,
    상기 구동 회로는 오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 다이오드 강하의 절반 미만으로 상기 스위치 양단의 전압 강하를 낮추는 전력 패킷 스위칭 전력 변환기.
  24. 제23항에 있어서, 하나의 상기 양방향 스위치가 하나의 상기 면으로부터 제1 방향으로 전도하고 있을 때, 상기 대향 면 상의 상기 이미터 영역은 컬렉터 영역으로서 역할하는 전력 패킷 스위칭 전력 변환기.
  25. 삭제
  26. 제23항에 있어서, 상기 양방향 스위치 내 상기 제2 전도성 유형 베이스 콘택트 영역은 각각의 상기 제2 전도성 유형 반도체 매스보다 더 높게 도핑되는 전력 패킷 스위칭 전력 변환기.
  27. 제23항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 상기 제2 전도성 유형 반도체 매스 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  28. 제23항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  29. 제23항에 있어서, 상기 양방향 스위치의 이미터 베이스 접합은 이종접합인 전력 패킷 스위칭 전력 변환기.
  30. 제23항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 비결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  31. 제23항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 다결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  32. 제23항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  33. 제23항에 있어서, 각각의 상기 양방향 스위치는 제2 전도성 유형 영역 내 제1 전도성 유형 영역을 포함하는 각각의 에지 종단 구조를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  34. 전력 패킷 스위칭 전력 변환기로서,
    커패시터에 의해 병렬로 되는 링크 인덕터의 어느 하나의 사이드에 각각의 외부 라인을 접속시킬 수 있는 2개의 양방향 스위치를 각각 포함하는 복수의 위상 레그로서, 각각의 상기 양방향 스위치는,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 전도성 유형 이미터 영역, 및 각각의 이미터 영역에 근접하여 제2 전도성 유형 베이스 콘택트 영역을 포함하는, 상기 복수의 위상 레그;
    하나 이상의 입력 라인으로부터 상기 인덕터 내로 에너지를 구동하도록 상기 양방향 스위치 중 2개를 턴 온하고, 그 후 상기 인덕터를 접속해제하도록 상기 스위치 전부를 턴 오프하고, 그 후 상기 인덕터로부터 하나 또는 2개의 출력 라인 상으로 에너지를 구동하도록 상기 양방향 스위치 중 다른 2개를 턴 온하는 제어 회로; 및
    상기 제어 회로가 턴 온을 위해 상기 양방향 스위치 중 하나를 선택할 때,
    당해 스위치의 상기 대향 면 상의 상기 베이스 콘택트 영역을 부동으로 두면서, 당해 스위치의 상기 베이스 콘택트 영역 중 제1 영역을 각각의 상기 이미터 영역에 단락시킴으로써 턴 온을 시작하고;
    상기 베이스 콘택트 영역 중 상기 제1 영역을 구동하여, 연관된 이미터 베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하고, 그로써 포화 모드에 들어가고;
    상기 베이스 콘택트 영역 중 상기 제1 영역을 각각의 상기 이미터 영역에 단락시키고, 그로써 포화 모드를 빠져나가고;
    상기 대향 표면 상의 상기 베이스 콘택트 영역을 각각의 상기 이미터 영역에 단락시킴으로써 턴 오프를 시작하고; 그리고
    상기 베이스 콘택트 영역 중 상기 제1 영역이 부동하게 야기함으로써 턴 오프를 완료하는 구동 회로를 포함하되,
    상기 구동 회로는, 상기 반도체 매스 내, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 상기 스위치 양단의 전압 강하를 낮추는 전력 패킷 스위칭 전력 변환기.
  35. 제34항에 있어서, 하나의 상기 양방향 스위치가 하나의 상기 면으로부터 제1 방향으로 전도하고 있을 때, 상기 대향 면 상의 상기 이미터 영역은 컬렉터 영역으로서 역할하는 전력 패킷 스위칭 전력 변환기.
  36. 삭제
  37. 제34항에 있어서, 상기 양방향 스위치 내 상기 제2 전도성 유형 베이스 콘택트 영역은 각각의 상기 제2 전도성 유형 반도체 매스보다 더 높게 도핑되는 전력 패킷 스위칭 전력 변환기.
  38. 제34항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 상기 제2 전도성 유형 반도체 매스 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  39. 제34항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기.
  40. 제34항에 있어서, 상기 양방향 스위치의 이미터 베이스 접합은 이종접합인 전력 패킷 스위칭 전력 변환기.
  41. 제34항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 비결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  42. 제34항에 있어서, 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 다결정성 실리콘이고, 각각의 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기.
  43. 제34항에 있어서, 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  44. 제34항에 있어서, 각각의 상기 양방향 스위치는 제2 전도성 유형 영역 내 제1 전도성 유형 영역을 포함하는 각각의 에지 종단 구조를 더 포함하는 전력 패킷 스위칭 전력 변환기.
  45. 양방향 전력 스위칭 회로로서,
    각각 제2 전도성 유형 반도체 매스의 대향 면 상의 제1 및 제2 제1 전도성 유형 이미터 영역, 및 상기 제1 및 제2 이미터 영역에 각각 근접하여, 제1 및 제2 제2 전도성 유형 베이스 콘택트 영역을 포함하는 2개의 양방향 스위치; 및
    제어 회로가 턴 온을 위해 상기 양방향 스위치 중 하나를 선택할 때, 당해 스위치의 베이스 콘택트 영역을 구동하여, 연관된 이미터 베이스 접합을 순방향 바이어싱하고 다수 캐리어가 대향 표면 상의 다른 이미터 영역으로 흐를 수 있게 하는 구동 회로를 포함하되,
    상기 구동 회로는 오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 상기 스위치 양단의 전압 강하를 낮추는 양방향 전력 스위칭 회로.
  46. 제45항에 있어서, 하나의 면 상의 이미터 영역이 이미터로서 역할하고 있을 때, 상기 대향 면 상의 상기 이미터 영역은 컬렉터로서 역할하는 양방향 전력 스위칭 회로.
  47. 제45항에 있어서, 상기 제2 전도성 유형 베이스 콘택트 영역은 상기 제2 전도성 유형 반도체 매스보다 더 높게 도핑되는 양방향 전력 스위칭 회로.
  48. 제45항에 있어서, 상기 제1 전도성 유형 이미터 영역과 상기 제2 전도성 유형 반도체 매스 간에 박층의 터널 산화물을 더 포함하는 양방향 전력 스위칭 회로.
  49. 제45항에 있어서, 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 양방향 전력 스위칭 회로.
  50. 제45항에 있어서, 이미터 베이스 접합은 이종접합인 양방향 전력 스위칭 회로.
  51. 제45항에 있어서, 상기 제1 전도성 유형 이미터 영역은 비결정성 실리콘이고, 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 양방향 전력 스위칭 회로.
  52. 제45항에 있어서, 상기 제1 전도성 유형 이미터 영역은 다결정성 실리콘이고, 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 양방향 전력 스위칭 회로.
  53. 제45항에 있어서, 각각의 상기 제1 전도성 유형 이미터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 양방향 전력 스위칭 회로.
  54. 제45항에 있어서, 제2 전도성 유형 영역 내 제1 전도성 유형 영역을 포함하는 에지 종단 구조를 더 포함하는 양방향 전력 스위칭 회로.
  55. 전력 패킷 스위칭 전력 변환기를 동작시키는 방법으로서,
    커패시터에 의해 병렬로 되는 링크 인덕터 내로 전력을 구동하도록 제1 어레이의 양방향 스위치를 구동하는 단계;
    상기 인덕터로부터 출력 라인 상으로 전력을 끌어내도록 제2 어레이의 양방향 스위치를 구동하는 단계를 포함하되,
    각각의 상기 양방향 스위치는 제2 전도성 유형 베이스 영역의 대향 면 상의 제1 전도성 유형 이미터 영역, 및 상기 제2 전도성 유형 베이스 영역의 상기 대향 면 상의 제2 전도성 유형 베이스 콘택트 영역을 포함하고,
    각각의 상기 양방향 스위치를 구동하는 단계는,
    하나의 상기 양방향 스위치의 하나의 상기 면이 수동 오프 모드에 있도록 소망될 때, 쇼트키 다이오드 강하 더하기 각각의 상기 이미터 영역의 전압 이하로 각각의 상기 베이스 콘택트 영역의 전압을 클램핑하는 단계;
    하나의 상기 양방향 스위치의 하나의 상기 면이 능동 오프 모드에 또는 다이오드 모드에 있도록 소망될 때, 각각의 상기 베이스 콘택트 영역을 각각의 상기 이미터 영역에 단락시키는 단계; 및
    하나의 상기 양방향 스위치의 하나의 상기 면이 능동 온 모드에 있도록 소망될 때, 소수 전하 캐리어를 각각의 상기 베이스 콘택트 영역 내로 주입하는 단계를 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  56. 제55항에 있어서, 각각의 상기 양방향 스위치를 구동하는 단계는 상기 양방향 스위치를 감소된 베타로 구동하는 단계를 더 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  57. 삭제
  58. 제55항에 있어서, 선택된 상기 양방향 스위치를 구동하는 것은 오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 제2 전도성 유형 베이스 영역의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 상기 스위치 양단의 전압 강하를 낮추는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  59. 제55항에 있어서, 상기 양방향 스위치 내 각각의 상기 제2 전도성 유형 베이스 콘택트 영역은 각각의 상기 제2 전도성 유형 베이스 영역의 나머지보다 더 높게 도핑되는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  60. 제55항에 있어서, 각각의 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 상기 제2 전도성 유형 베이스 영역 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  61. 제55항에 있어서, 각각의 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  62. 제55항에 있어서, 각각의 상기 양방향 스위치 내 상기 제1 전도성 유형 이미터 영역과 각각의 상기 제2 전도성 유형 베이스 영역은 이종접합인 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  63. 제55항에 있어서, 각각의 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 비결정성 실리콘이고, 각각의 상기 제2 전도성 유형 베이스 영역은 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  64. 제55항에 있어서, 각각의 상기 양방향 스위치의 상기 제1 전도성 유형 이미터 영역은 다결정성 실리콘이고, 각각의 상기 제2 전도성 유형 베이스 영역은 실질적으로 단결정성 실리콘인 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  65. 제55항에 있어서, 각각의 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  66. 제55항에 있어서, 상기 양방향 스위치는 제2 전도성 유형 영역 내 제1 전도성 유형 영역을 포함하는 각각의 에지 종단 구조를 더 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  67. 제55항에 있어서, 하나의 상기 양방향 스위치의 하나의 상기 면 상의 이미터 영역이 이미터로서 역할하고 있을 때, 상기 대향 면 상의 상기 이미터 영역은 컬렉터로서 역할하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  68. 제55항에 있어서, 각각의 상기 양방향 스위치는 각각의 상기 제1 전도성 유형 이미터 영역과 각각의 이미터 금속화물 간에 박층의 터널 산화물을 더 포함하는 전력 패킷 스위칭 전력 변환기를 동작시키는 방법.
  69. 반도체 디바이스로서,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 전도성 유형 이미터/컬렉터 영역;
    상기 제2 전도성 유형 반도체 매스의 상기 대향 면 상의 제2 전도성 유형 베이스 콘택트 영역;
    오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 전압 강하를 낮추는 구동 회로를 포함하되,
    상기 제1 전도성 유형 이미터/컬렉터 영역과 상기 제2 전도성 유형 반도체 매스는 사이에 이종접합을 형성하는 반도체 디바이스.
  70. 제69항에 있어서, 상기 제1 전도성 유형 이미터/컬렉터 영역은 비결정성 실리콘이고, 상기 제2 전도성 유형 반도체 매스는 실질적으로 단결정성 실리콘인 반도체 디바이스.
  71. 제69항에 있어서, 상기 제1 전도성 유형 이미터/컬렉터 영역은 다결정성 실리콘이고, 상기 제2 전도성 유형 반도체는 실질적으로 단결정성 실리콘인 반도체 디바이스.
  72. 제69항에 있어서, 하나의 상기 면 상의 상기 제1 전도성 유형 이미터/컬렉터 영역이 이미터로서 역할할 때, 상기 대향 면 상의 상기 제1 전도성 유형 이미터/컬렉터 영역은 컬렉터로서 역할하는 반도체 디바이스.
  73. 제69항에 있어서, 각각의 상기 제1 전도성 유형 이미터/컬렉터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 반도체 디바이스.
  74. 제69항에 있어서, 에지 종단 구조를 더 포함하되, 상기 에지 종단 구조는 제1 전도성 유형 영역을 포함하는 제2 전도성 유형 영역을 포함하는 반도체 디바이스.
  75. 제69항에 있어서, 상기 반도체 디바이스는 감소된 베타로 구동되는 반도체 디바이스.
  76. 삭제
  77. 제69항에 있어서, 상기 제2 전도성 유형 베이스 콘택트 영역은 상기 제2 전도성 유형 베이스 영역의 나머지보다 더 높게 도핑되는 반도체 디바이스.
  78. 반도체 디바이스로서,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 전도성 유형 이미터/컬렉터 영역;
    상기 제2 전도성 유형 반도체 매스의 상기 대향 면 상의 제2 전도성 유형 베이스 콘택트 영역;
    정공과 전자 간 차등을 형성하는, 그리고 각각의 상기 제1 전도성 유형 이미터/컬렉터 영역과 상기 제2 전도성 유형 반도체 매스 간의 박층의 터널 산화물;
    오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 전압 강하를 낮추는 구동 회로를 포함하는 반도체 디바이스.
  79. 제78항에 있어서, 하나의 상기 면 상의 상기 제1 전도성 유형 이미터/컬렉터 영역이 이미터로서 역할할 때, 상기 대향 면 상의 상기 제1 전도성 유형 이미터/컬렉터 영역은 컬렉터로서 역할하는 반도체 디바이스.
  80. 제78항에 있어서, 각각의 상기 제1 전도성 유형 이미터/컬렉터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 반도체 디바이스.
  81. 제78항에 있어서, 에지 종단 구조를 더 포함하되, 상기 에지 종단 구조는 제1 전도성 유형 영역을 포함하는 제2 전도성 유형 영역을 포함하는 반도체 디바이스.
  82. 제78항에 있어서, 상기 반도체 디바이스는 감축된 베타 모드에서 구동되는 반도체 디바이스.
  83. 삭제
  84. 제78항에 있어서, 상기 제2 전도성 유형 베이스 콘택트 영역은 상기 제2 전도성 유형 베이스 영역의 나머지보다 더 높게 도핑되는 반도체 디바이스.
  85. 반도체 디바이스로서,
    제2 전도성 유형 반도체 매스의 대향 면 상의 제1 전도성 유형 이미터/컬렉터 영역;
    상기 제2 전도성 유형 반도체 매스의 상기 대향 면 상의 제2 전도성 유형 베이스 콘택트 영역;
    정공과 전자 간 차등을 형성하는, 그리고 각각의 상기 제1 전도성 유형 이미터/컬렉터 영역과 각각의 이미터 금속화물 간의 박층의 터널 산화물;
    오프 상태 평형 다수 캐리어 농도의 30배보다 더 큰, 상기 반도체 매스의 내부, 비평형 캐리어 농도를 발생시키기에 충분한 전류를 선택된 상기 베이스 콘택트 영역에 인가하여, 그로써 전압 강하를 낮추는 구동 회로를 포함하는 반도체 디바이스.
  86. 제85항에 있어서, 하나의 상기 면 상의 상기 제1 전도성 유형 이미터/컬렉터 영역이 이미터로서 역할할 때, 상기 대향 면 상의 상기 제1 전도성 유형 이미터/컬렉터 영역은 컬렉터로서 역할하는 반도체 디바이스.
  87. 제85항에 있어서, 각각의 상기 제1 전도성 유형 이미터/컬렉터 영역과 각각 인접하는 제2 전도성 유형 베이스 콘택트 영역 간에 산화물 채워진 트렌치를 더 포함하는 반도체 디바이스.
  88. 제85항에 있어서, 에지 종단 구조를 더 포함하되, 상기 에지 종단 구조는 제1 전도성 유형 영역을 포함하는 제2 전도성 유형 영역을 포함하는 반도체 디바이스.
  89. 제85항에 있어서, 상기 반도체 디바이스는 감소된 베타로 구동되는 반도체 디바이스.
  90. 삭제
  91. 제85항에 있어서, 상기 제2 전도성 유형 베이스 콘택트 영역은 상기 제2 전도성 유형 베이스 영역의 나머지보다 더 높게 도핑되는 반도체 디바이스.
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