JP2703240B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、導電変調型MOSFETに関する。
（従来の技術）
従来の導電変調型MOSFETの一般的な構造を第９図に示
す。21はｐ+型ドレイン層,22はｎ型バッファ層,23は高
抵抗のｎ型ベース層であり、ｎ型ベース層23表面に選択
的にｐ型ベース層24が拡散形成され、更にこのｐ型ベー
ス層24表面にｎ+型ソース層25が拡散形成されている。
ｐ型ベース層24のｎ+型ソース層25とｎ型ベース層23で
挟まれた領域表面をチャネル領域30としてここにゲート
絶縁膜27を介してゲート電極28が形成されている。ｎ+
型ソース層25とｐ型ベース層24に同時にオーミックコン
タクトするようにソース電極26が形成され、ドレイン層
21にはドレイン電極29が形成されている。 この導電変調型MOSFETでは、ゲート電極28をソース電
極25に対して正にバイアスすると、チャネル領域30が反
転してソース層25から電子がｎ型ベース層23に注入され
る。この電子電流がｎ型バッファ層２を介してｐ+型ド
レイン層21に入ると、このpn接合が順バイアスされてｐ
+型ドレイン層21から正孔がｎ型バッファ層22を介して
ｎ型ベース層23に注入される。こうしてｎ型ベース層23
には電子，正孔双方が蓄積されて導電変調が起る。従っ
て高耐圧を得るためｎ型ベース層23を高抵抗とした場合
にも、オン時にはｎ型ベース層23の抵抗が実質的に小さ
くなる結果、小さいオン電圧が得られる。この導電変調
型MOSFETは、ゲート電極28をソース電極26に対して零た
は負にバイアスしてチャネル領域30の反転層を消失させ
ることにより、ターンオフする。 この様な従来の導電変調型MOSFETにおいて、ターンオ
フのスイッチング速度を速くするためには、ｎ型ベース
層23に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型層23に蓄積した電子が速やかにドレイン
層21側に抜けないと、ｐ+型ドレイン層21−ｎ型バッフ
ァ層22およびｎ型ベース層23−ｐ型ベース層24からなる
pnpトランジスタが動作して大きいテール電流が流れ
る。そこでターンオフのスイッチング速度を速くするた
めには、ｎ型ベース層23でのキャリア寿命を小さいもの
とすることが望ましい。しかし、ｎ型ベース層23でのキ
ャリア寿命を小さくすると、ターンオフ速度が改善され
る反面、素子のオン電圧が大きくなる。 ｎ型ベース層23の蓄積キャリアを速やかに消滅させる
ために、第10図に示すようにｎ型バッファ層22をドレイ
ン側表面に一部露出させてドレイン電極29をこのｎ型バ
ッファ層22にコンタクトさせる構造が提案されている。
この構造は、前述のpnpトランジスタの電流利得を零と
することにより、ターンオフ時のテール電流を小さくし
ようというものである。この構造はアノード・ショート
構造と呼ばれる。しかしこのアノード・ショート構造を
採用すると、ｐ+型ドレイン層21からｎ型バッファ層22
への正孔の注入が抑制されるので、導電変調の効果が十
分に得られず、オン電圧が高くなってしまう。 （発明が解決しようとする問題点） 以上のように従来の導電変調型MOSFETでは、ターンオ
フ時のスイッチング特性を改善しようとすると、オン電
圧が高くなると、という問題があった。 本発明は、このような問題を解決した新しい構造の導
電変調型MOSFETを提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の導電変調型MOSFETは、高抵抗の半導体層と、
この半導体ウェーハの一方の面の表面に選択的に形成さ
れた第２導電型のベース拡散層と、このベース拡散層の
表面に選択的に形成された第１の第１導電型のソース拡
散層と、前記ベース拡散層と同じ面の表面に前記ベース
拡散層とは別に選択的に形成された第１の第１導電型の
半導体層と、この半導体層の表面に選択的に形成された
第２導電型のドイレン拡散層と、このドレイン拡散層の
表面に選択的に形成された第２の第１導電型のソース拡
散層と、前記ベース拡散層および第１のソース拡散層に
コンタクトするように配設されたソース電極と、前記ド
レイン拡散層および第２のソース拡散層にコンタクトす
るように配設されたドレイン電極と、前記ベース拡散層
の前記第１のソース拡散層と前記高抵抗の半導体層に挟
まれた領域の表面にゲート絶縁膜を介して形成された第
１ゲート電極と、前記第２のソース拡散層と前記第１の
半導体層に挟まれた領域の前記ドレイン拡散層の表面に
ゲート絶縁膜を介して形成された第２ゲート電極とを備
えていることを特徴とする。 ここで、前記ベース拡散層と前記第１の半導体層とで
挟まれた前記半導体層の表面に、第２の第１導電型の半
導体層を形成することが好ましい。 （作用） このような構成の導電変調型MOSFETであれば、以下に
示す駆動方法により上述した問題点を解決することがで
きる。 すなわち、本発明では、第２ゲート電極下にチャネル
を形成した後、第１ゲート電極下のチャネルを消滅させ
る。このように、第２ゲート電極下にチャネルを形成す
ると、アノード・シュート構造が形成され、ウェーハ内
に蓄積されているソース拡散層の多数キャリアと同極性
のキャリア（以下、第１極性キャリアという）がドレイ
ン側に排出されるので、ターンオフが開始することにな
る。 第１極性キャリアがドレイン側に排出され、層内の第
１極性キャリアが減少すると、層内の第２極性キャリア
も減少する。このような状態で、第１ゲート電極下のチ
ャネルを消滅させると、つまり、第１極性キャリアの注
入を停止させると、第２極性キャリアによる電流（テイ
ル電流）は速やかに減少する。このように、第１極性キ
ャリアを制御することにより、テイル電流を速やかに減
少することができることを見つけた点に本発明の特徴が
ある。 したがって、本発明の導電変調型MOSFETによれば、テ
イル電流を速やかに減少させることができるので、第１
ゲート電極下のチャネルを消滅させてからターンオフが
終了するまでの時間の短縮化（本発明の意味する高速の
ターンオフ動作）を図れるようになる。 なおターンオフ時以外はドレイン側の第２ゲート電極
下のチャネルをオフとしておくことにより、実質的に従
来の素子と同様の構造となり、十分な導電変調の効果が
得られ、低いオン電圧が得られる。また、本発明の導電
変調型MOSFETも第１、第２のゲート電極を有するので、
上記駆動方法を用いることにより、スイッチング特性、
オン電圧を改善できる。 （実施例） 以下、本発明の実施例を説明する。 第１図は一実施例に用いる導電変調型MOSFETを示す。
１は高抵抗ｎ型ベース層（Si基板）であり、この裏面に
ｎ型バッファ層７が形成されている。ｎ型バッファ層７
は、後述のようにその表面にチャネル領域として利用し
てMOSFETを形成するため、表面濃度５×1016/cm3以下と
する。この様なｎ型ウェーハの表面に選択的にｐ型ベー
ス層２が形成され、この中に更に選択的に第１のｎ+型
ソース層３が形成されている。ｐ型ベース層２は寄生サ
イリスタのラッチアップを防ぐため、好ましくはストラ
イプ状に複数本配列した状態に形成される。第１のｎ+
型ソース層３には、同時にｐ型ベース層２にもオーミッ
ク・コンタクトするようにソース（Ｓ）電極４が配設さ
れている。ｐ型ベース層２の端部、即ち第１のｎ+型ソ
ース層３とｎ型ベース層表面部に挟まれた領域の表面部
を第１のチャネル領域CH1として、この上にゲート絶縁
膜５を介して第１ゲート（Ｇ1）電極６が形成されてい
る。ウェーハの裏面即ちｎ型バッファ層７側には、やは
り選択的にｐ型ドレイン層８が拡散形成され、更にこの
ｐ型ドレイン層８の表面部に第２のｎ+型ソース拡散層
９が形成されている。ドレイン（Ｄ）電極10は、ｐ型ド
レイン層８とこの中の第２のソース拡散層９に同時にオ
ーミック・コンタクトするように配設されている。ｐ型
ドレイン層８の端部即ち第２のソース拡散層９とｎ型バ
ッファ層７で挟まれた領域を第２チャネル領域CH2とし
て、ここにゲート絶縁膜11を介して第２ゲート（Ｇ2）
電極12が形成されている。 この導電変調型MOSFETをオンさせるには、第１ゲート
Ｇ1をソースＳに対して正バイアスし、第２ゲートＧ2は
ドレインＤに対して零または負バイアスに保つ。このと
き、第１ゲートＧ1直下の第１チャネル領域CH1に反転チ
ャネルが形成されて第１のｎ+型ソース層３から電子が
ｎ型ベース層１に注入される。一方、ドレインＤ側の第
２チャネル領域CH2はオフ状態のままである。従って、
ｎ型ベース層１からｎ型バッファ層７を経て電子電流が
ドレインＤ側に流れると、ドレイン層８から正孔がｎ型
バッファ層７を介してｎ型ベース層１に注入される。こ
の動作は従来構造の場合と変わらず、これによりｎ型ベ
ース層１内で導電変調が起こる。 この素子をターンオフ駆動するには、第１ゲートＧ1
をソースＳに対して零または負バイアスとして第１チャ
ネル領域CH1をオフ状態とする。またこのとき、第２ゲ
ートＧ2をドレインＤに対して正にバイアスして第２チ
ャネル領域CH2をオン状態にする。このようにバイアス
すると、第１のｎ+型ソース拡散層３からｎ型ベース層
１への電子注入はなくなる。そしてこのとき、ドレイン
Ｄ側では、第２チャネル領域CH2を介して第２のｎ+型ソ
ース拡散層９がｎ型バッファ層７と導通するから、結局
ドレイン電極10によりｎ型バッファ層７はｐ型ドレイン
層10と短絡される。換言すれば、ターンオフ時pnpトラ
ンジスタは電流利得が零となる。この状態では、素子内
に蓄積した電子はｎ型バッファ層７−第２チャネル領域
CH2−ｎ+型層９を通ってドレイン電極10へ抜け、正孔は
ｐ型ベース層２を通ってソース電極４へ抜ける。この状
態は実効的にｐ型ベース層２とｎ型ベース層１が逆バイ
アスされているのと等価である。 第２図は、このターンオフ駆動時のゲート信号波形を
具体的に示す。図示のようにこの実施例においては、第
１ゲートＧ1電圧を零にするに先だって、例えば２μsec
前に、第２ゲートＧ2電圧を立ち上げる。この様なタイ
ミングで第1,第２のゲートＧ1,G2を駆動すると、予めド
レイン側の過剰キャリアが排出される結果、テール電流
の非常に小さいターンオフ特性が得られる。 第３図は、第２図のタイミングでゲート駆動を行なっ
た場合のターンオフ時のドレイン電圧ＶDおよびドレイ
ン電流ＩD特性を示している。横軸は、第２ゲート電極
Ｇ2のゲート電圧を立ち上げてからの時間であり、第２
図に示したように２μsec後に第１ゲート電極Ｇ1の電圧
がオフになる。 第４図は、このターンオフ時の、第１図Ｘ−Ｙ位置で
見たキャリア（このデータは電子）濃度分布の時間変化
を測定した結果である。横軸は第１ゲート電極Ｇ1直下
のウェーハ面を基準としたウェーハの厚み（μｍ）を示
している。図面中に記入した時間ｔは第３図の横軸の時
間と対応する。第２のゲート電極Ｇ2のゲート電圧がｔ
＝０から立ち上がると、第２ゲート電極Ｇ2下のチャネ
ルが導通してドレイン近傍のキャリアが排出され始め、
第１ゲート電極Ｇ1のゲート電圧が降下する直前のｔ＝
1.98μsec後には、ドレイン近傍のキャリア量が図示の
ように低下する。このときウェーハ内部およびソース側
のキャリアは変化がなく、素子のオン電圧は低く保たれ
る。そして、ｔ＝２μsec後に第１ゲート電極Ｇ1の電圧
が下がり始めると、第１ゲート電極Ｇ1直下のチャネル
が消滅してソース拡散層からのキャリア注入がなくな
り、図示のようにその後ソース側からキャリア濃度が低
下して行って、素子はやがてオフに至る。予めドレイン
拡散層近傍のキャリアを排出してあるため、このターン
オフに際して流れるテール電流は非常に小さい。即ち高
速のターンオフ動作が行われる。 なお以上の実施例では、ターンオフ時、第１のゲート
Ｇ1をオフにするに先立つ２μsec前に第２ゲートＧ2を
オンにした。この時間は２μsec以上とってもよい。ま
たドレイン側のキャリア排出には少なくとも１μsecは
必要であるので、第２ゲート電極をオンにするタイミン
グは最低限１μsec以上先行させることが望ましい。ま
た、素子のオン電圧が高くなり過ぎない程度に常に第２
ゲートをある程度オンさせておき、第１ゲートをオフさ
せる１μsec程度前に完全に第２ゲートをオンさせても
よい。 本発明の適用できる素子構造は、第１の実施例のもの
に限られない。以下に本発明を適用できる他の素子構造
例をいくつか説明する。なお、第１図と対応する部分に
は、第１図と同一符号を付して詳細な説明を省略する。 第５図はその一つの導電変調型MOSFETである。これは
第１図と比較して明らかなように、ｎ型バッファ層がな
い。従って、ドレイン側とソース側が対称になってい
る。 先の第１図の素子におけるｎ型バッファ層７は、パン
チスルーを防止して耐圧を増大させ、また逆導通ダイオ
ードの順方向電圧降下を小さくする働きを有する。この
実施例ではこの様なバッファ層がないため、耐圧が低下
するが、基本的には第１図の実施例と同様の動作が可能
である。またこの構造によれば、双方向導通する対称な
素子が得られる。 第６図は、第１図の素子に対して、ドレイン側に深い
ｐ+型層13を拡散形成している。これにより、ドレイン
側での正孔注入効率が改善される。 第７図は、ソースとドレインをウェーハの同じ面に形
成した導電変調型MOSFETである。この様な構成として
も、先の各素子と同様の動作が可能である。またこの素
子構成は、前ての端子をウェーハの一方の面に配置する
ため、実装した時の端子取出しが容易になる。 第８図は、第７図の構成を変形した導電変調型MOSFET
である。この素子は、第７図のｎ-型ベース層１となる
ウェーハに代って、ｐ-型基板１1の表面部にｎ-型層１2
を形成したものを用いている。この場合、ｐ型ドレイン
拡散層８はｐ-型基板１1と電気的に分離する必要がある
ため、ｐ型ドレイン拡散層８の周囲にはｎ型層１3が設
けられれている。この素子の場合、ｎ-型層１2の不純物
ドーズ量を５×1011〜２×1012/cm2程度に設定すること
により、耐圧が最も高くなり、且つ十分低いオン抵抗が
得られる。 本発明は特に、ｎ型バッファ層を有する第１図や第８
図の構造においてより顕著な効果が得られる。 本発明は上記した実施例に限られるものではなく、例
えば各部の導電型を逆にしたｐチャネル素子を用いる
等、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。 ［発明の効果］ 以上述べたように本発明によれば、ソース側の第１ゲ
ートに対して、ターンオフ時に完全にオンして実効的に
アノード・シュート構造を実現する第２ゲートをドレイ
ン側に導入したダブル・ゲート構造の導電変調型MOSFET
をターンオフ駆動するに際して、第２ゲートを、第１ゲ
ートのオフ駆動に先行させて予めオン駆動しておくこと
により、素子のオン電圧を十分に低く保ったまま、ター
ンオフ時のスイッチング特性を大きく改善することがで
きる。
す。21はｐ+型ドレイン層,22はｎ型バッファ層,23は高
抵抗のｎ型ベース層であり、ｎ型ベース層23表面に選択
的にｐ型ベース層24が拡散形成され、更にこのｐ型ベー
ス層24表面にｎ+型ソース層25が拡散形成されている。
ｐ型ベース層24のｎ+型ソース層25とｎ型ベース層23で
挟まれた領域表面をチャネル領域30としてここにゲート
絶縁膜27を介してゲート電極28が形成されている。ｎ+
型ソース層25とｐ型ベース層24に同時にオーミックコン
タクトするようにソース電極26が形成され、ドレイン層
21にはドレイン電極29が形成されている。 この導電変調型MOSFETでは、ゲート電極28をソース電
極25に対して正にバイアスすると、チャネル領域30が反
転してソース層25から電子がｎ型ベース層23に注入され
る。この電子電流がｎ型バッファ層２を介してｐ+型ド
レイン層21に入ると、このpn接合が順バイアスされてｐ
+型ドレイン層21から正孔がｎ型バッファ層22を介して
ｎ型ベース層23に注入される。こうしてｎ型ベース層23
には電子，正孔双方が蓄積されて導電変調が起る。従っ
て高耐圧を得るためｎ型ベース層23を高抵抗とした場合
にも、オン時にはｎ型ベース層23の抵抗が実質的に小さ
くなる結果、小さいオン電圧が得られる。この導電変調
型MOSFETは、ゲート電極28をソース電極26に対して零た
は負にバイアスしてチャネル領域30の反転層を消失させ
ることにより、ターンオフする。 この様な従来の導電変調型MOSFETにおいて、ターンオ
フのスイッチング速度を速くするためには、ｎ型ベース
層23に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型層23に蓄積した電子が速やかにドレイン
層21側に抜けないと、ｐ+型ドレイン層21−ｎ型バッフ
ァ層22およびｎ型ベース層23−ｐ型ベース層24からなる
pnpトランジスタが動作して大きいテール電流が流れ
る。そこでターンオフのスイッチング速度を速くするた
めには、ｎ型ベース層23でのキャリア寿命を小さいもの
とすることが望ましい。しかし、ｎ型ベース層23でのキ
ャリア寿命を小さくすると、ターンオフ速度が改善され
る反面、素子のオン電圧が大きくなる。 ｎ型ベース層23の蓄積キャリアを速やかに消滅させる
ために、第10図に示すようにｎ型バッファ層22をドレイ
ン側表面に一部露出させてドレイン電極29をこのｎ型バ
ッファ層22にコンタクトさせる構造が提案されている。
この構造は、前述のpnpトランジスタの電流利得を零と
することにより、ターンオフ時のテール電流を小さくし
ようというものである。この構造はアノード・ショート
構造と呼ばれる。しかしこのアノード・ショート構造を
採用すると、ｐ+型ドレイン層21からｎ型バッファ層22
への正孔の注入が抑制されるので、導電変調の効果が十
分に得られず、オン電圧が高くなってしまう。 （発明が解決しようとする問題点） 以上のように従来の導電変調型MOSFETでは、ターンオ
フ時のスイッチング特性を改善しようとすると、オン電
圧が高くなると、という問題があった。 本発明は、このような問題を解決した新しい構造の導
電変調型MOSFETを提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の導電変調型MOSFETは、高抵抗の半導体層と、
この半導体ウェーハの一方の面の表面に選択的に形成さ
れた第２導電型のベース拡散層と、このベース拡散層の
表面に選択的に形成された第１の第１導電型のソース拡
散層と、前記ベース拡散層と同じ面の表面に前記ベース
拡散層とは別に選択的に形成された第１の第１導電型の
半導体層と、この半導体層の表面に選択的に形成された
第２導電型のドイレン拡散層と、このドレイン拡散層の
表面に選択的に形成された第２の第１導電型のソース拡
散層と、前記ベース拡散層および第１のソース拡散層に
コンタクトするように配設されたソース電極と、前記ド
レイン拡散層および第２のソース拡散層にコンタクトす
るように配設されたドレイン電極と、前記ベース拡散層
の前記第１のソース拡散層と前記高抵抗の半導体層に挟
まれた領域の表面にゲート絶縁膜を介して形成された第
１ゲート電極と、前記第２のソース拡散層と前記第１の
半導体層に挟まれた領域の前記ドレイン拡散層の表面に
ゲート絶縁膜を介して形成された第２ゲート電極とを備
えていることを特徴とする。 ここで、前記ベース拡散層と前記第１の半導体層とで
挟まれた前記半導体層の表面に、第２の第１導電型の半
導体層を形成することが好ましい。 （作用） このような構成の導電変調型MOSFETであれば、以下に
示す駆動方法により上述した問題点を解決することがで
きる。 すなわち、本発明では、第２ゲート電極下にチャネル
を形成した後、第１ゲート電極下のチャネルを消滅させ
る。このように、第２ゲート電極下にチャネルを形成す
ると、アノード・シュート構造が形成され、ウェーハ内
に蓄積されているソース拡散層の多数キャリアと同極性
のキャリア（以下、第１極性キャリアという）がドレイ
ン側に排出されるので、ターンオフが開始することにな
る。 第１極性キャリアがドレイン側に排出され、層内の第
１極性キャリアが減少すると、層内の第２極性キャリア
も減少する。このような状態で、第１ゲート電極下のチ
ャネルを消滅させると、つまり、第１極性キャリアの注
入を停止させると、第２極性キャリアによる電流（テイ
ル電流）は速やかに減少する。このように、第１極性キ
ャリアを制御することにより、テイル電流を速やかに減
少することができることを見つけた点に本発明の特徴が
ある。 したがって、本発明の導電変調型MOSFETによれば、テ
イル電流を速やかに減少させることができるので、第１
ゲート電極下のチャネルを消滅させてからターンオフが
終了するまでの時間の短縮化（本発明の意味する高速の
ターンオフ動作）を図れるようになる。 なおターンオフ時以外はドレイン側の第２ゲート電極
下のチャネルをオフとしておくことにより、実質的に従
来の素子と同様の構造となり、十分な導電変調の効果が
得られ、低いオン電圧が得られる。また、本発明の導電
変調型MOSFETも第１、第２のゲート電極を有するので、
上記駆動方法を用いることにより、スイッチング特性、
オン電圧を改善できる。 （実施例） 以下、本発明の実施例を説明する。 第１図は一実施例に用いる導電変調型MOSFETを示す。
１は高抵抗ｎ型ベース層（Si基板）であり、この裏面に
ｎ型バッファ層７が形成されている。ｎ型バッファ層７
は、後述のようにその表面にチャネル領域として利用し
てMOSFETを形成するため、表面濃度５×1016/cm3以下と
する。この様なｎ型ウェーハの表面に選択的にｐ型ベー
ス層２が形成され、この中に更に選択的に第１のｎ+型
ソース層３が形成されている。ｐ型ベース層２は寄生サ
イリスタのラッチアップを防ぐため、好ましくはストラ
イプ状に複数本配列した状態に形成される。第１のｎ+
型ソース層３には、同時にｐ型ベース層２にもオーミッ
ク・コンタクトするようにソース（Ｓ）電極４が配設さ
れている。ｐ型ベース層２の端部、即ち第１のｎ+型ソ
ース層３とｎ型ベース層表面部に挟まれた領域の表面部
を第１のチャネル領域CH1として、この上にゲート絶縁
膜５を介して第１ゲート（Ｇ1）電極６が形成されてい
る。ウェーハの裏面即ちｎ型バッファ層７側には、やは
り選択的にｐ型ドレイン層８が拡散形成され、更にこの
ｐ型ドレイン層８の表面部に第２のｎ+型ソース拡散層
９が形成されている。ドレイン（Ｄ）電極10は、ｐ型ド
レイン層８とこの中の第２のソース拡散層９に同時にオ
ーミック・コンタクトするように配設されている。ｐ型
ドレイン層８の端部即ち第２のソース拡散層９とｎ型バ
ッファ層７で挟まれた領域を第２チャネル領域CH2とし
て、ここにゲート絶縁膜11を介して第２ゲート（Ｇ2）
電極12が形成されている。 この導電変調型MOSFETをオンさせるには、第１ゲート
Ｇ1をソースＳに対して正バイアスし、第２ゲートＧ2は
ドレインＤに対して零または負バイアスに保つ。このと
き、第１ゲートＧ1直下の第１チャネル領域CH1に反転チ
ャネルが形成されて第１のｎ+型ソース層３から電子が
ｎ型ベース層１に注入される。一方、ドレインＤ側の第
２チャネル領域CH2はオフ状態のままである。従って、
ｎ型ベース層１からｎ型バッファ層７を経て電子電流が
ドレインＤ側に流れると、ドレイン層８から正孔がｎ型
バッファ層７を介してｎ型ベース層１に注入される。こ
の動作は従来構造の場合と変わらず、これによりｎ型ベ
ース層１内で導電変調が起こる。 この素子をターンオフ駆動するには、第１ゲートＧ1
をソースＳに対して零または負バイアスとして第１チャ
ネル領域CH1をオフ状態とする。またこのとき、第２ゲ
ートＧ2をドレインＤに対して正にバイアスして第２チ
ャネル領域CH2をオン状態にする。このようにバイアス
すると、第１のｎ+型ソース拡散層３からｎ型ベース層
１への電子注入はなくなる。そしてこのとき、ドレイン
Ｄ側では、第２チャネル領域CH2を介して第２のｎ+型ソ
ース拡散層９がｎ型バッファ層７と導通するから、結局
ドレイン電極10によりｎ型バッファ層７はｐ型ドレイン
層10と短絡される。換言すれば、ターンオフ時pnpトラ
ンジスタは電流利得が零となる。この状態では、素子内
に蓄積した電子はｎ型バッファ層７−第２チャネル領域
CH2−ｎ+型層９を通ってドレイン電極10へ抜け、正孔は
ｐ型ベース層２を通ってソース電極４へ抜ける。この状
態は実効的にｐ型ベース層２とｎ型ベース層１が逆バイ
アスされているのと等価である。 第２図は、このターンオフ駆動時のゲート信号波形を
具体的に示す。図示のようにこの実施例においては、第
１ゲートＧ1電圧を零にするに先だって、例えば２μsec
前に、第２ゲートＧ2電圧を立ち上げる。この様なタイ
ミングで第1,第２のゲートＧ1,G2を駆動すると、予めド
レイン側の過剰キャリアが排出される結果、テール電流
の非常に小さいターンオフ特性が得られる。 第３図は、第２図のタイミングでゲート駆動を行なっ
た場合のターンオフ時のドレイン電圧ＶDおよびドレイ
ン電流ＩD特性を示している。横軸は、第２ゲート電極
Ｇ2のゲート電圧を立ち上げてからの時間であり、第２
図に示したように２μsec後に第１ゲート電極Ｇ1の電圧
がオフになる。 第４図は、このターンオフ時の、第１図Ｘ−Ｙ位置で
見たキャリア（このデータは電子）濃度分布の時間変化
を測定した結果である。横軸は第１ゲート電極Ｇ1直下
のウェーハ面を基準としたウェーハの厚み（μｍ）を示
している。図面中に記入した時間ｔは第３図の横軸の時
間と対応する。第２のゲート電極Ｇ2のゲート電圧がｔ
＝０から立ち上がると、第２ゲート電極Ｇ2下のチャネ
ルが導通してドレイン近傍のキャリアが排出され始め、
第１ゲート電極Ｇ1のゲート電圧が降下する直前のｔ＝
1.98μsec後には、ドレイン近傍のキャリア量が図示の
ように低下する。このときウェーハ内部およびソース側
のキャリアは変化がなく、素子のオン電圧は低く保たれ
る。そして、ｔ＝２μsec後に第１ゲート電極Ｇ1の電圧
が下がり始めると、第１ゲート電極Ｇ1直下のチャネル
が消滅してソース拡散層からのキャリア注入がなくな
り、図示のようにその後ソース側からキャリア濃度が低
下して行って、素子はやがてオフに至る。予めドレイン
拡散層近傍のキャリアを排出してあるため、このターン
オフに際して流れるテール電流は非常に小さい。即ち高
速のターンオフ動作が行われる。 なお以上の実施例では、ターンオフ時、第１のゲート
Ｇ1をオフにするに先立つ２μsec前に第２ゲートＧ2を
オンにした。この時間は２μsec以上とってもよい。ま
たドレイン側のキャリア排出には少なくとも１μsecは
必要であるので、第２ゲート電極をオンにするタイミン
グは最低限１μsec以上先行させることが望ましい。ま
た、素子のオン電圧が高くなり過ぎない程度に常に第２
ゲートをある程度オンさせておき、第１ゲートをオフさ
せる１μsec程度前に完全に第２ゲートをオンさせても
よい。 本発明の適用できる素子構造は、第１の実施例のもの
に限られない。以下に本発明を適用できる他の素子構造
例をいくつか説明する。なお、第１図と対応する部分に
は、第１図と同一符号を付して詳細な説明を省略する。 第５図はその一つの導電変調型MOSFETである。これは
第１図と比較して明らかなように、ｎ型バッファ層がな
い。従って、ドレイン側とソース側が対称になってい
る。 先の第１図の素子におけるｎ型バッファ層７は、パン
チスルーを防止して耐圧を増大させ、また逆導通ダイオ
ードの順方向電圧降下を小さくする働きを有する。この
実施例ではこの様なバッファ層がないため、耐圧が低下
するが、基本的には第１図の実施例と同様の動作が可能
である。またこの構造によれば、双方向導通する対称な
素子が得られる。 第６図は、第１図の素子に対して、ドレイン側に深い
ｐ+型層13を拡散形成している。これにより、ドレイン
側での正孔注入効率が改善される。 第７図は、ソースとドレインをウェーハの同じ面に形
成した導電変調型MOSFETである。この様な構成として
も、先の各素子と同様の動作が可能である。またこの素
子構成は、前ての端子をウェーハの一方の面に配置する
ため、実装した時の端子取出しが容易になる。 第８図は、第７図の構成を変形した導電変調型MOSFET
である。この素子は、第７図のｎ-型ベース層１となる
ウェーハに代って、ｐ-型基板１1の表面部にｎ-型層１2
を形成したものを用いている。この場合、ｐ型ドレイン
拡散層８はｐ-型基板１1と電気的に分離する必要がある
ため、ｐ型ドレイン拡散層８の周囲にはｎ型層１3が設
けられれている。この素子の場合、ｎ-型層１2の不純物
ドーズ量を５×1011〜２×1012/cm2程度に設定すること
により、耐圧が最も高くなり、且つ十分低いオン抵抗が
得られる。 本発明は特に、ｎ型バッファ層を有する第１図や第８
図の構造においてより顕著な効果が得られる。 本発明は上記した実施例に限られるものではなく、例
えば各部の導電型を逆にしたｐチャネル素子を用いる
等、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。 ［発明の効果］ 以上述べたように本発明によれば、ソース側の第１ゲ
ートに対して、ターンオフ時に完全にオンして実効的に
アノード・シュート構造を実現する第２ゲートをドレイ
ン側に導入したダブル・ゲート構造の導電変調型MOSFET
をターンオフ駆動するに際して、第２ゲートを、第１ゲ
ートのオフ駆動に先行させて予めオン駆動しておくこと
により、素子のオン電圧を十分に低く保ったまま、ター
ンオフ時のスイッチング特性を大きく改善することがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例における導電変調型MOSFETを
示す図、第２図はそのターンオフ時のゲート駆動信号波
形を示す図、第３図は同じくドレイン電圧とドレイン電
流の変化を示す図、第４図は同じく素子ウェーハ内のキ
ャリア濃度分布の変化を示す図、第５図は第１図のｎ型
バッファ層を省略した導電変調型MOSFETを示す図、第６
図はドレイン側に高濃度ｐ+型層を設けた導電変調型MOS
FETを示す図、第７図はソース，ドレインをウェーハの
同じ面に形成した導電変調型MOSFETの一例を示す図、第
８図はその変形例を示す図、第９図および第10図は従来
の導電変調型MOSFETを示す図である。 １……ｎ型ベース層（ｎ型Si基板）、２……ｐ型ベース
層、３……第１のｎ+型ソース拡散層、４……ソース電
極、５……ゲート絶縁膜、６……第１ゲート電極、７…
…ｎ型バッファ層、８……ｐ型ドレイン拡散層、９……
第２のｎ+型ソース拡散層、10……ドレイン電極、11…
…ゲート絶縁膜、12……第２ゲート電極。
示す図、第２図はそのターンオフ時のゲート駆動信号波
形を示す図、第３図は同じくドレイン電圧とドレイン電
流の変化を示す図、第４図は同じく素子ウェーハ内のキ
ャリア濃度分布の変化を示す図、第５図は第１図のｎ型
バッファ層を省略した導電変調型MOSFETを示す図、第６
図はドレイン側に高濃度ｐ+型層を設けた導電変調型MOS
FETを示す図、第７図はソース，ドレインをウェーハの
同じ面に形成した導電変調型MOSFETの一例を示す図、第
８図はその変形例を示す図、第９図および第10図は従来
の導電変調型MOSFETを示す図である。 １……ｎ型ベース層（ｎ型Si基板）、２……ｐ型ベース
層、３……第１のｎ+型ソース拡散層、４……ソース電
極、５……ゲート絶縁膜、６……第１ゲート電極、７…
…ｎ型バッファ層、８……ｐ型ドレイン拡散層、９……
第２のｎ+型ソース拡散層、10……ドレイン電極、11…
…ゲート絶縁膜、12……第２ゲート電極。
Claims (1)
- (57)【特許請求の範囲】 １．高抵抗の半導体層と、この半導体層の一方の面の表
面に選択的に形成された第２導電型のベース拡散層と、
このベース拡散層の表面に選択的に形成された第１の第
１導電型のソース拡散層と、前記ベース拡散層と同じ面
の表面に前記ベース拡散層とは別に選択的に形成された
第１の第１導電型の半導体層と、この半導体層の表面に
選択的に形成された第２導電型のドイレン拡散層と、こ
のドレイン拡散層の表面に選択的に形成された第２の第
１導電型のソース拡散層と、前記ベース拡散層および第
１のソース拡散層にコンタクトするように配設されたソ
ース電極と、前記ドレイン拡散層および第２のソース拡
散層にコンタクトするように配設されたドレイン電極
と、前記ベース拡散層の前記第１のソース拡散層と前記
高抵抗の半導体層に挟まれた領域の表面にゲート絶縁膜
を介して形成された第１ゲート電極と、前記第２のソー
ス拡散層と前記第１の半導体層に挟まれた領域の前記ド
レイン拡散層の表面にゲート絶縁膜を介して形成された
第２ゲート電極とを具備してなることを特徴とする導電
変調型MOSFET。 ２．前記ベース拡散層と前記第１の半導体層とで挟まれ
た前記高抵抗の半導体層の表面に、第２の第１導電型の
半導体層が形成されていることを特徴とする特許請求の
範囲第１項記載の導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304635A JP2703240B2 (ja) | 1987-12-03 | 1987-12-03 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304635A JP2703240B2 (ja) | 1987-12-03 | 1987-12-03 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01146366A JPH01146366A (ja) | 1989-06-08 |
| JP2703240B2 true JP2703240B2 (ja) | 1998-01-26 |
Family
ID=17935411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304635A Expired - Fee Related JP2703240B2 (ja) | 1987-12-03 | 1987-12-03 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703240B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2946750B2 (ja) * | 1990-08-16 | 1999-09-06 | 富士電機株式会社 | 半導体装置 |
| JP3352840B2 (ja) * | 1994-03-14 | 2002-12-03 | 株式会社東芝 | 逆並列接続型双方向性半導体スイッチ |
| US9742385B2 (en) | 2013-06-24 | 2017-08-22 | Ideal Power, Inc. | Bidirectional semiconductor switch with passive turnoff |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
| WO2014210072A1 (en) | 2013-06-24 | 2014-12-31 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US11637016B2 (en) | 2013-12-11 | 2023-04-25 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US9355853B2 (en) | 2013-12-11 | 2016-05-31 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US20160204714A1 (en) | 2014-11-06 | 2016-07-14 | Ideal Power Inc. | Variable-Voltage Self-Synchronizing Rectifier Circuits, Methods, and Systems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1201214A (en) * | 1982-02-03 | 1986-02-25 | General Electric Company | Semiconductor device having turn-on and turn-off capabilities |
| CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
-
1987
- 1987-12-03 JP JP62304635A patent/JP2703240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01146366A (ja) | 1989-06-08 |
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|---|---|---|---|
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