JP3171917B2 - 絶縁ゲート型自己ターンオフサイリスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート構造を有す
るターンオフサイリスタの改良に関する。

【０００２】

【従来の技術】従来より自己ターンオフサイリスタのタ
ーンオフは、電流駆動の駆動装置を用いてｐ型ベース層
に直接取り付けられたゲート電極から素子内の電流を引
き出すことで行なっていた。しかしながら、この方式は
電流駆動であるので、大電力を扱うゲート回路等が必要
となる。このため、駆動装置が大型化するという問題が
あった。そこで、電圧制御型の絶縁ゲート構造を有する
ターンオフサイリスタ、例えば、ＥＳＴ（Emitter Swit
ched Tyhristor）と呼ばれているサイリスタが発表され
た（B.J.Baliga,"The MOS-Gated Emitter Switched Thy
ristor" IEEE ELECTRON DEVICE LETTERS Vol.11,pp.75-
77,1990 ）。

【０００３】図６は、このＥＳＴの構造を示す素子断面
図である。このＥＳＴは、ｎ型ベース層８２と、このｎ
型ベース層８２の一方の表面に拡散形成されたｐ型エミ
ッタ層８１と、このｐ型エミッタ層８１に設けられたア
ノード電極８５と、上記ｎ型ベース層８２の他方の表面
に選択的に形成されたｐ型ベース層８３と、このｐ型ベ
ース層８４の表面に選択的に形成されたｎ型エミッタ層
８４とを有し、これら半導体層８１〜８４のよってｐｎ
ｐｎサイリスタ構造が形成されている。

【０００４】ｐ型ベース層８３の表面にはｎ型ソース層
８６が選択的に形成されており、また、ｐ型ベース層８
３にはこのｎ型ソース層８６に接合するｐ型層８７が形
成されている。ｎ型ソース層８６とｎ型エミッタ層８４
との間のｐ型ベース層８３上にはゲート絶縁膜８８を介
してゲート電極８９が設けられている。このゲート電極
８９が設けれたｐ型ベース層８３上にはｎ型ソース層８
６及びｐ型層８７の領域にコンタクトホール９０を有す
る層間絶縁膜９１を介してｎ型ソース層８６及びｐ型層
８７に接続するカソード電極９２が設けられている。

【０００５】即ち、このＥＳＴは、ｐ型エミッタ層８
１，ｎ型ベース層８２，ｐ型ベース層８３及びｎ型エミ
ッタ層８４とで構成されたサイリスタに、ｐ型ベース層
８３，ｎ型エミッタ層８４，ｎ型ソース層８６，ゲート
絶縁膜８８及びゲート電極８９とで構成されたｎチャネ
ルのＭＯＳＦＥＴが直列接続された構成をしている。こ
のように構成されたサイリスタの動作は次の通りであ
る。

【０００６】カソード電極９２，アノード電極８５にそ
れぞれ基準電圧，この基準電圧に対して正の電圧を印加
した状態で、ゲート電極８９にカソード電圧より高い正
電圧を印加すると、ｎ型ソース層８６とｎ型エミッタ層
８４との間のｐ型ベース層８３の表面にｎチャネルＣＨ
₁ が形成される。この結果、ｎ型ソース層９０から電子
がｎチャネルｃｈ１を通ってｎ型エミッタ層８４に供給
される結果、ｎ型エミッタ層８４，ｐ型ベース層８３及
びｎ型ベース層８２とで構成されたトランジスタと、ｐ
型エミッタ層８１，ｎ型ベース層８２及びｐ型ベース層
８３とで構成されたトランジスタとが互いに相手のトラ
ンジスタのコレクタ電流を増幅し合ってサイリスタがタ
ーンオンする。

【０００７】また、ゲート電極８９に負電圧を印加する
と、ｎチャネルＣＨ₁ が消滅し、ｎ型エミッタ層８４へ
の電子の供給が停止すると共に、正孔がｐ型層８７を介
してカソード電極９２に排出される結果、ｐ型エミッタ
層８１，ｎ型ベース層８２，ｐ型ベース層８３及びｎ型
エミッタ層８４とで構成されたサイリスタがターンオフ
する。しかしながら、この種のサイリスタには次のよう
な問題あった。

【０００８】即ち、ｐ型ベース層８３はｐ型層８７を介
してカソード電極９２に接続されているため、エミッタ
接合短絡部が形成され、ｎ型エミッタ層８４からｐ型ベ
ース層８３への電子の注入効率が低下する。

【０００９】また、ターンオフの際には、素子内の正孔
がｐ型ベース層８３及びｐ型層８７を通ってカソード電
極９２に排出されるため、ｐ型ベース層８３及びｐ型層
８７の有する抵抗によりｐ型ベース層８３に電圧降下が
生じる。この電圧降下によってｎ型ソース層８６とｐ型
ベース層８３とが順バイアスされ、ｎ型ソース層８６か
ら電子がｐ型ベース層８３に注入される。このため、ｎ
型ソース層８６，ｐ型ベース層８３，ｎ型ベース層８２
及びｐ型エミッタ層８１で構成された寄生サイリスタが
ラッチアップしてターンオフが不可能になる。

【００１０】

【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート構造のターンオフサイリスタでは、エミッタ接
合短絡部が存在するため、ｎ型エミッタ層からｐ型ベー
ス層への電子の注入効率が低下するという問題があっ
た。

【００１１】また、ターンオフする際に、素子内の正孔
がｎ型ソース層直下のｐ型ベース層及びｐ型層を介して
カソード電極に排出されるため、寄生サイリスタがラッ
チアップしてターンオフが不可能なるという問題もあっ
た。

【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電子の注入効率が高
く、寄生サイリスタのラッチアップを防止しできる絶縁
ゲート型自己ターンオフサイリスタを提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明の骨子は、ターン
オン動作及びオン状態のときに第１導電型ベース層と第
２導電型エミッタ層とが短絡せず、且つターンオフ動作
のときに第２導電型ソース直下の第１導電型層が排出経
路となることなく素子内のキャリアを第２の主電極に排
出できる構成したことにある。

【００１４】即ち、上記の目的を達成するために、本発
明の絶縁ゲート型自己ターンオフサイリスタは、第１導
電型エミッタ層に接した第２導電型ベース層と、この第
２導電型ベース層の表面に選択的に形成された第１導電
型ベース層と、この第１導電型ベース層の表面に選択的
に形成された第２導電型エミッタ層と、前記第１導電型
ベース層の表面に選択的に形成された第２導電型ソース
層と、前記第１導電型エミッタ層に設けれた第１の主電
極と、前記第２導電型ソース層に設けられた第２の主電
極と、前記第２導電型ソース層と前記第２導電型エミッ
タ層との間の前記第１導電型ベース層上に絶縁膜を介し
て設けられた第１のゲート電極と、前記第２導電型ソー
ス層に対応するドレイン層となる領域以外の前記第２導
電型エミッタの表面に選択的に形成され、且つ前記第２
の主電極と接続された第１導電型ソース層と、この第１
導電型ソース層と前記第１導電型ベース層との間の前記
第２導電型エミッタ層上に絶縁膜を介して設けられた第
２のゲート電極と、前記第２導電型ソース層を介さずに
前記第１導電型ベース層と前記第２の主電極とを選択的
に電気的に接続する手段と、前記第２導電型ベース層と
前記第２導電型エミッタ層との間の第１導電型ベース層
上に絶縁膜を介して設けられた第３のゲート電極とを備
えている。

【００１５】

【作用】本発明の絶縁ゲート型自己ターンオフサイリス
タによれば、第２のゲート電極で構成されるＭＯＳＦＥ
Ｔによって、第２導電型ソース層を介さずに第１導電型
ベース層と第２の主電極とを選択的に電気的に接続する
ことができる。

【００１６】したがって、ターンオン及びオン状態の場
合には、第１導電型ベース層と第２の主電極とを電気的
に切断すれば、第２導電型エミッタ層の短絡部が無くな
るので、第２導電型エミッタ層から第１導電型ベース層
への第２導電型エミッタ層の多数キャリアの注入効率の
低下を防止できる。

【００１７】また、ターンオフの場合には、第１導電型
ベース層と第２の主電極とを電気的に接続すれば、素子
内の第１導電型エミッタ層の多数キャリアは第２導電型
ソース層を介さずに第２の主電極に排出できる。

【００１８】したがって、第２導電型ソース層と第１導
電型ベース層とが順バイアスされることによる寄生サイ
リスタのラッチアップを防止できるので、確実にターン
オフできる。

【００１９】また、第１導電型ソース層が第２導電型ソ
ース層に対応するドレイン層となる領域以外の第２導電
型エミッタの表面に選択的に形成されているため、第１
のゲート電極，第２導電型ソース層などで構成されるＭ
ＯＳＦＥＴを考慮することなく第１導電型ソース層の不
純物濃度などを決めることができるので、第２のゲート
電極，第１導電型ソース層などで構成されるＭＯＳＦＥ
Ｔの作成が困難になるという問題は生じない。

【００２０】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００２１】図１は、本発明の第１の実施例に係る絶縁
ゲート型自己ターンオフのサイリスタの平面図であり、
図２は、図１のサイリスタの断面図で、同図（ａ），
（ｂ）はそれぞれ図１のサイリスタのＡ−Ａ´断面図，
Ｂ−Ｂ´断面図である。

【００２２】このサイリスタは、ｎ型ベース層２と、こ
のｎ型ベース層２の一方の表面に拡散形成されたｐ型エ
ミッタ層１と、このｐ型エミッタ層１に設けれたアノー
ド電極５と、上記ｎ型ベース層２の他方の表面に選択的
に拡散形成されたｐ型ベース層３と、このｐ型ベース層
３の表面に選択的に拡散形成されたｎ型エミッタ層４と
からなるｐｎｐｎサイリスタ構造を有している。

【００２３】また、細長い矩形状のｎ型エミッタ層４の
一方の長辺側のｐ型ベース層３の表面にはｎ型エミッタ
層４と平行なｎ型ソース層６が形成され、このｎ型ソー
ス層６の下部には高濃度のｐ型層９が形成されている。
このｐ型層９は従来の場合と異なり、カソード電極１８
には接続していない。そしてｎ型ソース層６とｎ型エミ
ッタ層４との間のｐ型ベース層３上にはゲート絶縁膜７
を介してｎ型エミッタ層４と平行な第１のゲート電極８
が設けられている。即ち、ｐ型ベース層３（チャネル領
域），ｎ型エミッタ層４（ソース領域），ｎ型ソース層
６，ゲート絶縁膜７及びゲート電極８とでｎチャネル型
ＭＯＳＦＥＴが構成されている。

【００２４】また、ｎ型エミッタ層４の他方の長辺側の
表面には、換言すれば、ｎ型ソース層６とは反対側のｎ
型エミッタ層４の端部の表面にはｎ型エミッタ層４と平
行なｐ型ソース層１０が形成されており、ｐ型ソース層
１０とｐ型ベース層３との間のｎ型エミッタ層４上には
ゲート絶縁膜１１を介して第１のゲート電極８と平行な
第２のゲート電極１２が設けられている。即ち、ｐ型ベ
ース層３（ソース領域），ｎ型エミッタ層４（チャネル
領域），ｐ型ソース層１０（ドレイン領域），ゲート絶
縁膜１１及びゲート電極１２とでターンオフ用のｐチャ
ネル型ＭＯＳＦＥＴが構成されている。

【００２５】また、ｎ型エミッタ層４の短辺側のｐ型ベ
ース層３上にはゲート絶縁膜１３を介して第３のゲート
電極１４が設けられている。即ち、ｎ型ベース層２（ド
レイン領域），ｐ型ベース層３（チャネル領域），ｎ型
エミッタ層４（ソース領域），ゲート絶縁膜１３及びゲ
ート電極１４とでターンオン用のｎチャネル型ＭＯＳＦ
ＥＴが構成されている。

【００２６】また、ゲート電極８，１２が設けられたｐ
型ベース層３上にはｐ型ソース層１０及びｎ型ソース層
１０の領域にコンタクトホール１５，１６を有する層間
絶縁膜１７を介してｐ型ソース層１０及びｎ型ソース層
１０に低抵抗接続するカソード電極１８が設けられてい
る。

【００２７】このように構成されたサイリスタの動作を
図３のゲート電圧に関するタイミングチャートを用いて
説明する。なお、ここでは、カソード電圧を基準電圧
（０Ｖ）として説明する。

【００２８】まず、図３（ａ）に示すように、ゲート電
極８，１２，１４にそれぞれゲート電圧Ｖ_G1，Ｖ_G2，Ｖ
_G3を印加する。即ち、ゲート電極８，１２，１４に負電
圧が印加された状態のサイリスタ状態（オフ状態）のサ
イリスタをオン状態にするには、ゲート電極８，１２，
１４に正電圧を印加する。なお、アノード電極５には正
電圧が印加されている。

【００２９】このような電圧がゲート電極８，１２，１
４に印加されると、第１のゲート電極８の下部のｐ型ベ
ース層３の表面にｎチャネルＣＨ₁ が形成され、また、
第２のゲート電極１２の下部のｎ型エミッタ層４の表面
に形成されていたｐチャネルＣＨ₂ が消滅し、そして第
３のゲート電極１４の下部のｐ型ベース４の表面にｎチ
ャネルＣＨ₃ が形成される。

【００３０】この結果、ｎチャネルＣＨ₁ を介してｎ型
ソース層６からｎ型エミッタ層４に電子が流れ、ｎチャ
ネルＣＨ₃ を介してｎ型エミッタ層２からｎ型ベース層
２へ電子が流れる。

【００３１】このような電子の流れは、ｐ型エミッタ層
１，ｎ型ベース層２及びｐ型ベース層３で構成されたト
ランジスタのベース電流として働く。このベース電流に
よりｐ型エミッタ層１，ｎ型ベース層２，ｐ型ベース層
３，ｎ型エミッタ層４の経路で正孔が流れる。

【００３２】このような正孔の流れ（ホール電流）は、
ｎ型ベース層２，ｐ型ベース層３及びｎ型エミッタ層４
で構成されたトランジスタのベース電流として働く。こ
のベース電流によりｎ型エミッタ層４，ｐ型ベース層
３，ｎ型ベース層２，ｐ型エミッタ層１の経路で電子が
流れる。このような電子の流れは、ｐ型エミッタ層１，
ｎ型ベース層２及びｐ型ベース層３で構成されたトラン
ジスタのベース電流として働く。

【００３３】このようなキャリア（電子，正孔）の流れ
により、ｐ型エミッタ層１，ｎ型ベース層２及びｐ型ベ
ース層３で構成されたトランジスタとｎ型ベース層２，
ｐ型ベース層３及びｎ型エミッタ層４で構成されたトラ
ンジスタとが互いに相手のトランジスタのコレクタ電流
を増幅し合う結果、サイリスタが高速にターンオフして
オン状態となる。

【００３４】また、本実施例のサイリスタでは、オン状
態ではｐチャネルＣＨ₂ が消滅しているので、オン状態
ではｐ型ベース層３はカソード電極１８と電気的に接続
しないことになる。したがって、エミッタ接合短絡部が
無くなるので、高い注入効率でもってｎ型エミッタ層４
からｐ型ベース層３へ電子を供給できる。次に図３
（ａ）に示すように、サイリスタをオフ状態にするに
は、ゲート電極電極８，１２，１４に負電圧を印加す
る。

【００３５】このような電圧が各ゲート電極８，１２，
１４に印加されると、第１のゲート電極８の下部のｐ型
ベース層３の表面のｎチャネルＣＨ₁ が消滅し、また、
第２のゲート電極１２の下部のｎ型エミッタ層４の表面
にｐチャネルＣＨ₂ が形成され、そして、第３のゲート
電極１４の下部のｐ型ベース４の表面のｎチャネルＣＨ
₃ が消滅する。

【００３６】この結果、ｎ型ソース層６からｎ型エミッ
タ層４への電子の供給が停止し、ｐ型エミッタ層１，ｎ
型ベース層２及びｐ型ベース層３で構成されたトランジ
スタにベース電流が流れなくなる。このため、上記のト
ランジスタがオフになるので、ｎ型ベース層２，ｐ型ベ
ース層３及びｎ型エミッタ層４で構成されたトランジス
タにもベース電流が流れなくなる。したがって、上記の
２つのトランジスタが共にオフになってサイリスタがタ
ーンオフしてオフ状態となる。

【００３７】また、本実施例のサイリスタでは、オフ状
態の際に素子内の正孔がｐチャネルＣＨ₂ を通ってカソ
ード電極１８へと排出されるので、ｎ型ソース層６の直
下のｐ型ベース層３が正孔の排出経路となることはな
い。したがって、ｎ型ソース層６とその近傍のｐ型ベー
ス層３とが順バイアスされることによる寄生サイリスタ
のラッチアップを防止できるので確実にターンオフでき
る。

【００３８】かくして本実施例によれば、ゲート電極１
２に印加する電圧で制御されるｐチャネル型ＭＯＳＦＥ
Ｔがｐ型ベース層３とカソード電極１８との間に設けら
れていいるので、これにより、ターンオン時及びオン状
態ではｐ型ベース層３とカソード電極１８とを電気的に
遮断することで高注入効率が実現でき、一方、ターンオ
フ時にはｐ型ベース層３とカソード電極１８とを電気的
に接続することで寄生サイリスタが動作しない経路で素
子内からホール電流を排出できるので、ターンオフ能力
の高いサイリスタが得られる。

【００３９】また、本実施例によれば、第１，第２のゲ
ート電極８，１２がｎ型エミッタ層４のそれぞれの長辺
側に設けられているので、単位面積当りのチャネル幅が
増大し、チャネル抵抗が低減される。

【００４０】また、第１，第２，第３のゲート電極８，
１２，１４が異なる領域に設けられているので、各チャ
ネルＣＨ₁ ，ＣＨ₂ ，ＣＨ₃ 領域の不純物濃度やチャネ
ル長を容易に高精度制御できる。したがって、作成の困
難を招かない、注入効率及びラッチアップの防止に優れ
たサイリスタが得られる。次に本実施例のサイリスタの
他の駆動方法を図７（ｂ）のタイミングチャートを用い
て説明する。この駆動方法が先に説明したそれと異なる
点は、早めにゲート電極１２に負電圧を印加してサイリ
スタをターンオフさせることにある。

【００４１】即ち、オン状態の途中でゲート電極１２，
１４に負電圧を印加してある程度正孔を排出した後、ゲ
ート電極８に負電圧を与えてターンオフさせる。このよ
うな駆動方法を用いることでターンオフ損失を低減でき
る。なお、ゲート電極１４にも早めに負電圧を印加した
が、図３（ａ）と同様にゲート電極８に合わせて負電圧
を印加しても良い。図４は、本発明の第２の実施例に係
るサイリスタの断面図である。同図（ａ），（ｂ）はそ
れぞれ図２（ａ），（ｂ）に対応する。

【００４２】このサイリスタは、先の実施例のそれと同
様に、ｐ型エミッタ層２１，ｎ型ベース層２２，ｐ型ベ
ース層２３，ｎ型エミッタ層２４とからなるｐｎｐｎサ
イリスタ構造を有している。

【００４３】ｎ型エミッタ層２４の形状は細長い矩形で
あり、ｎ型エミッタ層２４の一方の長辺側のｐ型ベース
層２３の表面にはｎ型エミッタ層２４と平行な高濃度の
ｎ型ソース層２６が形成され、このｎ型ソース層２６の
下部のｐ型ベース層２３には高濃度のｐ型層２９が形成
されている。また、ｎ型ソース層２６とｎ型エミッタ層
２４との間のｐ型ベース層２３上にはゲート絶縁膜２７
を介してｎ型エミッタ層２４と平行な第１のゲート電極
２８が設けられている。このゲート電極２８の下部のｎ
型エミッタ層２４ａは浅く形成され、また、ゲート電極
２８の下部のｎソース層２６ａは高濃度に浅く形成され
ている。即ち、ｐ型ベース層２３，ｎ型エミッタ層２４
ａ，ｎ型ソース層２６ａ，ゲート絶縁膜２７及びゲート
電極２８とでｎチャネル型ＭＯＳＦＥＴが構成されてい
る。

【００４４】ｎ型エミッタ層２４の他方の長辺側の表面
にはｎ型エミッタ層２４と平行な高濃度のｐ型ソース層
３０が形成されている。このｐ型ソース層３０の近傍の
ｎ型エミッタ層２４ｂは浅くｎ型エミッタ層２４よりは
低い濃度で形成され、また、ｎ型エミッタ層２４ｂ上に
はゲート絶縁膜３１を介して第１のゲート電極２と平行
な第２のゲート電極３２が設けられている。即ち、ｐ型
ベース層２３（ソース領域），ｎ型エミッタ層２４ｂ
（チャネル領域），ｐ型ソース層３０（ドレイン領
域），ゲート絶縁膜３１及びゲート電極３２とでターン
オフ用のｐチャネル型ＭＯＳＦＥＴが構成されている。

【００４５】ｎ型エミッタ層２４の短辺側のｐ型ベース
層２３ａ上にはゲート絶縁膜３３を介して第３のゲート
電極３４が設けられている。即ち、ｎ型ベース層２３，
ｐ型ベース層２３ａ，ｎ型エミッタ層２４ｂ，ゲート絶
縁膜３３及びゲート電極３４とでターンオン用のｎチャ
ネル型ＭＯＳＦＥＴが形成されている。

【００４６】また、ｐ型ベース層２３及びｎ型ベース層
２２上にかけてはｎ型ソース層２６及びｐ型ソース層３
０の領域にコンタクトホール３５，３６を有する層間絶
縁膜３７を介してｎ型ソース層２６及びｐ型ソース層３
０に接続するカソード電極３８が設けられている。

【００４７】このように構成されたサイリスタでも、先
の実施例と同様な効果が得られるのは勿論のこと、本実
施例では、ゲート電極２８の下部にｎ型ソース層として
の高濃度で浅いｎ型ソース層２６ａを設けたので、先の
実施例に比べてソース層抵抗が小さくなると共に、より
高精度にチャネル長の制御が行なえる。

【００４８】また、ゲート電極３２の下部のチャネルＣ
Ｈ₂ が形成される領域の不純物濃度は、浅いｎ型エミッ
タ層２４ｂの不純物濃度で制御できるので、ｎ型エミッ
タ層の本来の役割を果たすｎ型エミッタ層２４に影響を
与えずに、所望のしきい値電圧のＭＯＳＦＥＴを容易に
形成できる。同様なことがゲート電極３４の下部のチャ
ネルＣＨ₃ が形成される領域の不純物濃度の制御につい
てもいえる。

【００４９】図５は本発明の第３の実施例に係るサイリ
スタの平面図である。なお、図４のサイリスタと対応す
る部分には図４と同一符号を付してあり、詳細な説明は
省略する。本実施例のサイリスタが第２の実施例のそれ
と異なる点は、第１，第２及び第３のゲート電極を短絡
したことにある。即ち、１つのゲート電極３９でチャネ
ルＣＨ₁ ，ＣＨ₂ ，ＣＨ₃ 領域の電位を制御することに
ある。

【００５０】このように構成されたサイリスタでは、ゲ
ート電極が１本で済むので、ゲート駆動回路の簡略化が
図れるという利点がある。なお、このサイリスタの場
合、駆動方法は図７（ａ）の方法に限られる。

【００５１】

【発明の効果】以上詳述したように本発明によれば、作
成の困難を招かない、注入効率の低下防止及びラッチア
ップの発生防止に優れたサイリスタが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るサイリスタの平面
図。

【図２】図１のサイリスタの断面図。

【図３】図１のサイリスタの動作を説明するためのタイ
ミングチャート。

【図４】本発明の第２の実施例に係るサイリスタの断面
図。

【図５】本発明の第３の実施例に係るサイリスタの平面
図。

【図６】従来のサイリスタの断面図。

【符号の説明】

１，２１，８１…ｐ型エミッタ層、２，２２，８２…ｎ
型ベース層、３，２３，２３ａ，８３…ｐ型ベース層、
５，２５，８５…アノード電極、６，８６…ｎ型ソース
層、７，２４，２４ａ，２４ｂ，８４…ｎ型エミッタ
層、７，１１，１３，２７，３１，３３，８８，８９…
ゲート絶縁膜、８，１２，１４，１９，２８，３２，３
４，３９…ゲート電極、９，２９，８７…ｐ型層、１
０，３０…ｐ型ソース層、１５，１６，３５，３６…コ
ンタクトホール、１７，３７…層間絶縁膜、１８，３
８，９２…カソード電極、２６，２６ａ…ｎ型ソース
層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−280459（ＪＰ，Ａ) 特開 平５−82775（ＪＰ，Ａ) 特開 平５−90571（ＪＰ，Ａ) 特開 平５−75113（ＪＰ，Ａ) 特開 平５−36976（ＪＰ，Ａ) 特開 平４−372172（ＪＰ，Ａ) 特開 平３−70152（ＪＰ，Ａ) 特開 平１−196174（ＪＰ，Ａ) 特開 昭63−209173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/744

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型エミッタ層に接した第２導電型
   ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型ベース層と、 この第１導電型ベース層の表面に選択的に形成された第
   ２導電型エミッタ層と、 前記第１導電型ベース層の表面に選択的に形成された第
   ２導電型ソース層と、 前記第１導電型エミッタ層に設けれた第１の主電極と、 前記第２導電型ソース層に設けられた第２の主電極と、 前記第２導電型ソース層と前記第２導電型エミッタ層と
   の間の前記第１導電型ベース層上に絶縁膜を介して設け
   られた第１のゲート電極と、 前記第２導電型ソース層に対応するドレイン層となる領
   域以外の前記第２導電型エミッタの表面に選択的に形成
   され、且つ前記第２の主電極と接続された第１導電型ソ
   ース層と、 この第１導電型ソース層と前記第１導電型ベース層との
   間の前記第２導電型エミッタ層上に絶縁膜を介して設け
   られた第２のゲート電極と、 前記第２導電型ベース層と前記第２導電型エミッタ層と
   の間の第１導電型ベース層上に絶縁膜を介して設けられ
   た第３のゲート電極とを具備してなることを特徴とする
   絶縁ゲート型自己ターンオフサイリスタ。