JP3300544B2 - 電力用半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サイリスタ構造を有す
る電力用半導体装置に関する。

【０００２】

【従来の技術】高耐圧、大電流の電力用素子におけるゲ
ート駆動には、電圧制御型のものと、電流駆動型のもの
とがあるが、前者の方が望ましい。これは電圧制御型の
方が電流駆動型に比べて、より小電流でゲート駆動が行
なえるからである。

【０００３】図１８は従来の絶縁ゲート型ターンオフサ
イリスタの素子構造を示す平面図、図１９は図１８のＡ
−Ａ′断面図である。

【０００４】このサイリスタでは、高抵抗のｎ型ベース
層１００１の表面にｐ型ベース層１００２が形成され、
このｐ型ベース層１００２内にはｎ型エミッタ層１００
３が選択的に形成されている。また、ｎ型ベース層１０
０１の裏面には高濃度のｐ型エミッタ層１００４が形成
されている。ｎ型エミッタ層１００３上にはカソード電
極１００５が、ｐ型エミッタ層１００４にはアノード電
極１００６が設けられている。

【０００５】ｐ型ベース層１００２内のｎ型エミッタ層
１００３から所定距離だけ離れた位置にはｎ型ドレイン
層１００７が形成されている。このｎ型ドレイン層１０
０７とｎ型エミッタ層１００３との間のｐ型ベース層１
００２上には、ゲート絶縁膜１００９を介してゲート電
極１０１０が配設されている。このゲート電極１０１０
はターンオフ用であって、ｎ型エミッタ層１００３をソ
ースとし、領域ＣＨ１をチャネル領域とするｎ型ＭＯＳ
ＦＥＴが構成されている。

【０００６】なお、ｎ型ドレイン層１００７にコンタク
トするドレイン電極１００８は、同時にｐ型ベース層１
００２にもコンタクトしており、ｐ型ベース層１００２
とｎ型ドレイン層１００７がこのドレイン電極１００８
により短絡している。

【０００７】ターンオン用のゲート電極は図では示され
ていないが、例えば、選択的に拡散形成されるｐ型ベー
ス層１００２の周辺部にターンオフ用と同様にＭＯＳを
もって形成される。

【０００８】このような構造の絶縁ゲート型ターンオフ
サイリスタをターンオフするには、ゲート電極１０１０
にカソードに対して正の電圧を印加する。

【０００９】この結果、ゲート電極１０１０直下のチャ
ネル領域ＣＨ１が導通状態となって、ｐ型ベース層１０
０２から直接ｎ型エミッタ層１００３に流れ込んでいた
正孔電流の一部が、図に破線で示すようにドレイン電極
１００８から吸い出され、ｎ型ドレイン層１００７を通
り、ゲート電極１０１０の下の導通状態のチャネル領域
ＣＨ１を通って、ｎ型エミッタ層１００３からカソード
電極１００５にバイパスするようになる。

【００１０】この正孔電流のバイパスによってやがてｎ
型エミッタ層１００３からｐ型ベース層１００２への電
子注入が止まり、このサイリスタはターンオフする。

【００１１】しかしながら、この従来構造の絶縁ゲート
型ターンオフサイリスタにあっては、十分なターンオフ
能力が得られないという問題があった。

【００１２】これは、図１９に破線で示した正孔電流バ
イパス経路の抵抗に原因がある。すなわち、正孔電流バ
イパス経路の抵抗は、主要にはｐ型ベース層１００２の
横方向抵抗とＭＯＳゲート電極１０１０下のチャネル領
域ＣＨ１のオン抵抗であり、これらの抵抗とバイパス電
流とにより決まる電圧降下が、ｎ型エミッタ層１００３
とｐ型ベース層１００２とのビルトイン電圧以上になる
と、ｎ型エミッタ層１００３からの電子注入が止まらな
いことになる。

【００１３】ところが、従来構造では、第１に、正孔電
流バイパス経路にｎ型ドレイン層１００７下のｐ型ベー
ス層１００２が含まれており横方向抵抗が大きい。

【００１４】第２に、ターンオフ用ＭＯＳＦＥＴがｎ型
エミッタ層１００３の長辺に沿って形成されており、チ
ャネル幅が小さくチャネル抵抗が大きい。したがって、
アノード電流（主電流）が大きくなると、ターンオフで
きなくなってしまう。

【００１５】図２０は従来の他の絶縁ゲート型ターンオ
フサイリスタの素子構造を示す平面図、図２１は図２０
のＡ−Ａ′断面図である。

【００１６】この絶縁ゲート型ターンオフサイリスタ
は、Ｂ．Ｊ．Ｂａｌｉｇａ，“ＴｈｅＭＯＳ−Ｇａｔｅ
ｄ Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｙｒｉｓ
ｔｏｒ”ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ，ＶＯＬ．１１，ｐｐ．７５−７７，１
９９０．で発表されたものである。

【００１７】この絶縁ゲート型ターンオフサイリスタで
は、ｐ型エミッタ層１１０４に接してｎ型ベース層１１
０１が形成され、このｎ型ベース層１１０１内にｐ型ベ
ース層１１０２が形成され、このｐ型ベース層１１０２
内にｎ型エミッタ層１１０３が形成され、ｐ型エミッタ
層１１０４にはアノード電極１１０７が低抵抗接触して
いる。

【００１８】ｎ型エミッタ層１１０３に隣接してｎ型ソ
ース層１１０５が形成され、これら２層に挟まれたｐ型
ベース層１１０２の表面部にはゲート絶縁膜１１０８を
介して絶縁ゲート電極１１０９が形成されて、領域ＣＨ
１をチャネル領域とするｎ型ＭＯＳＦＥＴが構成されて
いる。

【００１９】また、ｎ型ソース層１１０５とｐ型ベース
層１１０２の両方にカソード電極１１０６が低抵抗接触
している。すなわち、この素子はサイリスタ構造に直列
にＭＯＳＦＥＴが接続された構造となっている。

【００２０】なお、ターンオン用のゲート電極は図では
示されていないが、例えば、選択的に拡散形成されるｐ
型ベース層１１０２の周辺部にターンオン用の絶縁ゲー
ト電極を形成し、ｎ型エミッタ層１１０３、ｐ型ベース
層１１０２、ｎ型ベース層１１０１よりなるターンオン
用ＭＯＳＦＥＴが構成される。

【００２１】このような構造の絶縁ゲート型ターンオフ
サイリスタをターンオフするには、絶縁ゲート電極１１
０９に零または負の電圧を印加する。これにより、チャ
ネル領域ＣＨ１が非導通状態となって、ｎ型エミッタ層
１１０３への電子供給が停止し、サイリスタがターンオ
フする。

【００２２】この際に、素子内部に蓄積されていた正孔
は、ｎ型エミッタ１１０３下のｐ型ベース層１１０２か
らｎ型ソース層１１０５直下のｐ型ベース層１１０２を
通ってカソード電極１１０６へと排出される。

【００２３】このような従来の絶縁ゲート型ターンオフ
サイリスタでは、ターンオン時にｎ型エミッタ層１１０
３とｐ型ベース１１０２とが導通状態のチャネル領域Ｃ
Ｈ１およびカソード電極１１０６を介して短絡される。

【００２４】この結果、ｎ型エミッタ層１１０３からｐ
型ベース層１１０２への電子の注入効率が低くなり、ラ
ッチアップしにくく、オン状態においても十分に低いオ
ン電圧が得られなくなるという問題があった。

【００２５】また、チャネル領域ＣＨ１がｎ型エミッタ
層１１０３の長辺に沿って形成されているため、チャネ
ル幅が小さくチャネル抵抗が大きくなり、これにより、
素子のオン電圧が高くなるという問題があった。

【００２６】さらに、ラッチアップを可能とするために
は、ｎ型エミッタ層１１０３のサイズを大きくしなけれ
ばならないが、ｎ型エミッタ層１１０３のサイズが大き
くなると、ターンオフ時に正孔電流を速やかに排出でき
ず、ターンオフ時間が長くなるという問題があった。

【００２７】また、ターンオフ時には、すべての正孔電
流がｎ型ソース層１１０５直下のｐ型ベース層１１０２
を通ってカソード電極１１０６へと排出される。なお、
このときの正孔電流バイパス経路を破線で示している。

【００２８】このため、正孔電流（主電流）が多くなる
と、ｐ型ベース層１１０２で生じる電圧降下によりｎ型
ソース層１１０５とｐ型ベース層１１０２のｐｎ接合が
順バイアスされ、その結果、ｐ型エミッタ層１１０４、
ｎ型ベース層１１０１、ｐ型ベース層１１０２、ｎ型ソ
ース層１１０５からなる寄生サイリスタがラッチアップ
してしまい素子がターンオフできなくなるという問題が
あった。

【００２９】また、絶縁ゲート型ターンオフサイリスタ
は、通常、図２３に示すように、還流ダイオードととも
に使用されることが多く、還流ダイオードと絶縁ゲート
型ターンオフサイリスタとを同一基板に形成すると、還
流ダイオードの分だけ、絶縁ゲート型ターンオフサイリ
スタの作製に用いることができる素子領域が減少し、こ
れによりさらに素子のメイン電流が減少してしまうとい
う問題があった。

【００３０】

【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート型ターンオフサイリスタにあっては、オン電圧
が高かったり、ターンオフ時間が長かったり、主電流が
大きくなるとターンオフできなくなるという問題があっ
た。

【００３１】本発明は、上記事情を考慮してなされたも
ので、その第１の目的とするところは、オン特性、ター
ンオフ能力を改善し得るサイリスタ構造を備えた電力用
半導体装置を提供することにある。

【００３２】また、絶縁ゲート型ターンオフサイリスタ
と還流ダイオードとを同一基板に形成すると、還流ダイ
オードの分だけ、絶縁ゲート型ターンオフサイリスタの
作製に用いることができる素子領域が減少し、これによ
り絶縁ゲート型ターンオフサイリスタのメイン電流が減
少するという問題があった。

【００３３】本発明は、上記事情を考慮してなされたも
ので、その第２の目的とするところは、絶縁ゲート型タ
ーンオフサイリスタと還流ダイオードとを同一基板に形
成しても、従来よりも絶縁ゲート型ターンオフサイリス
タのメイン電流の減少をさせなくできる電力用半導体装
置を提供することにある。

【００３４】

【課題を解決するための手段】本発明の第１の電力用半
導体装置（請求項１）は、第１導電型ベース層と、この
第１導電型ベース層の表面に形成された複数の第２導電
型ベース層と、これら複数の第２導電型ベース層のそれ
ぞれの表面に選択的に形成された第１導電型エミッタ層
と、前記第２導電型ベース層と反対側の前記第１導電型
ベース層の表面に直接または間接的に接する第２導電型
エミッタ層とを備えたサイリスタ構造を有し、各隣り合
う前記第２導電型ベース層の間隔は、それぞれ、素子内
のキャリアの有効拡散長の４倍より短く、且つ前記各隣
り合う前記第２導電型ベース層のうち、少なくとも１つ
の前記隣り合う前記第２導電型ベース層の間の前記第１
導電型ベース層の表面に、第２導電型ウェル層が形成さ
れ、この第２導電型ウェル層内に所望の半導体素子が形
成されていることを特徴とする。

【００３５】ここで、所望の半導体素子とは、例えば、
過電圧からサイリスタを保護するための回路（保護回
路）を構成する半導体素子や、ターンオフ用ＭＯＳＦＥ
Ｔである。

【００３６】本発明の第２の電力用半導体装置（請求項
２）は、上記発明（請求項１）において、前記複数の第
２導電型ベース層の間の前記第１導電型ベース層の表面
には第２導電型ウェル層が選択的に形成され、この２導
電型ウェル層の表面に第１導電型ソース層と第１導電型
ドレイン層とが所定距離離れて形成され、前記第１導電
型ソース層と前記第１型ドレイン層との間の前記第２導
電型ウェル層の表面にゲート絶縁膜を介してゲート電極
が形成され、前記第１導電型ソース層と前記第２導電型
ウェル層の両方にコンタクトするように前記第１の主電
極が形成され、前記第１導電型層にドレイン電極が形成
され、前記第２導電型ベース層にベース電極が形成さ
れ、前記ドレイン電極と前記ベース電極とは一体形成さ
れて電気的に接続されてることを特徴とする。本発明の
第３の電力用半導体装置（請求項３）は、第１導電型ベ
ース層と、この第１導電型ベース層の表面に選択的に形
成された第２導電型ベース層と、この第２導電型ベース
層の表面に選択的に形成され、第１の主電極が設けられ
た第１導電型エミッタ層と、前記第２導電型ベース層と
反対側の前記第１導電型ベース層の表面に直接または間
接的に接し、第２の主電極が設けられた第２導電型エミ
ッタ層と、第２の主電極が設けられた第２導電型エミッ
タ層と、前記第２導電型ベース層が形成された側の前記
第１導電型ベース層の表面に選択的に形成された第２導
電型ウエル層と、この第２導電型ウエル層に形成され、
素子内のキャリアを第１の主電極に排出するためのター
ンオフ用の絶縁ゲート型ＦＥＴと、前記第２の主電極に
接続し、かつ前記第２導電型ウェル層および前記第１導
電型ベース層とともに環流ダイオードを構成する前記第
１導電型ベース層よりも高不純物濃度の第１導電型半導
体層とを備えていることを特徴とする。

【００３７】本発明の第４の電力用半導体装置（請求項
４）は、第１導電型ベース層と、前記第１導電型ベース
層の表面に選択的に形成された第１および第２の第２導
電型ベース層と、前記第１の第２導電型ベース層の表面
に選択的に形成された第１導電型エミッタ層と、前記第
２導電型ベース層と反対側の前記第１導電型ベース層の
表面に直接または間接的に接する第２導電型エミッタ層
と、第２の主電極が設けられた第２導電型エミッタ層
と、前記第１および第２の第２導電型ベース層の間の前
記第１導電型ベース層の表面に選択的に形成されたター
ンオフ用の第２導電型半導体層と、前記第２の第２導電
型ベース層の表面に選択的に形成された第１導電型ソー
ス層と、前記第２の第２導電型ベース層の表面に、前記
第１導電型ソース層から所定距離離れて形成された第１
導電型ドレイン層と、前記第１導電型ソース層と第１導
電型ドレイン層との間の前記第２の第２導電型ベース層
上にゲート絶縁膜を介して形成されたゲート電極と、前
記第１導電型ソース層および前記第２の第２導電型ベー
ス層の両方にコンタクトする第１の第１種の主電極と、
前記第２導電型半導体層に設けられ、前記第１の第１種
の主電極と接続された第２の第１種の主電極と、前記第
２導電型エミッタ層に設けられた第２種の主電極とを備
えたことを特徴とする。

【００３８】本発明の第５の電力用半導体装置（請求項
５）は、第１導電型ベース層と、この１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成され、第１の主電極
が設けられた第１導電型エミッタ層と、前記第２導電型
ベース層と反対側の前記第１導電型ベース層の表面に直
接または間接的に接し、第２の主電極が設けられた第２
導電型エミッタ層と、前記第１導電型エミッタ層が形成
された側の前記第２導電型ベース層の表面に選択的に形
成され、ドレイン電極が設けられた第１導電型ドレイン
層と、前記第１導電型エミッタ層と前記第１導電型ドレ
イン層との間の前記第２導電型ベース層上にゲート絶縁
膜を介して形成されたゲート電極と、前記第１導電型ド
レイン層が形成されていない前記第１導電型エミッタ層
側の前記第２導電型ベース層の表面の設けられ、前記ド
レイン電極に電気的に接続されているベース電極とを備
えたことを特徴とする。

【００３９】本発明の第６の電力用半導体装置（請求項
６）は、第１の電力用半導体装置と第２の電力用半導体
装置とを組み合わせたものである。

【００４０】すなわち、本発明の第６の電力用半導体装
置（請求項６）は、第１の電力用半導体装置において、
前記第１導電型エミッタ層には第１の主電極が設けら
れ、前記第２導電型ウェルには、素子内のキャリアを前
記第１の主電極に排出するためのターンオフ用の絶縁ゲ
ート型ＦＥＴが形成され、前記第２導電型エミッタ層に
は、前記第２の主電極が設けられ、この第２の主電極に
接続され、前記第２導電型ウェル層の下部の前記第１導
電型ベース層を介して前記第２導電型ウェル層に接続す
る第１導電型半導体層が設けられていることを特徴とす
る。

【００４１】本発明の第６の電力用半導体装置（請求項
６）は、第１の電力用半導体装置と第３の電力用半導体
装置とを組み合わせたものである。

【００４２】すなわち、本発明の第７の電力用半導体装
置（請求項７）は、第１の電力用半導体装置において、
前記第２導電型ウェル層に相当する第２の第２導電型ベ
ース層と、第２導電型半導体層とが選択的に形成され、
前記第２の第２導電型ベース層の表面には、第１導電型
ソース層、第１導電型ドレイン層が選択的に形成され、
前記第１導電型ソース層と第１導電型ドレイン層との間
の前記第２の第２導電型ベース層上にはゲート絶縁膜を
介してゲート電極が形成され、前記第１導電型ソース層
および前記第２の第２導電型ベース層の両方にコンタク
トする第１の第１種の主電極が設けられ、前記第２導電
型半導体層に第２の第１種の主電極が設けられているこ
とを特徴とする。

【００４３】本発明の第８の電力用半導体装置（請求項
８）は、第１の電力用半導体装置と第４の電力用半導体
装置とを組み合わせたものである。

【００４４】すなわち、本発明の第７の電力用半導体装
置（請求項７）は、第１の電力用半導体装置において、
前記第１導電型エミッタ層には第１の主電極が設けら
れ、前記第２導電型エミッタ層には第２の主電極が設け
られ、前記第２導電型ベース層の表面には、ドレイン電
極が設けられた第１導電型ドレイン層が選択的に形成さ
れ、前記第１導電型エミッタ層と前記第１導電型ドレイ
ン層との間の前記第２導電型ベース層上には、ゲート絶
縁膜を介してゲート電極が形成され、前記第１導電型ド
レイン層が形成されていない前記第１導電型エミッタ層
側の前記第２導電型ベース層の表面には、前記ドレイン
電極に電気的に接続されているベース電極が設けられて
いることを特徴とする。

【００４５】本発明の第９の電力用半導体装置（請求項
９）は、第１の電力用半導体装置とＭＣＴとを組み合わ
せたものである。

【００４６】すなわち、本発明の第９の電力用半導体装
置（請求項９）は、第１の電力用半導体装置において、
前記第１導電型エミッタ層には第１の主電極が設けら
れ、前記第２導電型エミッタ層には第２の主電極が設け
られ、前記第２導電型ベース層の表面には、第１導電型
ドレイン層が選択的に形成され、前記第２導電型ベース
層および前記第１導電型ドレイン層の両方にコンタクト
するドレイン電極が設けられ、前記第１導電型エミッタ
層と前記第１導電型ドレイン層との間の前記第２導電型
ベース層上には、ゲート絶縁膜を介してゲート電極が形
成されていることを特徴とする。

【００４７】

【作用】本発明者等の研究によれば、第１導電型ベース
層と、この第１導電型ベース層の表面に形成された複数
の第２導電型ベース層と、これら複数の第２導電型ベー
ス層のそれぞれの表面に選択的に形成された第１導電型
エミッタ層と、前記第２導電型ベース層と反対側の前記
第１導電型ベース層の表面に形成された第２導電型エミ
ッタ層とを備えたサイリスタ構造において、各隣り合う
前記第２導電型ベース層の間隔は、それぞれ、素子内の
キャリアの有効拡散長の４倍より短くすると、サイリス
タのオン電圧を十分に低くできることが分かった。

【００４８】これは上記の如きに隣り合う第２導電型ベ
ース層の間隔を設定すると、キャリアの拡散により、隣
り合う第２導電型ベース層の間の第１導電型ベース層が
電流導通状態になるからである。

【００４９】したがって、このような知見に基づいた本
発明（請求項１，２）によれば、隣り合う第２導電型ベ
ース層の間の第１導電型ベース層に半導体素子を形成し
ても、この第１導電型ベース層は電流導通状態になって
いるので、半導体素子のオン電圧は低いものとなる。

【００５０】本発明（請求項２）によれば、ターンオフ
用の絶縁ゲート型ＦＥＴが形成された第２導電型ウェル
層と、その下部の第１導電型ベース層と、この第１導電
型ベース層を介して第２導電型ウェル層に接続した第１
導電型半導体層により、還流ダイオードが形成されてい
る。

【００５１】すなわち、ターンオフ用の絶縁ゲート型Ｆ
ＥＴの下部に還流ダイオードが形成されている。したが
って、同一基板に還流ダイオード、ターンオフ用のＭＯ
ＳＦＥＴ、サイリスタを形成しても、サイリスタの形成
領域が少なくなり、メイン電流が減少するという問題は
生じない。

【００５２】本発明（請求項３）によれば、ｐｎｐｎの
サイリスタ構造を構成する第１の第２導電型ベース層に
は、第１および第２の第１種の主電極がコンタクトして
おらず、電位的にフローティング状態であるため、第１
導電型エミッタ層からのキャリアの注入効率が高まり、
ターンオン時にラッチアップしやすく、オン状態ではオ
ン電圧が低減される。したがって、優れたオン特性が得
られる。

【００５３】また、ターンオフ時は、第２導電型エミッ
タ層の多数キャリアと同極性の素子内のキャリアが、第
２導電型半導体層とそれに設けられた第２の第１種の主
電極を通して素子外に排出されるため、素子は速やかに
ターンオフする。

【００５４】このとき、素子外に排出されるキャリア
は、第１導電型ソース層下の第２導電型ベース層を流れ
ないため、第１導電型ソース層をエミッタとする寄生サ
イリスタはラッチアップしない。したがって、高いター
ンオフ能力が得られる。

【００５５】本発明（請求項４）によれば、ターンオフ
の際に、ゲート電極に所定の電圧を印加して、ゲート電
極下の第２導電型ベース層の表面にチャネルを形成すれ
ば、第２導電型エミッタ層の多数キャリアと同極性の素
子内のキャリアは、第１導電型ベース層、第２導電型ベ
ース層、ベース電極、ドレイン電極、第１導電型ドレイ
ン層、上記チャネル、第１導電型エミッタ層、第１の主
電極というバイパス経路で素子外に排出される。

【００５６】すなわち、本発明によれば、第２導電型ベ
ース層の横方向抵抗が従来のキャリア排出経路よりも十
分に小さいバイパス経路でキャリアを排出できるので、
ターンオフ特性を大幅に改善できるようになる。

【００５７】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００５８】（第１の実施例：請求項１）図１は、本発
明の第１の実施例に係る電力用半導体装置の概略構成を
示す断面図である。

【００５９】図中、１０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層１０１内には複数のｐ型ベ
ース層１０２が分割形成されている。隣接する二つのｐ
型ベース層１０２間の距離Ｗは、４００μｍ以下、例え
ば、５０μｍとする。

【００６０】ｐ型ベース層１０２の表面には高濃度のｎ
型エミッタ層１０３が選択的に形成されており、このｎ
型エミッタ層１０３にはカソード電極１０５が配設され
ている。

【００６１】さらに、２つのｐ型ベース層１０２の間の
ｎ型ベース層１０１にはｐ型ウェル層１１１が形成さ
れ、このｐ型ウェル層１１１内にはｎ型ソース層１１２
とこれより所定距離離れてｎ型ドレイン層１１３が形成
されている。ｎ型ソース層１１２にはソース電極１１４
が、ｎ型ドレイン層１１３にはドレイン電極１１５がそ
れぞれ設けられている。

【００６２】上記ｎ型ソース層１１２とｎ型ドレイン層
１１３の間のｐ型ウェル層１１１上には、ゲート絶縁膜
１０９を介して、ゲート電極１１０が配設されている。
このゲート電極１１０、ｎ型ソース層１１２、ｎ型ドレ
イン層１１３によってＭＯＳＦＥＴが構成されている。

【００６３】一方、ｎ型ベース層１０１の裏面には、高
濃度のｐ型エミッタ層１０４が形成されており、このｐ
型エミッタ層１０４にはアノード電極１０６が配設され
ている。このｐ型エミッタ層１０４、ｎ型ベース層１０
１、ｐ型ベース層１０２およびｎ型エミッタ層１０３に
よりサイリスタが構成されている。

【００６４】なお、ｎ型ベース層１０１に直接接するｐ
型エミッタ層１０４を形成する代わりに、ｎ型ベース層
１０１とｐ型エミッタ層１０４との間にｎ型バッファ層
を設け、ｎ型ベース層１０１に間接的に接するｐ型エミ
ッタ層１０４を形成しても良い。

【００６５】上記ＭＯＳＦＥＴのソース電極１１４、ド
レイン電極１１５、ゲート電極１１０の各電極は、ｎ型
ベース層１０１、ｐ型ベース層１０２、ｎ型エミッタ層
１０３、ｐ型エミッタ層１０４より構成されるサイリス
タの各層と所定の接続をもって電気的に接続される。

【００６６】上記ＭＯＳＦＥＴを含む半導体素子は、例
えば、サイリスタをターンオフするためのＭＯＳＦＥＴ
や、過電圧、過電流、加熱から素子を保護するための回
路であり、本実施例では、サイリスタと接続されていな
いが、上記目的のために各種の接続ができることはもち
ろんのことである。

【００６７】本実施例では、距離Ｗの値を４００μｍ以
下にしている。その理由は以下の通りである。

【００６８】すなわち、本発明者等の研究によれば、距
離Ｗの値を４００μｍ以下にすると、隣接するサイリス
タのオン抵抗を低減できることが分かった。

【００６９】図１７はそのことを示す間隔Ｗとサイリス
タ（ｎ型ベース層１０１、ｐ型ベース層１０２、ｎ型エ
ミッタ層１０３、ｐ型エミッタ層１０４）のオン電圧Ｖ
f との関係を示す特性図である。

【００７０】この図１７から間隔Ｗが４００μｍのとこ
ろで急激にオン電圧Ｖf が低くなることが分かる。さら
に、本発明者等の研究によれば、より一般的には、間隔
Ｗを素子内のキャリアの有効拡散長の４倍よりも短けれ
ば、オン電圧を大幅に低減できることが分かった。

【００７１】これは上記の如きに間隔Ｗの値を選ぶと、
キャリアの拡散による拡散電流Ｉにより、隣り合う二つ
のｐ型ベース層１０２の間のｎ型ベース層１０１が電流
導通状態になるからだと考えられる。

【００７２】したがって、本実施例によれば、上記の如
きに間隔Ｗを設定することにより、オン特性の優れた
（オン電圧の低い）サイリスタが得られるようになる。

【００７３】さらに、隣接する二つのｐ型ベース層１０
２間の高抵抗のｎ型ベース層１０１が電流導通状態にな
るので、本実施例のように、ｎ型ベース層１０１の表面
にｐ型ウェル層１１１を形成し、このｐ型ウェル層１１
１に半導体素子（ＭＯＳＦＥＴ）を形成しても、半導体
素子のオン電圧が高くなるという問題は生じない。

【００７４】したがって、高抵抗のｎ型ベース層１０１
を有効に利用することができ、集積度の高い電力用半導
体装置を実現できるようになる。

【００７５】（第２の実施例：請求項２）図２は、本発
明の第２の実施例に係る電力用半導体装置の概略構成を
示す断面図である。なお、以下の図において、前出した
図と同一符号（添字が異なるものを含む）は同一部分ま
たは相当部分を示す。

【００７６】所定距離離れて形成されたｐ型ベース層１
０２の間にｐ型ウェル層１１１を設け、このｐ型ウェル
層１１１内にＭＯＳＦＥＴを形成するところまでは、第
１の実施例と同様である。

【００７７】ここで、本実施例では、ｐ型ベース層１０
２のｎ型エミッタ層１０３に隣接する位置にベース電極
１１６が設けられ、このベース電極１１６はドレイン電
極１１５に電気的に接続されている。

【００７８】具体的には、ベース電極１１６、ドレイン
電極１１５は、同一の導電層をパターニングして一体的
に形成されているものであったり、あるいは電気的に分
離しているベース電極１１６とドレイン電極１１５とを
配線で接続したものである。また、本実施例では、ゲー
ト電極１１０はターンオフ用であって、領域ＣＨ１をチ
ャネル領域とするｎ型ＭＯＳＦＥＴが構成されている。

【００７９】本実施例の絶縁ゲート型ターンオフサイリ
スタは、ターンオフ時、ゲート電極１１０にカソードに
対して正の電圧が印加される。このときの正孔電流のバ
イパス経路を破線で示している。

【００８０】正孔電流の一部は、図示の如く、ｎ型エミ
ッタ層１０３のすぐ近くでベース電極１１６に吸い出さ
れ、このベース電極１１６と電気的に接続されたドレイ
ン電極１１５、ｎ型ドレイン層１１３、ゲート電極１１
０下の導通状態のチャネル領域ＣＨ１、ｎ型ソース層１
１２を通って、カソード電極１１４に排出される。

【００８１】本実施例の素子構造では、図１８、１９の
従来の素子構造と比較して明らかなように、正孔電流バ
イパス経路にはｐ型ベース層１０２の横方向抵抗があま
り入らない。

【００８２】したがって、このバイパスされる正孔電流
による電圧降下が従来の素子構造の場合のそれに比べて
小さくなるので、高いターンオフ能力が得られるように
なる。

【００８３】一方、ｐ型ベース層１０２同士の間隔が５
０μｍであるため、ｐ型ウェル層１１１下のｎ型ベース
層１０１もキャリアの拡散により電流導通領域となり、
素子のオン電圧は十分低いまま保たれる。

【００８４】（第３の実施例：請求項１）図３は、本発
明の第３の実施例に係る電力用半導体装置の概略構成を
示す断面図である。

【００８５】本実施例では、ｎ型エミッタ層１０３とｎ
型ベース層１０１との間のｐ型ベース層１０２上に、ゲ
ート絶縁膜１１７を介して、第２のゲート電極１１８が
形成されている。

【００８６】このゲート電極１１８は、図２の実施例で
は省略したターンオン用のゲート電極である。すなわ
ち、この第２のゲート電極１１８、ｎ型エミッタ層１０
３、ｎ型ベース層１０１によってターンオン用ＭＯＳＦ
ＥＴが構成されている。

【００８７】本実施例の絶縁ゲート型サイリスタは、図
４に示すようなタイムチャートに従ったゲート駆動法に
よりスイッチング動作させることができる。すなわち、
ターンオン時、第１のゲート電極１１０は零または負バ
イアスとして、第２のゲート電極１１８に正電圧が印加
される。

【００８８】これにより、ｎ型エミッタ層１０３から第
２のゲート電極１１８下の導通状態のチャネル領域ＣＨ
２を介して、ｎ型ベース層１０１に電子が注入され、こ
れに見合った正孔がｐ型エミッタ層１０４からｎ型ベー
ス層１０１に注入されて、サイリスタがターンオンす
る。

【００８９】ターンオフ時は、第２のゲート電極１１８
を零または負バイアスとして、第１のゲート電極１１０
に正の電圧が印加される。これにより、先の実施例で説
明したのと同様に正孔電流がバイパスされてターンオフ
する。

【００９０】本実施例においても、図２で示した実施例
と同様に、低オン電圧で且つ大きな電流をターンオフす
ることができる。

【００９１】また、本実施例の絶縁ゲート型サイリスタ
は、図５に示すようなタイムチャートに従ったゲート駆
動法により、図４に示した駆動法よりも、さらにターン
オフ電流を増加させることができる。

【００９２】すなわち、ターンオン用ＭＯＳＦＥＴをオ
ン状態にするために、第２のゲート電極１１８にカソー
ドに対して正の電圧を印加した後、時間Δｔ１後に第１
のゲート電極１１０にカソードに対して正の電圧を印加
する。

【００９３】なお、ターンオン用ＭＯＳＦＥＴのゲート
電極１１８は、ターンオンからターンオフまでの間ずっ
と正の電圧を印加しておいても良い。

【００９４】図３には、第２のゲート電極１１８に正の
電圧を印加してターンオン用ＭＯＳＦＥＴを導通状態に
したときの電子電流が実線で、そして、第１のゲート電
極１１０に正の電圧を印加してターンオフ用ＭＯＳＦＥ
Ｔを導通状態にしたときの正孔電流のバイパス経路が破
線で示されている。

【００９５】正孔電流は、図示のように、ｎ型エミッタ
層１０３のすぐ近くでベース電極１１１に吸い出され、
ｎ型ドレイン層１１３、第１のゲート電極１１０下部の
ｎ型のチャネル領域ＣＨ１、ｎ型ソース層１１２を通
り、カソード電極１１４から素子外へ排出される。

【００９６】このような電流の経路はｌＧＢＴのそれと
同じであるので、第２のゲート電極１１８に正の電圧を
印加した後、一定時間後（Δｔ２後）に、ターンオン用
ＭＯＳＦＥＴを非導通状態にすると、電子の注入が停止
して素子はオフする。

【００９７】このようなゲート駆動法によれば、ターン
オフ時の電子電流の流れを均一にできるため、従来のゲ
ート駆動法の場合に比べて、電子電流の導通領域の縮小
によるターンオフ電流の低下が遥かに少なくなる。

【００９８】したがって、本実施例によれば、従来より
も大きなターンオフ電流を得ることができるようにな
る。

【００９９】（第４の実施例：請求項１）図６は、本発
明の第４の実施例に係る電力用半導体装置の概略構成を
示す断面図である。

【０１００】図中、１３１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層１３１内にはｐ型ベース層
１３２およびｐ型ウェル層１４０が前記条件をもって形
成されている。

【０１０１】ｐ型ベース層１３２にはｎ型エミッタ層１
３３が形成され、ｎ型エミッタ層１３３、ｐ型ベース１
３２、ｎ型ベース層１３１、ｐ型エミッタ層１３４より
なるサイリスタが構成されている。

【０１０２】また、ｐ型ウェル層１４０には、ｎ型ソー
ス層１３５とそれに隣接するｎ型ドレイン層１４１とが
形成される。このｎ型ソース層１３５とｎ型ドレイン層
１４１の間のｐ型ウェル層１４０の表面部分には、ゲー
ト絶縁膜１３８を介して、ゲート電極１３９が形成され
て、領域ＣＨ１をチャネル領域とするｎ型ＭＯＳＦＥＴ
が構成されている。

【０１０３】ｎ型ソース層１３５にはカソード電極１３
６が配設されており、このカソード電極１３６は同時に
ｐ型ウェル層１４０にもコンタクトされている。ｎ型ド
レイン層１４１に第１のドレイン電極１４２が、ｎ型エ
ミッタ層１３３に第２のドレイン電極１４３が配設さ
れ、これら２つのドレイン電極１４２，１４３は電気的
に接続されている。

【０１０４】一方、ｎ型ベース層１３１の裏面には、高
濃度のｐ型エミッタ層１３４が形成されており、このｐ
型エミッタ層１３４にはアノード電極１３７が配設され
ている。

【０１０５】この実施例の絶縁ゲート型ターンオフサイ
リスタは、ターンオン時およびオン状態において、ゲー
ト電極１３９にカソードに対して正の電圧が印加され
る。

【０１０６】これにより、カソード電極１３６、ｎ型ソ
ース層１３５、導通状態のチャネル領域ＣＨ１、ｎ型ド
レイン層１４１、第１および第２のドレイン電極１４
２，１４３を通してｎ型エミッタ層１３３に電子が供給
される。

【０１０７】逆にターンオフ時には、ゲート電極１３９
にカソードに対して零または負の電圧が印加される。

【０１０８】これによって、チャネル領域ＣＨ１が非導
通状態となって、ｎ型エミッタ層１３３への電子供給が
止まると同時に、正孔電流がｐ型ウェル層１４０、カソ
ード電極１３６を通って素子外へ排出される。

【０１０９】本実施例の素子構造では、図２０、２１の
従来の素子構造と比較して明らかなように、サイリスタ
構造を構成するｐ型ベース１３２がＭＯＳＦＥＴを構成
するｐ型ウェル層１４０と分離して形成されており、ｐ
型ベース層１３２は電位的にフローティングとなる。こ
のため、従来構造のようなｎ型エミッタ層の注入効率の
低下を生じることがなく、低いオン電圧が得られる。

【０１１０】（第５の実施例：請求項１）図７は、本発
明の第５の実施例に係る電力用半導体装置の概略構成を
示す断面図である。

【０１１１】本実施例では、ｎ型エミッタ層１３３とｎ
型ベース層１３１の間のｐ型ベース層１３２の表面部に
は、ゲート絶縁膜１４４を介して、第２のゲート電極１
４５が形成されている。

【０１１２】このゲート電極１４５はターンオン用であ
って、ｎ型エミッタ層１３３をソースとするターンオフ
用のｎ型ＭＯＳＦＥＴが構成されている。本実施例の絶
縁ゲート型サイリスタは、図８に示すようなタイムチャ
ートに従ったゲート駆動方法によりスイッチング動作で
きる。

【０１１３】すなわち、ターンオン時は、第１および第
２のゲート１３９，１４５に正の電圧を印加する。一
方、ターンオフ時は、第１および第２のゲート１３９，
１４５に負の電圧を印加する。

【０１１４】（第６の実施例：請求項１）図９は、本発
明の第６の実施例に係る電力用半導体装置の概略構成を
示す平面図である。また、図１０および図１１はそれぞ
れ図９のＡ−Ａ′およびＢ−Ｂ′断面図である。

【０１１５】本実施例では、第１のゲート電極１１０が
梯子パターンとして形成され、ターンオフ用ＭＯＳＦＥ
Ｔのチャネルが図９のＡ−Ａ′方向に設けられている。

【０１１６】このため、その方向のｐ型ウェル層の幅を
４００μｍ以下の範囲で長くとることによって、ｎ型エ
ミッタ層１０３のＢ−Ｂ′方向の幅に対して十分大きい
チャネル幅を形成でき、これによって、正孔電流のバイ
パス抵抗が低減され、ターンオフできる電流が大幅に増
加する。

【０１１７】（第７の実施例：請求項１）図１２は、本
発明の第７の実施例に係る電力用半導体装置の概略構成
を示す平面図である。また、図１３および図１４はそれ
ぞれ図１２のＡ−Ａ′およびＢ−Ｂ′断面図である。

【０１１８】本実施例では、第１のゲート電極１３９が
梯子パターンとして形成されているるターンオン・ター
ンオフ両用のＭＯＳチャネルが図１２のＡ−Ａ′方向に
設けられている。

【０１１９】このため、その方向のｐ型ウェル層の幅を
４００μｍ以下の範囲で長くとることによって、ｎ型エ
ミッタ層１４３のＢ−Ｂ′方向の幅に対して十分大きい
チャネル幅を形成でき、これによって、素子のオン電圧
が著しく低減される。

【０１２０】（第８の実施例：請求項１）図１５は、本
発明の第８の実施例に係る電力用半導体装置の概略構成
を示す平面図である。また、図１６は、図１５の電力用
半導体装置の電極パターンを示す図である。

【０１２１】本実施例は、図９の第６の実施例の電力用
半導体装置の変形例であり、ゲート電極１１０を１列分
増やして、ゲート電極の抵抗を低減し、より高速の駆動
を可能とし、同時に図示のようなカソード電極１０５の
配置により、正孔電流のバイパス経路におけるカソード
電極１０５の抵抗を低減して、より多くの電流をターン
オフできるようにしたものである。

【０１２２】（第９の実施例：請求項２）図２２は、本
発明の第９の実施例に係る電力用半導体装置の概略構成
を示す断面図である。

【０１２３】図中、２０８はアノード電極を示してお
り、このアノード電極２０８上には、低抵抗のｐ型エミ
ッタ層２０５が設けられている。このｐ型エミッタ層２
０５はアノード電極２０８の全面上ではなく、ｐ型ベー
ス層２０２の下部に対応する部分のアノード電極２０８
上に設けられている。

【０１２４】また、アノード電極２０８上には、ｐ型エ
ミッタ層２０５が完全に覆われような低抵抗のｎ型半導
体層２１６が設けられている。このような構造は、例え
ば、ｎ型半導体層２１６を形成した後、このｎ型半導体
層２１６の表面にｐ型不純物を高濃度に選択的に拡散し
てｐ型エミッタ層２０５を形成することにより得られ
る。なお、ｎ型半導体層２１６のうち、ｐ型エミッタ層
２０５の上のものはバッファ層２０４として機能する。

【０１２５】ｎ型半導体層２１６上には、高抵抗のｎ型
ベース層２０１が設けられ、このｎ型ベース層２０１の
表面にはｐ型ベース層２０２、ｐ型ウエル層２１０が選
択的に形成されている。

【０１２６】ｐ型ベース層２０２の表面には低抵抗のｎ
型エミッタ層２０３、第１の低抵抗のｐ型半導体層２０
９が選択的に形成されている。ｎ型エミッタ層２０３
は、ｐ型ベース層２０２、ｎ型ベース層２０１、ｎ型バ
ッファ層２０４およびｐ型エミッタ層２０５ともにサイ
リスタを構成している。

【０１２７】ｎ型エミッタ層２０３にはカソード電極２
０７が設けられ、ｐ型半導体層２０９には第１のコンタ
クト電極２１５が設けられている。ｎ型エミッタ層２０
３とｎ型ベース層２０１とで挟まれた領域のｐ型ベース
層２０２上には第１のゲート絶縁膜（不図示）を介して
第１のゲート電極２０６が形成されている。

【０１２８】ｐ型ウエル層２１０の表面には低抵抗のｎ
型ドレイン層２１１、低抵抗のｎソース層２１２および
第２の低抵抗のｐ型半導体層２１３が選択的に形成され
ている。ｎ型ドレイン層２１１とｎ型ソース層２１２と
で挟まれた領域のｐ型ウエル層２１０上には第２のゲー
ト絶縁膜（不図示）を介して第２のゲート電極２１４が
形成されている。

【０１２９】ｎ型ドレイン層２１１には第１のドレイン
電極２１５と接続した第２のドレイン電極２１５´が設
けられている。また、カソード電極２０７に接続する第
２のコンタクト電極２０７´が、ｎ型ソース層２１２お
よびｐ型半導体層２１３にコンタクトするように形成さ
れている。

【０１３０】このサイリスタの動作は、従来と同じであ
るが簡単に述べると、ターンオンさせるためには、第１
のゲート電極２０６にカソード電極２０７に対して正バ
イアスを印加し、一方、ターンオフさせるためには、第
２のゲート電極２１４にカソード電極２０７に対して正
バイアスを印加する。

【０１３１】本実施例では、従来にはないｎ型半導体層
２１６が存在し、この結果、このｎ型半導体層２１６
と、ｎ型ベース層２０１と、ｐ型ウエル層２１０と、ｐ
型半導体層２１３とからなるｐｉｎダイオードが、アノ
ード電極２０８、カソード電極２０７（２０７′）間に
形成されている。

【０１３２】すなわち、第２のゲート電極２１４等から
なるターンオフ用のＭＯＳＦＥＴを構成する半導体層を
利用して、還流ダイオードとして用いることができるｐ
ｉｎダイオードが形成されている。換言すれば、ターン
オフ用のＭＯＳＦＥＴの下部にｐｉｎダイオードが形成
されている。

【０１３３】したがって、本実施例によれば、ＭＯＳＦ
ＥＴとサイリスタとが形成された基板（ウェハ）、つま
り、絶縁ゲート型ターンオフサイリスタが形成された基
板に還流ダイオードを形成しても、サイリスタは従来と
同じサイズのままなので、メイン電流が減少するという
問題は生じない。

【０１３４】また、本実施例のＭＯＳＦＥＴは、第１の
実施例で述べたように、サイリスタの間４００μｍ以下
に作りこむことが望ましい。さらに、サイリスタ部分に
ｐ型エミッタ層がない領域があったり、逆にダイオード
部分にｐ型エミッタ層があったりしても良い。

【０１３５】なお、ｎ型バッファ層２０４はｎ型ベース
層２０１を薄くするために導入されたものであって、機
能上不可欠なものではない。この場合、ｎ型半導体層２
１６はｐ型エミッタ層２０５と同じ厚さになる。

【０１３６】（第１０の実施例：請求項２）図２４は、
本発明の第１０の実施例に係る電力用半導体装置の概略
構成を示す断面図である。

【０１３７】本実施例の電力用半導体装置が第９の実施
例のそれと異なる点は、環流ダイオードをサイリスタ部
分から離した位置に形成し、還流ダイオードとサイリス
タとの間の分離性を改善したものである。このようにす
ると、第１の実施例で述べた効果は無くなるものの、ダ
イオードとサイリスタとの分離性は改善される。

【０１３８】（第１１の実施例：請求項２）図２５は、
本発明の第１１の実施例に係る電力用半導体装置の概略
構成を示す断面図である。

【０１３９】本実施例の電力用半導体装置が第９の実施
例のそれと異なる点は、ｐ型ウエル層２１０中に形成さ
れたｎ型ＭＯＳＦＥＴとサイリスタとが直列になってい
ることにある。

【０１４０】この結果、上記ｎ型ＭＯＳＦＥＴはターン
オフだけでなく、ターンオンの時にも用いることでき
る。

【０１４１】また、第９の実施例と同様にメイン電流の
減少を防止できる効果は得られるが、本実施例の場合、
オン電圧を低減できる効果も得られる。

【０１４２】このように本発明に係る第９〜第１１の実
施例は、サイリスタと同一基板に組み込まれたＭＯＳＦ
ＥＴなどサイリスタではない領域をダイオードとして用
いることを特徴とするものであり、ＭＯＳＦＥＴ以外に
ラテラルの他の素子、例えば、ダイオード、バイポーラ
トランジスタ、抵抗を含んでも同じ効果が得られことは
明白である。また、これらＭＯＳＦＥＴなどが上記実施
例以外の目的、例えば、保護回路としても用いられても
良いことも明白である。

【０１４３】（第１２の実施例：請求項４） 図２７は、本発明の第１２の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図である。

【０１４４】図中、３０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層３０１内には第１のｐ型ベ
ース層３０２および第２のｐ型ベース層３１０が選択的
に形成されている。さらに、これら２つのｐ型ベース層
３０２、３１０の間のｎ型ベース層３０１の表面には、
ｐ型半導体層３１１が形成されている。

【０１４５】第１のｐ型ベース層３０２にはｎ型エミッ
タ層３０３が形成され、このｎ型エミッタ層３０３、ｐ
型ベース層３０２、ｎ型エミッタ層３０１およびｐ型エ
ミッタ層３０４よりサイリスタが構成されている。

【０１４６】また、第２のｐ型ベース層３１０の表面に
は、ｎ型ソース層３０７とそれに隣接するｎ型ドレイン
層３１２とが形成される。このｎ型ソース層３０７とｎ
型ドレイン層３１２との間の第２のｐ型ベース層３１０
の表面部分には、ゲート絶縁膜３０８を介してゲート電
極３０９が形成されて、領域ＣＨ１をチャネル領域とす
るｎ型ＭＯＳＦＥＴが構成されている。

【０１４７】ｎ型ソース層３０７には第１のカソード電
極３０５が配設されており、この第１のカソード電極３
０５は同時に第２のｐ型ベース層３１０にもコンタクト
されている。ｎ型ドレイン層３１２に第１のドレイン電
極３１３が、ｎ型エミッタ層３０３に第２のドレイン電
極３１４が配設され、これら２つのドレイン電極３１
３，３１４は電気的に接続されている。さらに、ｐ型半
導体層３１１には第１のカソード電極３０５に接続され
た第２のカソード電極３１５が設けられる。

【０１４８】一方、ｎ型ベース層３０１の裏面には、高
濃度のｐ型エミッタ層３０４が形成されており、このｐ
型エミッタ層３０４にはアノード電極３０６が配設され
ている。

【０１４９】なお、ｎ型ベース層３０１に直接接するｐ
型エミッタ層３０４を形成する代わりに、ｎ型ベース層
３０１とｐ型エミッタ層３０４との間にｎ型バッファ層
を設け、ｎ型ベース層３０１に間接的に接するｐ型エミ
ッタ層３０４を形成しても良い。

【０１５０】本実施例の絶縁ゲート型ターンオフサイリ
スタは、ターンオン時およびオン状態において、ゲート
電極３０９にカソードに対して正の電圧が印加され、こ
れにより、カソード電極３０５、ｎ型ソース層３０７、
導通状態のチャネル領域ＣＨ１、ｎ型ドレイン層３１
２、第１および第２のドレイン電極３１３，３１４を通
して、ｎ型エミッタ層３０３に電子が供給される。

【０１５１】逆にターンオフ時には、ゲート電極３０９
にカソードに対して零または負の電圧が印加され、これ
により、チャネル領域ＣＨ１が非導通状態となり、ｎ型
エミッタ層３０３への電子供給が止まると同時に、正孔
電流がｐ型半導体層３１１、第２のカソード電極３１５
を通って素子外へ排出される。

【０１５２】本実施例の素子構造は、図１９、図２０の
従来の素子構造と比較して明らかなように、サイリスタ
構造を構成する第１のｐ型ベース層３０２がＭＯＳＦＥ
Ｔを構成する第２のｐ型ベース層３１０と分離して形成
されており、第１のｐ型ベース層３０２は電位的にフロ
ーティングとなる。このため、従来の素子構造のような
ｎ型エミッタ層の注入効率の低下を生じることがなく、
低いオン電圧が得られる。

【０１５３】また、ターンオフ時に正孔電流はｐ型半導
体層３１１から第２のカソード電極３１５へと排出され
るため、そのバイパス経路にはｎ型ソース層３０７下の
ｐ型ベース層３１０が含まれない。

【０１５４】したがって、このバイパスされる正孔電流
による電圧降下によって従来の素子構造のようなｎ型ソ
ース層をエミッタとしてなる寄生サイリスタのラッチア
ップは生じることがなく、高いターンオフ能力が得られ
る。

【０１５５】（第１３の実施例：請求項４） 図２８は、本発明の第１３の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図である。

【０１５６】本実施例では、ｎ型エミッタ層３０３とｎ
型ベース層３０１との間の第１のｐ型ベース層３０２の
表面部（チャネル領域ＣＨ２）にゲート絶縁膜３１６を
介して、第２のゲート電極３１７が形成されている。

【０１５７】このゲート電極３１７はターンオン用であ
って、このゲート電極３１７はソースとしてのｎ型エミ
ッタ層３０３とともにターンオン用のｎ型ＭＯＳＦＥＴ
を構成している。

【０１５８】（第１４の実施例：請求項４） 図２９は、本発明の第１４の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図である。

【０１５９】本実施例の絶縁ゲート型ターンオフサイリ
スタが第１３の実施例のそれと異なる点は、サイリスタ
とＭＯＳＦＥＴとが別の基板上に形成され、素子外の配
線によって図示のように接続されていることにある。

【０１６０】（第１５の実施例：請求項４） 図３０は、本発明の第１５の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図である。

【０１６１】本実施例の絶縁ゲート型ターンオフサイリ
スタは、図２８の第１３の実施例の変形例であり、図２
８の絶縁ゲート型ターンオフサイリスタを集積化した例
である。

【０１６２】（第１６の実施例：請求項５） 図３１は、本発明の第１６の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図である。

【０１６３】図中、４０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層４０１内にはｐ型ベース層
４０２が形成されている。このｐ型ベース層４０２の表
面には高濃度のｎ型エミッタ層４０３が選択的に形成さ
れており、このｎ型エミッタ層３０３にはカソード電極
４０５が配設されている。

【０１６４】また、ｐ型ベース層４０２の表面には高濃
度のｎ型ドレイン層４０７とが選択的に形成され、この
ｎ型ドレイン層４０７にはドレイン電極４０８が設けら
れている。

【０１６５】ｎ型ドレイン層４０７が形成されていない
側のｐ型ベース層４０２にはベース電極４１１が設けら
れている。このドレイン電極４０８はベース電極４１１
と電気的に接続されている。

【０１６６】ｎ型エミッタ層４０３とｎ型ドレイン層４
０７との間のｐ型ベース層４０２上には、ゲート絶縁膜
４０９を介して、ゲート電極４１０が配設されている。
このゲート電極４１０、ｎ型エミッタ層４０３およびｎ
型ドレイン層４０７によってターンオフ用ＭＯＳＦＥＴ
が構成されている。

【０１６７】なお、ドレイン電極４０８は、図３２に示
すように、ｎ型ドレイン層４０７のみでなくｐ型ベース
層４０２にも同時にコンタクトするように配設されてい
ても良い。

【０１６８】一方、ｎ型ベース層４０１の裏面には、高
濃度のｐ型エミッタ層４０４が形成されており、このｐ
型エミッタ層４０４にはアノード電極４０６が配設され
ている。

【０１６９】なお、ｎ型ベース層４０１に直接接するｐ
型エミッタ層４０４を形成する代わりに、ｎ型ベース層
４０１とｐ型エミッタ層４０４との間にｎ型バッファ層
を設け、ｎ型ベース層４０１に関節的に接するｐ型エミ
ッタ層４０４を形成しても良い。

【０１７０】本実施例の絶縁ゲート型ターンオフサイリ
スタは、ターンオフ時、絶縁ゲート電極４１０にカソー
ドに対して正の電圧が印加される。

【０１７１】このときの正孔電流のバイパス経路を破線
で示している。すなわち、正孔電流の一部は、図示の如
く、ｎ型エミッタ層４０３のすぐ近くでベース電極４１
１に吸い出され、このベース電極４１１と電気的に接続
されたドレイン電極４０８、ｎ型ドレイン層４０７、ゲ
ート電極４１０下の導通状態のチャネル領域ＣＨ１、ｎ
型エミッタ層４０３を通って、カソード電極４０５に排
出される。

【０１７２】本実施例の素子構造は、図１８、図１９の
従来の素子構造と比較して明らかなように、正孔電流バ
イパス経路には、ｐ型ベース層４０２の横方向抵抗がほ
とんど入らない。

【０１７３】したがって、本実施例によれば、このバイ
パスされる正孔電流による電圧降下が従来の素子構造に
比べて十分に小さくなるので、高いターンオフ能力が得
られるようになる。

【０１７４】（第１７の実施例：請求項５） 図３３は、本発明の第１７の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す平面図である。また、図３４は図３３のＡ−
Ａ′断面図である。

【０１７５】本実施例では、ｎ型ベース層４０１の表面
にｐ型ベース層４０２が選択的に形成されている。この
ｐ型ベース層４０２内には、ストライプ状パターンをも
って、第１のｎ型エミッタ層４０３ａ、第２のｎ型エミ
ッタ層４０３ｂ、ｎ型ドレイン層４０７が形成されてい
る。

【０１７６】第１のｎ型エミッタ層４０３ａと第２のｎ
型エミッタ層４０３ｂとの間には、ベース電極４１１が
ｐ型ベース層４０２にコンタクトして、ストライプ状に
パターン形成されている。

【０１７７】このベース電極４１１は、ｎ型ドレイン層
４０７およびｐ型ベース層４０２の両方にコンタクトす
るように設けられたドレイン電極４０８と電気的に接続
されている。

【０１７８】ｎ型エミッタ層４０３とｎ型ドレイン層４
０７との間には、ストライプ状パターンをもってターン
オフ用絶縁ゲート電極４１０が形成されている。このタ
ーンオフ用ＭＯＳＦＥＴの断面構造は、図３２のそれと
変わらない。

【０１７９】また、第２のｎ型エミッタ層４０３ｂとｎ
型ベース層４０１との間のｐ型ベース層４０２上には、
ゲート絶縁膜４１２を介して、ストライプ状パターンを
もって第２のゲート電極４１３が形成されている。

【０１８０】このゲート電極４１３は、図３１，３２で
は省略したターンオン用のゲート電極である。すなわ
ち、この第２のゲート電極４１３、第２のｎ型エミッタ
層４０３ｂおよびｎ型ベース層４０１によってターンオ
ン用ＭＯＳＦＥＴが構成されている。

【０１８１】本実施例の絶縁ゲート型サイリスタは、図
３５に示すようなタイムチャートに従ったゲート駆動法
によりスイッチング動作させることができる。

【０１８２】すなわち、ターンオン時には、第１のゲー
ト電極４１０は零または負バイアスとして、第２のゲー
ト電極４１３に正電圧を印加する。

【０１８３】これにより、第２のｎ型エミッタ層４０３
ｂから第２のゲート電極４１３下の導通状態のチャネル
領域ＣＨ２を介してｎ型ベース層１に電子が注入され、
これに見合った正孔がｐ型エミッタ層４０４からｎ型ベ
ース層４０１に注入されて、サイリスタがターンオンす
る。

【０１８４】一方、ターンオフ時には、第２のゲート電
極４１３を零または負バイアスとして、第１のゲート電
極４１０に正の電圧を印加する。

【０１８５】これにより、第１６の実施例で説明したの
と同様に正孔電流がバイパスされてターンオフする。

【０１８６】本実施例においても、ベース電極４１１が
ｎ型エミッタ４０３ａ，４０３ｂに隣接して配置されて
おり、その正孔電流のバイパス経路には、ターンオフ用
ＭＯＳＦＥＴ下のｐ型ベース層４０２の横方向抵抗がほ
とんど入らないから、第１６の実施例と同様に大きな電
流をターンオフすることができる。

【０１８７】また、本実施例の絶縁ゲート型サイリスタ
は、図３６に示すようなタイムチャートに従ったゲート
駆動法により、図３５に示した駆動法よりも、さらにタ
ーンオフ電流を増加させることができる。

【０１８８】すなわち、ターンオン用ＭＯＳＦＥＴをオ
ン状態にするために、第２のゲート電極４１３にカソー
ドに対して正の電圧を印加した後、時間Δｔ１後に第１
のゲート電極４１０にカソードに対して正の電圧を印加
する。

【０１８９】なお、ターンオン用ＭＯＳＦＥＴのゲート
電極４１３は、ターンオンからターンオフまでの間ずっ
と正の電圧を印加しておいても良い。

【０１９０】図３４には、第２のゲート電極４１３に正
の電圧を印加してターンオン用ＭＯＳＦＥＴを導通状態
にしたときの電子電流が実線で、そして、第１のゲート
電極に正の電圧を印加してターンオフ用ＭＯＳＦＥＴを
導通状態にしたときの正孔電流のバイパス経路が破線で
示されている。

【０１９１】正孔電流は、図示のように、ｎ型エミッタ
層４０３ａ，４０３ｂのすぐ近くでベース電極４１１に
吸い出され、ｎ型ドレイン層４０７、第１のゲート電極
４１０の下部の導通状態のチャネル領域ＣＨ１、ｎ型エ
ミッタ層４０３ａを通りカソード電極４０５から素子外
へ排出される。

【０１９２】このような電流の経路はＩＧＢＴのそれと
同じであるので、第２のゲート電極４１３に正の電圧を
印加した後、一定時間後（Δｔ２後）に、ターンオン用
ＭＯＳＦＥＴを非導通状態にすると、電子の注入が停止
して素子はオフする。

【０１９３】このようなゲート駆動法によれば、ターン
オフ時の電子電流の流れを均一にできるため、従来のゲ
ート駆動法の場合に比べて、電子電流の導通領域の縮小
によるターンオフ電流の低下が遥かに少なくなる。

【０１９４】したがって、本実施例によれば、従来より
も大きなターンオフ電流を得ることができるようにな
る。

【０１９５】（第１８の実施例：請求項５） 図３７は、本発明の第１８の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す平面図である。また、図３８は図３７のＡ−
Ａ′断面図、図３９は図３７のＢ−Ｂ´断面図である。

【０１９６】本実施例では、ｎ型エミッタ層４０３がタ
ーンオン用のゲート電極４１３側で凹凸パターンとして
形成されている。ターンオン用ゲート電極４１３は、ｎ
型エミッタ層４０３の凸部のみをカバーする状態で形成
されて、この凸部のみターンオン用ＭＯＳＦＥＴが構成
される。すなわち、ターンオン用ＭＯＳＦＥＴは実質的
に飛び飛びに形成される。

【０１９７】ｎ型エミッタ層３の凹部では、ストライプ
状に形成されたベース電極４１１がｐ型ベース層４０２
にコンタクトされている。このベース電極４１１はドレ
イン電極４０８と電気的に接続されている。

【０１９８】また、ｎ型エミッタ層４０３の凹凸パター
ンが形成されていない側では、ストライプ状に形成され
たｎ型ドレイン層４０７とターンオフ用ゲート電極４１
０とによってターンオフ用ＭＯＳＦＥＴが構成されてい
る。

【０１９９】本実施例によれば、ｎ型エミッタ層４０３
の凸部を両側から挟む形でベース電極４１１が形成され
ているため、正孔電流の吸い出しが効率良く行なわれ、
より高いターンオフ能力が得られるようになる。

【０２００】（第１９の実施例：請求項５） 図４０は、本発明の第１９の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す平面図である。また、図４１は図４０のＡ−
Ａ′断面図、図２６は図４０のＢ−Ｂ´断面図である。

【０２０１】本実施例では、ｎ型エミッタ層４０３が矩
形状に分割配置され、そして、各ｎ型エミッタ層４０３
に挟まれた領域にｎ型ドレイン層４０７が形成され、こ
れらｎ型ドレイン層４０７とｎ型エミッタ層４０３との
間にターンオフ用ＭＯＳＦＥＴを構成する絶縁ゲート電
極１０が形成されている。

【０２０２】また、ｎ型エミッタ層４０３の４辺のう
ち、ターンオフ用ＭＯＳＦＥＴが形成されていない１辺
に隣接してターンオン用ゲート電極４１３が形成され、
別の１辺に隣接してベース電極４１１がｐ型ベース層４
０２にコンタクトして形成されている。

【０２０３】本実施例によれば、矩形状ｎ型エミッタ層
４０３を両側から挟む形でターンオフ用ＭＯＳＦＥＴが
形成されているため、ターンオフ用ＭＯＳＦＥＴのチャ
ネル幅を十分大きくすることができ、正孔電流のバイパ
ス経路の抵抗が低減され、高いターンオフ能力が得られ
る。

【０２０４】なお、本発明は上記実施例に限定されるも
のではなく、例えば、上記実施例を種々組み合わせても
良い。

【０２０５】例えば、図１の実施例と図２２の実施例と
を組み合わせても良い。すなわち、図１のｐ型ウェル層
１１１に図２２のターンオフ用のＭＯＳＦＥＴを形成
し、さらに、図１のｐ型ウェル層１１１の下部のｎ型ベ
ース層に図２２のｎ型半導体層２１６を形成しても良
い。同様に請求項１の発明に係る実施例と請求項２の発
明に係る実施例とを組み合わせることもできる（請求項
６）。

【０２０６】また、図１の実施例と図２７の実施例とを
組み合わせても良い。すなわち、図１のｐ型ウェル層１
１１に相当するものとして、図２７の第２のｐ型ベース
層３１０とｐ型半導体層３１１とを形成し、第２のｐ型
ベース層３１０内に図２７のＭＯＳＦＥＴ構造、ｐ型半
導体層３１１に第２のカソード電極３１５を設ければ良
い。同様に請求項１の発明に係る実施例と請求項３の発
明に係る実施例とを組み合わせることもできる（請求項
７）。

【０２０７】また、図１の実施例と図３１の実施例とを
組み合わせても良い。すなわち、図１のｐ型ベース層１
０２に図３１のＭＯＳＦＥＴ構造を形成し、さらにｐ型
ベース層１０２に図３１のベース電極４１１を設ければ
良い。同様に請求項１の発明に係る実施例と請求項４の
発明に係る実施例とを組み合わせることもできる（請求
項８）。

【０２０８】また、図１の実施例と絶縁ゲート型ターン
オフサイリスタ（ＭＣＴ）とを組み合わせても良い（請
求項９）。

【０２０９】

【発明の効果】以上詳述したように本発明（請求項１，
２）によれば、隣り合う第２導電型ベース層の間隔を素
子内のキャリアの有効拡散長の４倍より短くすることに
より、サイリスタのオン電圧を十分に低くできる。

【０２１０】したがって、隣り合う第２導電型ベース層
の間の第１導電型ベース層に半導体素子を形成しても、
この第１導電型ベース層は電流導通状態になっているの
で、半導体素子のオン電圧は低いものとなる。

【０２１１】本発明（請求項３）によれば、ターンオフ
用の絶縁ゲート型ＦＥＴの下部に還流ダイオードが形成
されているので、サイリスタの形成領域は減少しない。
したがって、同一基板に還流ダイオード、ターンオフ用
のＭＯＳＦＥＴおよびサイリスタを形成しても、メイン
電流が減少することはない。

【０２１２】本発明（請求項４）によれば、第１の第２
導電型ベース層が電位的にフローティング状態であるた
め、第１導電型エミッタ層からのキャリアの注入効率が
高まり、優れたオン特性が得られる。

【０２１３】また、ターンオフ時は、第２導電型エミッ
タ層の多数キャリアと同極性の素子内のキャリアが、第
２導電型半導体層とそれに設けられた第２の第１種の主
電極を通して素子外に排出されるため、素子は速やかに
ターンオフする。

【０２１４】このとき、素子外に排出されるキャリア
は、第１導電型ソース層下の第２導電型ベース層を流れ
ないので、寄生サイリスタのラッチアップは起こらず、
よって高いターンオフ能力が得られるようになる。

【０２１５】本発明（請求項５）によれば、従来のキャ
リア排出経路よりも第２導電型ベース層の横方向抵抗が
十分に小さいバイパス経路によってキャリアを排出でき
るので、ターンオフ特性を大幅に改善できるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る電力用半導体装置
の概略構成を示す断面図

【図２】本発明の第２の実施例に係る電力用半導体装置
の概略構成を示す断面図

【図３】本発明の第３の実施例に係る電力用半導体装置
の概略構成を示す断面図

【図４】ゲート駆動法を示すタイムチャート

【図５】他のゲート駆動法を示すタイムチャート

【図６】本発明の第４の実施例に係る電力用半導体装置
の概略構成を示す断面図

【図７】本発明の第５の実施例に係る電力用半導体装置
の概略構成を示す断面図

【図８】ゲート駆動法を示すタイムチャート

【図９】本発明の第６の実施例に係る電力用半導体装置
の概略構成を示す平面図

【図１０】図９のＡ−Ａ′断面図

【図１１】図９のＢ−Ｂ′断面図

【図１２】本発明の第７の実施例に係る電力用半導体装
置の概略構成を示す平面図

【図１３】図１２のＡ−Ａ′断面図

【図１４】図１２のＢ−Ｂ′断面図

【図１５】本発明の第８の実施例に係る電力用半導体装
置の概略構成を示す平面図

【図１６】図１５の電力用半導体装置の電極パターンを
示す図

【図１７】間隔Ｗとオン電圧Ｖf との関係を示す特性図

【図１８】従来の絶縁ゲート型ターンオフサイリスタの
素子構造を示す平面図

【図１９】図１８のＡ−Ａ′断面図

【図２０】従来の絶縁ゲート型ターンオフサイリスタの
素子構造を示す平面図

【図２１】図２０のＡ−Ａ′断面図

【図２２】本発明の第９の実施例に係る電力用半導体装
置の概略構成を示す断面図

【図２３】還流ダイオードと絶縁ゲート型ターンオフサ
イリスタの組合わせ方を示す図

【図２４】本発明の第１０の実施例に係る電力用半導体
装置の概略構成を示す断面図

【図２５】本発明の第１１の実施例に係る電力用半導体
装置の概略構成を示す断面図

【図２６】図４０のＢ−Ｂ´断面図

【図２７】本発明の第１２の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図

【図２８】本発明の第１３の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図

【図２９】本発明の第１４の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図

【図３０】本発明の第１５の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図

【図３１】本発明の第１６の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す断面図

【図３２】第１６の実施例の変形例を示す断面図

【図３３】本発明の第１７の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す平面図

【図３４】図３３のＡ−Ａ′断面図

【図３５】ゲート駆動法を示すタイムチャート

【図３６】他のゲート駆動法を示すタイムチャート

【図３７】本発明の第１８の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す平面図

【図３８】図３７のＡ−Ａ′断面図

【図３９】図３７のＢ−Ｂ´断面図

【図４０】本発明の第１９の実施例に係る電力用半導体
装置の絶縁ゲート型ターンオフサイリスタ部分の概略構
成を示す平面図

【図４１】図４０のＡ−Ａ′断面図

【符号の説明】

１０１…ｎ型ベース層（第１導電型ベース層） １０２…ｐ型ベース層（第２導電型ベース層） １０３…ｎ型エミッタ層（第１導電型エミッタ層） １０４…ｐ型エミッタ層（第２導電型エミッタ層） １０５…カソード電極（第１の主電極） １０６…アノード電極（第２の主電極） １１１…ｐ型ウェル層（第２導電型ウェル層） ２０１…ｎ型ベース層（第１導電型ベース層） ２０２…ｐ型ベース層（第２導電型ベース層） ２０３…ｎ型エミッタ層（第１導電型エミッタ層） ２０５…ｐ型エミッタ層（第２導電型エミッタ層） ２０７…カソード電極（第１の主電極） ２０８…アノード電極（第２の主電極） ２１０…ｐ型ウェル層（第２導電型ウェル層） ２１６…ｎ型半導体層（第１導電型半導体層） ３０１…ｎ型ベース層（第１導電型ベース層） ３０２…第１のｐ型ベース層（第１の第２導電型ベース
層） ３０３…ｎ型エミッタ層（第１導電型エミッタ層） ３０４…ｐ型エミッタ層（第２導電型エミッタ層） ３０５…第１のカソード電極（第１の第１種の主電極） ３０６…アノード電極（第２の主電極） ３０７…ｎ型ソース層（第１導電型ソース層） ３１０…第２のｐ型ベース層（第２の第２導電型ベース
層） ３１１…ｐ型半導体層（第２導電型半導体層） ３１２…ｎ型ドレイン層（第１導電型ドレイン層） ３１５…第２のカソード電極（第２の第１種の主電極） ４０１…ｎ型ベース層（第１導電型ベース層） ４０２…ｐ型ベース層（第２導電型ベース層） ４０３…ｎ型エミッタ層（第１導電型エミッタ層） ４０４…ｐ型エミッタ層（第２導電型エミッタ層） ４０５…カソード電極（第１の主電極） ４０６…アノード電極（第２の主電極） ４０７…ｎ型ドレイン層（第１導電型ドレイン層） ４０８…ドレイン電極 ４１１…ベース電極

フロントページの続き (56)参考文献 特開 平５−335555（ＪＰ，Ａ) 特開 平４−196359（ＪＰ，Ａ) 特開 平６−125075（ＪＰ，Ａ) 特開 平６−232387（ＪＰ，Ａ) 特開 平６−140626（ＪＰ，Ａ) 特開 平５−335554（ＪＰ，Ａ) 特開 平７−307455（ＪＰ，Ａ) 特開 平６−125078（ＪＰ，Ａ) 特開 平５−235332（ＪＰ，Ａ) 特開 昭63−209169（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/744

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された複数の第２
   導電型ベース層と、 これら複数の第２導電型ベース層のそれぞれの表面に選
   択的に形成された第１導電型エミッタ層と、 前記第２導電型ベース層と反対側の前記第１導電型ベー
   ス層の表面に直接または間接的に接する第２導電型エミ
   ッタ層と を具備してなるサイリスタ構造を有し、 各隣り合う前記第２導電型ベース層の間隔は、それぞ
   れ、素子内のキャリアの有効拡散長の４倍より短く、 且つ前記各隣り合う前記第２導電型ベース層のうち、少
   なくとも１つの前記隣り合う前記第２導電型ベース層の
   間の前記第１導電型ベース層の表面に、第２導電型ウェ
   ル層が形成され、この第２導電型ウェル層を含む所望の
   半導体素子が形成されていることを特徴とする電力用半
   導体装置。
2. 【請求項２】前記複数の第２導電型ベース層の間の前記
   第１導電型ベース層の表面には第２導電型ウェル層が選
   択的に形成され、 この２導電型ウェル層の表面に第１導電型ソース層と第
   １導電型ドレイン層とが所定距離離れて形成され、 前記第１導電型ソース層と前記第１型ドレイン層との間
   の前記第２導電型ウェル層の表面にゲート絶縁膜を介し
   てゲート電極が形成され、 前記第１導電型ソース層と前記第２導電型ウェル層の両
   方にコンタクトするように前記第１の主電極が形成さ
   れ、 前記第２導電型エミッタ層に第２の主電極が形成され、 前記第１導電型ドレイン層にドレイン電極が形成され、 前記第２導電型ベース層にベース電極が形成され、 前記ドレイン電極と前記ベース電極とは一体形成されて
   電気的に接続されてることを特徴とする請求項１に記載
   の電力用半導体装置。
3. 【請求項３】第１導電型ベース層と、 この第１導電型ベース層の表面に選択的に形成された第
   ２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成され、第
   １の主電極が設けられた第１導電型エミッタ層と、 前記第２導電型ベース層と反対側の前記第１導電型ベー
   ス層の表面に直接または間接的に接し、第２の主電極が
   設けられた第２導電型エミッタ層と、 前記第２導電型ベース層が形成された側の前記第１導電
   型ベース層の表面に選択的に形成された第２導電型ウエ
   ル層と、 前記第２導電型ウェル層の下部に前記第１導電型ベース
   層を介して第２の主電極に接続し、かつ前記第２導電型
   ウェル層および前記第１導電型ベース層とともに環流ダ
   イオードを構成する前記第１導電型ベース層よりも高不
   純物濃度の第１導電型半導体層と を具備してなることを特徴とする電力用半導体装置。
4. 【請求項４】第１導電型ベース層と、 前記第１導電型ベース層の表面に選択的に形成された第
   １および第２の第２導電型ベース層と、 前記第１の第２導電型ベース層の表面に選択的に形成さ
   れた第１導電型エミッタ層と、 前記第２導電型ベース層と反対側の前記第１導電型ベー
   ス層の表面に直接または間接的に接する第２導電型エミ
   ッタ層と、 前記第１および第２の第２導電型ベース層の間の前記第
   １導電型ベース層の表面に選択的に形成されたターンオ
   フ用の第２導電型半導体層と、 前記第２の第２導電型ベース層の表面に選択的に形成さ
   れた第１導電型ソース層と、 前記第２の第２導電型ベース層の表面に、前記第１導電
   型ソース層から所定距離離れて形成された第１導電型ド
   レイン層と、 前記第１導電型ソース層と第１導電型ドレイン層との間
   の前記第２の第２導電型ベース層上にゲート絶縁膜を介
   して形成されたゲート電極と、 前記第１導電型ソース層および前記第２の第２導電型ベ
   ース層の両方にコンタクトする第１の第１種の主電極
   と、 前記第２導電型半導体層に設けられ、前記第１の第１種
   の主電極と接続された第２の第１種の主電極と、 前記第２導電型エミッタ層に設けられた第２種の主電極
   と を具備してなることを電力用半導体装置。
5. 【請求項５】第１導電型ベース層と、 この１導電型ベース層の表面に形成された第２導電型ベ
   ース層と、 この第２導電型ベース層の表面に選択的に形成され、第
   １の主電極が設けられた第１導電型エミッタ層と、 前記第２導電型ベース層と反対側の前記第１導電型ベー
   ス層の表面に直接または間接的に接し、第２の主電極が
   設けられた第２導電型エミッタ層と、 前記第１導電型エミッタ層が形成された側の前記第２導
   電型ベース層の表面に選択的に形成され、ドレイン電極
   が設けられた第１導電型ドレイン層と、 前記第１導電型エミッタ層と前記第１導電型ドレイン層
   との間の前記第２導電型ベース層上にゲート絶縁膜を介
   して形成されたゲート電極と、 前記第１導電型ドレイン層が形成されていない前記第１
   導電型エミッタ層側の前記第２導電型ベース層の表面の
   設けられ、前記ドレイン電極に電気的に接続されている
   ベース電極と を具備してなることを特徴とする電力用半導体装置。
6. 【請求項６】前記第１導電型エミッタ層には第１の主電
   極が設けられ、 前記第２導電型ウェル層には、素子内のキャリアを前記
   第１の主電極に排出するためのターンオフ用の絶縁ゲー
   ト型ＦＥＴが形成され、 前記第２導電型エミッタ層には、前記第２の主電極が設
   けられ、 この第２の主電極に接続され、前記第２導電型ウェル層
   の下部の前記第１導電型ベース層を介して前記第２導電
   型ウェル層に接続する第１導電型半導体層が設けられて
   いることを特徴とする請求項１に記載の電力用半導体装
   置。
7. 【請求項７】第１導電型ベース層の表面には第２の第２
   導電型ベース層、第２導電型半導体層が選択的に形成さ
   れ、 前記第２の第２導電型ベース層の表面には第１導電型ソ
   ース層、第１導電型ドレイン層が選択的に形成され、 前記第１導電型ソース層と第１導電型ドレイン層との間
   の前記第２の第２導電型ベース層上にはゲート絶縁膜を
   介してゲート電極が形成され、 前記第１導電型ソース層および前記第２の第２導電型ベ
   ース層の両方にコンタクトする第１の主電極が設けら
   れ、 前記第２導電型半導体層に第２の主電極が設けられてい
   ることを特徴とする請求項１に記載の電力用半導体装
   置。
8. 【請求項８】前記第１導電型エミッタ層には第１の主電
   極が設けられ、 前記第２導電型エミッタ層には第２の主電極が設けら
   れ、 前記第２導電型ベース層の表面には、ドレイン電極が設
   けられた第１導電型ドレイン層が選択的に形成され、 前記第１導電型エミッタ層と前記第１導電型ドレイン層
   との間の前記第２導電型ベース層上には、ゲート絶縁膜
   を介してゲート電極が形成され、 前記第１導電型ドレイン層が形成されていない前記第１
   導電型エミッタ層側の前記第２導電型ベース層の表面に
   は、前記ドレイン電極に電気的に接続されているベース
   電極が設けられていることを特徴とする請求項１に記載
   の電力用半導体装置。
9. 【請求項９】前記第１導電型エミッタ層には第１の主電
   極が設けられ、 前記第２導電型エミッタ層には第２の主電極が設けら
   れ、 前記第２導電型ベース層の表面には、第１導電型ドレイ
   ン層が選択的に形成され、 前記第２導電型ベース層および前記第１導電型ドレイン
   層の両方にコンタクト するドレイン電極が設けられ、 前記第１導電型エミッタ層と前記第１導電型ドレイン層
   との間の前記第２導電型ベース層上には、ゲート絶縁膜
   を介してゲート電極が形成されていることを特徴とする
   請求項１に記載の電力用半導体装置。
10. 【請求項１０】前記第２導電型ウェル層を含む所望の半
    導体素子は、ターンオフ用ＭＯＳＦＥＴ、保護回路用半
    導体素子、または環流ダイオードであることを特徴する
    請求項１に記載の電力用導体装置。