JPH01146366A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH01146366A JPH01146366A JP62304635A JP30463587A JPH01146366A JP H01146366 A JPH01146366 A JP H01146366A JP 62304635 A JP62304635 A JP 62304635A JP 30463587 A JP30463587 A JP 30463587A JP H01146366 A JPH01146366 A JP H01146366A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、導電変調型ＭＯＳＦＥＴの駆動方法に関する
。
。
（従来の技術）
従来の導電変調型ＭＯＳＦＥＴの一般的な構造を第９図
に示す。２１はｐ＋型ドレイン層。
に示す。２１はｐ＋型ドレイン層。
２２はｎ型バッファ層、２３は高抵抗のｎ型ベース層で
あり、ｎ型ベース層２３表面に選択的にｎ型ベース層２
４が拡散形成され、更にこのｎ型ベース層２４表面にｎ
＋＋ソース層２５が拡散形成されている。ｎ型ベース層
２４のｎ＋＋ソース層２５とｎ型ベース層２３で挟まれ
た領域表面をチャネル領域３０としてここにゲート絶縁
膜２７を介してゲート電極２８が形成されている。ｎ＋
＋ソース層２５とｎ型ベース層２４に同時にオーミック
コンタクトするようにソース電極２６が形成され、ドレ
イン層２１にはドレイン電極２９が形成されている。
あり、ｎ型ベース層２３表面に選択的にｎ型ベース層２
４が拡散形成され、更にこのｎ型ベース層２４表面にｎ
＋＋ソース層２５が拡散形成されている。ｎ型ベース層
２４のｎ＋＋ソース層２５とｎ型ベース層２３で挟まれ
た領域表面をチャネル領域３０としてここにゲート絶縁
膜２７を介してゲート電極２８が形成されている。ｎ＋
＋ソース層２５とｎ型ベース層２４に同時にオーミック
コンタクトするようにソース電極２６が形成され、ドレ
イン層２１にはドレイン電極２９が形成されている。
この導電変調型ＭＯＳＦＥＴでは、ゲート電極２８をソ
ース電極２５に対して正にバイアスすると、チャネル領
域３０が反転してソース層２５から電子がｎ型ベース層
２３に注入される。この電子電流がｎ型バッファ層２を
介してｐ＋型トド９４２層２１入ると、このｐｎ接合が
順バイアスされてｐ９型ドレイン層２１から正孔がｎ型
バッファ層２２を介してｎ型ベース層２３に注入される
。
ース電極２５に対して正にバイアスすると、チャネル領
域３０が反転してソース層２５から電子がｎ型ベース層
２３に注入される。この電子電流がｎ型バッファ層２を
介してｐ＋型トド９４２層２１入ると、このｐｎ接合が
順バイアスされてｐ９型ドレイン層２１から正孔がｎ型
バッファ層２２を介してｎ型ベース層２３に注入される
。
こうしてｎ型ベース層２３には電子、正孔双方が蓄積さ
れて導電変調が起る。従って高耐圧を得るためｎ型ベー
ス層２３を高抵抗とした場合にも、オン時にはｎ型ベー
ス層２３の抵抗が実質的に小さくなる結果、小さいオン
電圧が得られる。この導電変調型ＭＯ３ＦＥＴは、ゲー
ト電極２８をソース電極２６に対して零または負にバイ
アスしてチャネル領ｂＸ３０の反転層を消失させること
により、ターンオフする。
れて導電変調が起る。従って高耐圧を得るためｎ型ベー
ス層２３を高抵抗とした場合にも、オン時にはｎ型ベー
ス層２３の抵抗が実質的に小さくなる結果、小さいオン
電圧が得られる。この導電変調型ＭＯ３ＦＥＴは、ゲー
ト電極２８をソース電極２６に対して零または負にバイ
アスしてチャネル領ｂＸ３０の反転層を消失させること
により、ターンオフする。
この様な従来の導電変調型ＭＯＳＦＥＴにおいて、ター
ンオフのスイッチング速度を速くするためには、ｎ型ベ
ース層２３に蓄積したキャリアを速やかに消滅させるこ
とが必要である。ｎ型層２３に蓄積した電子が速やかに
ドレイン層２１側に抜けないと、ρ１型ドレイン層２１
−ｎ型バッファ層２２およびｎ型ベース層２３−ｎ型ベ
ース層２４からなるｐｎｐｔ−ランジスタが動作して大
きいテール電流が流れる。そこでターンオフのスイッチ
ング速度を速くするためには、ｎ型ベース層２３でのキ
ャリア寿命を小さいものとすることが望ましい。しかし
、ｎ型ベース層２３でのキャリア寿命を小さくすると、
ターンオフ速度が改善される反面、素子のオン電圧が大
きくなる。
ンオフのスイッチング速度を速くするためには、ｎ型ベ
ース層２３に蓄積したキャリアを速やかに消滅させるこ
とが必要である。ｎ型層２３に蓄積した電子が速やかに
ドレイン層２１側に抜けないと、ρ１型ドレイン層２１
−ｎ型バッファ層２２およびｎ型ベース層２３−ｎ型ベ
ース層２４からなるｐｎｐｔ−ランジスタが動作して大
きいテール電流が流れる。そこでターンオフのスイッチ
ング速度を速くするためには、ｎ型ベース層２３でのキ
ャリア寿命を小さいものとすることが望ましい。しかし
、ｎ型ベース層２３でのキャリア寿命を小さくすると、
ターンオフ速度が改善される反面、素子のオン電圧が大
きくなる。
ｎ型ベース層２３の蓄積キャリアを速やかに消滅させる
ために、第１０図に示すようにｎ型バッフ７層２２をド
レイン側表面に一部露出させてドレイン電極２９をこの
ｎ型バッファ層２２にコンタクトさせる構造が提案され
ている。この構造は、前述の１）ｎＤトランジスタの電
流利得を零とすることにより、ターンオフ時のテール電
流を小さくしようというものである。この構造はアノー
ド・ショート構造と呼ばれる。しかしこのアノード・シ
ョート構造を採用すると、ｐ＋型トド９４２層２１らｎ
型バッファ層２２への正孔の注入が抑制されるので、導
電変調の効果が十分に得られず、オン電圧が高くなって
しまう。
ために、第１０図に示すようにｎ型バッフ７層２２をド
レイン側表面に一部露出させてドレイン電極２９をこの
ｎ型バッファ層２２にコンタクトさせる構造が提案され
ている。この構造は、前述の１）ｎＤトランジスタの電
流利得を零とすることにより、ターンオフ時のテール電
流を小さくしようというものである。この構造はアノー
ド・ショート構造と呼ばれる。しかしこのアノード・シ
ョート構造を採用すると、ｐ＋型トド９４２層２１らｎ
型バッファ層２２への正孔の注入が抑制されるので、導
電変調の効果が十分に得られず、オン電圧が高くなって
しまう。
（発明が解決しようとする問題点）
以上のように従来の導電変調型ＭＯＳＦＥＴでは、ター
ンオフ時のスイッチング特性を改善しようとすると、オ
ン電圧が高くなる、という問題があった。
ンオフ時のスイッチング特性を改善しようとすると、オ
ン電圧が高くなる、という問題があった。
本発明は、このよう問題を解決した新しい構造の導電変
調型ＭＯＳＦＥＴの駆動方法を提供することを目的とす
る。
調型ＭＯＳＦＥＴの駆動方法を提供することを目的とす
る。
［発明の構成コ
（問題点を解決するための手段）
本発明における導電変調型ＭＯＳＦＥＴは、ドレイン側
にもＭＯＳゲート構造を導入し、ターンオフ時にはこの
ＭＯＳゲートをオンにして実質的にアノード・ショート
構造を実現し、それ以外の時はこのＭＯＳゲートをオフ
に保つようにする。
にもＭＯＳゲート構造を導入し、ターンオフ時にはこの
ＭＯＳゲートをオンにして実質的にアノード・ショート
構造を実現し、それ以外の時はこのＭＯＳゲートをオフ
に保つようにする。
即ち、第１導電型の半導体ウェーハに選択的に第２導電
型のベース拡散層が形成され、このベース拡散層表面に
選択的に第１導電型の第１のソース拡散層が形成され、
これらベース拡散層および第１のソース拡散層に同時に
コンタクトするソース電極が形成される。ベース拡散層
の第１のソース拡散層とウェーハ表面領域に挟まれた領
域表面にはゲート絶縁膜を介して第１ゲート電極が形成
される。また半導体ウェーハには、前記ベース拡散層と
は別に第２導電型のドレイン拡散層が選択的に形成され
、このドレイン拡散層表面に選択的に第１導電型の第２
のソース拡散層が形成され、これらドレイン拡散層およ
び第２のソース拡散層に同時にコンタクトするドレイン
電極が形成され、第３の拡散層の第４の拡散層とウェー
ハ表面領域に挟まれた領域表面にはゲート絶縁膜を介し
て第２ゲート電極が形成される。
型のベース拡散層が形成され、このベース拡散層表面に
選択的に第１導電型の第１のソース拡散層が形成され、
これらベース拡散層および第１のソース拡散層に同時に
コンタクトするソース電極が形成される。ベース拡散層
の第１のソース拡散層とウェーハ表面領域に挟まれた領
域表面にはゲート絶縁膜を介して第１ゲート電極が形成
される。また半導体ウェーハには、前記ベース拡散層と
は別に第２導電型のドレイン拡散層が選択的に形成され
、このドレイン拡散層表面に選択的に第１導電型の第２
のソース拡散層が形成され、これらドレイン拡散層およ
び第２のソース拡散層に同時にコンタクトするドレイン
電極が形成され、第３の拡散層の第４の拡散層とウェー
ハ表面領域に挟まれた領域表面にはゲート絶縁膜を介し
て第２ゲート電極が形成される。
本発明は、この様なダブル・ゲート構造の導電変調型Ｍ
ＯＳＦＥＴをターンオフ駆動するに際して、第２ゲート
電極下に予めチャネルを形成しておき、その侵第１ゲー
ト電極下のチャネルを消滅させる。
ＯＳＦＥＴをターンオフ駆動するに際して、第２ゲート
電極下に予めチャネルを形成しておき、その侵第１ゲー
ト電極下のチャネルを消滅させる。
（作用）
本発明において用いる導電変調型ＭＯＳＦＥＴでは、タ
ーンオフ時にドレイン側の第２ゲート電極にその下のチ
ャネルを導通させる電位を与えることにより、アノード
・ショート構造が実現する。これにより、オン時の蓄積
キャリアを速やかにドレイン側に排出することができ、
ターンオフ特性を改善することができる。この場合本発
明では、第２ゲート電極によるドレイン側のキャリア排
出動作のタイミングを、第１ゲート電極によるソース側
のキャリア注入停止動作に対して先行させることによっ
て、オン電圧を高くすることなくドレイン近傍のキャリ
アを減少させることができ、この結果ターンオフのスイ
ッチング速度向上が図られる。
ーンオフ時にドレイン側の第２ゲート電極にその下のチ
ャネルを導通させる電位を与えることにより、アノード
・ショート構造が実現する。これにより、オン時の蓄積
キャリアを速やかにドレイン側に排出することができ、
ターンオフ特性を改善することができる。この場合本発
明では、第２ゲート電極によるドレイン側のキャリア排
出動作のタイミングを、第１ゲート電極によるソース側
のキャリア注入停止動作に対して先行させることによっ
て、オン電圧を高くすることなくドレイン近傍のキャリ
アを減少させることができ、この結果ターンオフのスイ
ッチング速度向上が図られる。
なおターンオフ時以外はドレイン側の第２ゲート電極下
のチャネルをオフとしておくことにより、実質的に従来
の素子と同様の構造となり、十分な導電変調の効果が得
られ、低いオン電圧が得られる。
のチャネルをオフとしておくことにより、実質的に従来
の素子と同様の構造となり、十分な導電変調の効果が得
られ、低いオン電圧が得られる。
（実旋例）
以下、本発明の詳細な説明する。
第１図は一実施例に用いる導°電変調型ＭＯＳＦＥＴを
示す。１は高抵抗ｎ型ベース層（Ｓｉ基板）であり、こ
の裏面にｎ型バッフ７層７が形成されている。ｎ型バッ
ファ層７は、後述のようにその表面をチャネル領域とし
て利用してＭＯＳＦＥＴを形成するため、表面濃度５Ｘ
１０１ ” ／ＣＭ３以下とする。この様なｎ型ウェー
への表面に選択的にｐ型ベース層２が形成され、この中
に更に選択的に第１のｎ＋型ソース層３が形成されてい
る。ｐ型ベース層２は寄生サイリスタのラッチアップを
防ぐため、好ましくはストライブ状に複数本配列した状
態に形成される。第１のｎ＋型ソース層３には、同時に
ｐ型ベース層２にもオーミック・コンタクトするように
ソース（Ｓ）ｆｆｉ１４が配設されている。ｐ型ベース
層２の端部、即ち第１のｎ＋型ソース層３とｎ型ベース
層表面部に挟まれた領域の表面部を第１のチャネル領域
ＣＨ１として、この上にゲート絶縁膜５を介して第１ゲ
ート（Ｇ１）電極６が形成されている。つ工−ハの裏面
即ちｎ型バッファ層７側には、やはり選択的にｐ型ドレ
イン層８が拡散形成され、更にこのｐ型ドレイン層８の
表面部に第２のｎ＋型ソース拡散層９が形成されている
。ドレイン（Ｄ）電極１０は、ｐ型ドレイン層８とこの
中の第２のソース拡散層９に同時にオーミック・コンタ
クトするように配設されている。ｐ型ドレイン層８の端
部即ち第２のソース拡散層９とｎ型バッファ層７で挟ま
れた領域を第２チヤネル領域ＣＨ２として、ここにゲー
ト絶縁膜１１を介して第２ゲート（Ｇ２）電極１２が形
成されている。
示す。１は高抵抗ｎ型ベース層（Ｓｉ基板）であり、こ
の裏面にｎ型バッフ７層７が形成されている。ｎ型バッ
ファ層７は、後述のようにその表面をチャネル領域とし
て利用してＭＯＳＦＥＴを形成するため、表面濃度５Ｘ
１０１ ” ／ＣＭ３以下とする。この様なｎ型ウェー
への表面に選択的にｐ型ベース層２が形成され、この中
に更に選択的に第１のｎ＋型ソース層３が形成されてい
る。ｐ型ベース層２は寄生サイリスタのラッチアップを
防ぐため、好ましくはストライブ状に複数本配列した状
態に形成される。第１のｎ＋型ソース層３には、同時に
ｐ型ベース層２にもオーミック・コンタクトするように
ソース（Ｓ）ｆｆｉ１４が配設されている。ｐ型ベース
層２の端部、即ち第１のｎ＋型ソース層３とｎ型ベース
層表面部に挟まれた領域の表面部を第１のチャネル領域
ＣＨ１として、この上にゲート絶縁膜５を介して第１ゲ
ート（Ｇ１）電極６が形成されている。つ工−ハの裏面
即ちｎ型バッファ層７側には、やはり選択的にｐ型ドレ
イン層８が拡散形成され、更にこのｐ型ドレイン層８の
表面部に第２のｎ＋型ソース拡散層９が形成されている
。ドレイン（Ｄ）電極１０は、ｐ型ドレイン層８とこの
中の第２のソース拡散層９に同時にオーミック・コンタ
クトするように配設されている。ｐ型ドレイン層８の端
部即ち第２のソース拡散層９とｎ型バッファ層７で挟ま
れた領域を第２チヤネル領域ＣＨ２として、ここにゲー
ト絶縁膜１１を介して第２ゲート（Ｇ２）電極１２が形
成されている。
この導電変調型ＭＯ３ＦＥＴをオンさせるには、第１ゲ
ートＧ１をソースＳに対して正バイアスし、第２ゲート
Ｇ２はドレインＤに対して零または負バイアスに保つ。
ートＧ１をソースＳに対して正バイアスし、第２ゲート
Ｇ２はドレインＤに対して零または負バイアスに保つ。
このとき、第１ゲートＧ！直下の第１チヤネル領域ＣＨ
ｓに反転チャネルが形成されて第１のｎ＋型ソース層３
から電子がｎ型ベース層１に注入される。一方、ドレイ
ンＤ側の第２チヤネル領域ＣＨ２はオフ状態のままであ
る。
ｓに反転チャネルが形成されて第１のｎ＋型ソース層３
から電子がｎ型ベース層１に注入される。一方、ドレイ
ンＤ側の第２チヤネル領域ＣＨ２はオフ状態のままであ
る。
従って、ｎ型ベース層１からｎ型バッファ層７を経て電
子電流がドレインＤ側に流れると、ドレイン層８から正
孔がｎ型バッフ？層７を介してｎ型ベース層１に注入さ
れる。この動作は従来構造の場合と変わらず、これによ
りｎ型ベース層１内で導電変調が起こる。
子電流がドレインＤ側に流れると、ドレイン層８から正
孔がｎ型バッフ？層７を介してｎ型ベース層１に注入さ
れる。この動作は従来構造の場合と変わらず、これによ
りｎ型ベース層１内で導電変調が起こる。
この素子をターンオフ駆動するには、第１ゲートＧ！を
ソースＳに対して零または負バイアスとして第１チせネ
ル領域ＣＨＩをオフ状態とする。
ソースＳに対して零または負バイアスとして第１チせネ
ル領域ＣＨＩをオフ状態とする。
またこのとき、第２ゲートＧ２をドレインＤに対して正
にバイアスして第２チヤネル領域Ｃ）−１２をオン状態
にする。このようにバイアスすると、第１のｎ＋型ソー
ス拡散層３からｎ型ベース層１への電子注入はなくなる
。そしてこのとき、ドレインＤ側では、第２チヤネル領
域ＣＨ２を介して第２のｎ＋型ソース拡散層９がｎ型バ
ッフ？層７と導通するから、結局ドレイン電極１０によ
りｎ型バッファ層７はｐ型ドレイン層１０と短絡される
。
にバイアスして第２チヤネル領域Ｃ）−１２をオン状態
にする。このようにバイアスすると、第１のｎ＋型ソー
ス拡散層３からｎ型ベース層１への電子注入はなくなる
。そしてこのとき、ドレインＤ側では、第２チヤネル領
域ＣＨ２を介して第２のｎ＋型ソース拡散層９がｎ型バ
ッフ？層７と導通するから、結局ドレイン電極１０によ
りｎ型バッファ層７はｐ型ドレイン層１０と短絡される
。
換言すれば、ターンオフ時ｐｎｐトランジスタは電流利
得が零となる。この状態では、素子内に蓄積した電子は
ｎ型バッファ層７−第２チャネル領域ＣＨ２−ｎ”型層
９を通ってドレイン電極１０へ抜け、正孔はｎ型ベース
層２を通ってソース電極４へ抜ける。この状態は実効的
にｎ型ベース層２とｎ型ベース層１が逆バイアスされて
いるのと等価である。
得が零となる。この状態では、素子内に蓄積した電子は
ｎ型バッファ層７−第２チャネル領域ＣＨ２−ｎ”型層
９を通ってドレイン電極１０へ抜け、正孔はｎ型ベース
層２を通ってソース電極４へ抜ける。この状態は実効的
にｎ型ベース層２とｎ型ベース層１が逆バイアスされて
いるのと等価である。
第２図は、このターンオフ駆動時のゲート信号波形を具
体的に示す。図示のようにこの実施例に・おいては、第
１ゲートＧ１電圧を零にするに先だって、例えば２μｓ
ｅｃ前に、第２ゲートＧ２雷圧を立ち上げる。この様な
タイミングで第１．第２のゲートＧ１．Ｇ２を駆動する
と、予めドレイン側の過剰キャリアが排出される結果、
テール電流の非常に小さいターンオフ特性が得られる。
体的に示す。図示のようにこの実施例に・おいては、第
１ゲートＧ１電圧を零にするに先だって、例えば２μｓ
ｅｃ前に、第２ゲートＧ２雷圧を立ち上げる。この様な
タイミングで第１．第２のゲートＧ１．Ｇ２を駆動する
と、予めドレイン側の過剰キャリアが排出される結果、
テール電流の非常に小さいターンオフ特性が得られる。
第３図は、第２図のタイミングでゲート駆動を行なった
場合のターンオフ時のドレイン電圧Ｖ。
場合のターンオフ時のドレイン電圧Ｖ。
およびドレイン電流Ｉ。特性を示している。横軸は、第
２ゲート電極Ｇ２のゲート電圧を立ち上げてからの時間
であり、第２図に示したように２μｓｅｃ後に第１ゲー
ト電極Ｇ１の電圧がオフになる。
２ゲート電極Ｇ２のゲート電圧を立ち上げてからの時間
であり、第２図に示したように２μｓｅｃ後に第１ゲー
ト電極Ｇ１の電圧がオフになる。
第４図は、このターンオフ時の、第１図Ｘ−Ｙ位置で見
たキャリア（このデータは電子）濃度分布の時間変化を
測定した結果である。横軸は第１ゲート電極Ｇ１直下の
ウェーハ面を基準としたつ工−ハの厚み（μｍ）を示し
ている。図面中に記入した時間ｔは第３図の横軸の時間
と対応する。
たキャリア（このデータは電子）濃度分布の時間変化を
測定した結果である。横軸は第１ゲート電極Ｇ１直下の
ウェーハ面を基準としたつ工−ハの厚み（μｍ）を示し
ている。図面中に記入した時間ｔは第３図の横軸の時間
と対応する。
第２のゲート電極Ｇ２のゲート電圧がｔ＝ｏから立ち上
がると、第２ゲート電極Ｇ２下のチャネルが導通してド
レイン近傍のキャリアが排出され始め、第１ゲート電極
Ｇ１のゲート電圧が降下する直前のｔ＝１．９８μｓｅ
ｃ後には、ドレイン近傍のキャリア量が図示のように低
下する。このときウェーハ内部およびソース側のキャリ
アは変化がなく、素子のオン電圧は低く保たれる。そし
て、ｔ＝２μｓｅｃ 侵に第１ゲート電極Ｇ１の電圧が
下がり始めると、第１ゲート電極Ｇ１直下のチャネルが
消滅してソース拡散層からのキャリア注入がなくなり、
図示のようにその後ソース側からキャリア濃度が低下し
て行って、素子はやがてオフに至る。予めドレイン拡散
層近傍のキャリアを排出しであるため、このターンオフ
に際して流れるテール電流は非常に小さい。即ち高速の
ターンオフ動作が行われる。
がると、第２ゲート電極Ｇ２下のチャネルが導通してド
レイン近傍のキャリアが排出され始め、第１ゲート電極
Ｇ１のゲート電圧が降下する直前のｔ＝１．９８μｓｅ
ｃ後には、ドレイン近傍のキャリア量が図示のように低
下する。このときウェーハ内部およびソース側のキャリ
アは変化がなく、素子のオン電圧は低く保たれる。そし
て、ｔ＝２μｓｅｃ 侵に第１ゲート電極Ｇ１の電圧が
下がり始めると、第１ゲート電極Ｇ１直下のチャネルが
消滅してソース拡散層からのキャリア注入がなくなり、
図示のようにその後ソース側からキャリア濃度が低下し
て行って、素子はやがてオフに至る。予めドレイン拡散
層近傍のキャリアを排出しであるため、このターンオフ
に際して流れるテール電流は非常に小さい。即ち高速の
ターンオフ動作が行われる。
なお以上の実施例では、ターンオフ時、第１のゲートＧ
１をオフにするに先立つ２μｓｅａ前に第２ゲートＧ２
をオンにした。この時間は２μｓｅｃ以上とってもよい
。またドレイン側のキャリア排出には少なくとも１μｓ
ｅｃは必要であるので、第２ゲート電極をオンにするタ
イミングは最低限１μｓｅＣ以上先行させることが望ま
しい。また、素子のオン電圧が高くなり過ぎない程度に
常に第２ゲートをある程度オンさせておき、第１ゲート
をオフさせる１μＳｅｃ程度前に完全に第２ゲートをオ
ンさせてもよい。
１をオフにするに先立つ２μｓｅａ前に第２ゲートＧ２
をオンにした。この時間は２μｓｅｃ以上とってもよい
。またドレイン側のキャリア排出には少なくとも１μｓ
ｅｃは必要であるので、第２ゲート電極をオンにするタ
イミングは最低限１μｓｅＣ以上先行させることが望ま
しい。また、素子のオン電圧が高くなり過ぎない程度に
常に第２ゲートをある程度オンさせておき、第１ゲート
をオフさせる１μＳｅｃ程度前に完全に第２ゲートをオ
ンさせてもよい。
本発明の適用できる素子構造は、第１図の実施例のもの
に限られない。以下に本発明を適用できる他の素子構造
例をいくつか説明する。なお、第１図と対応する部分に
は、第１図と同一符号を付して詳細な説明は省略する。
に限られない。以下に本発明を適用できる他の素子構造
例をいくつか説明する。なお、第１図と対応する部分に
は、第１図と同一符号を付して詳細な説明は省略する。
第５図はその一つの導電変調型ＭＯＳＦＥＴである。こ
れは第１図と比較して明らかなように、ｎ型バッファ層
がない。従って、ドレイン側とソース側が対称になって
いる。
れは第１図と比較して明らかなように、ｎ型バッファ層
がない。従って、ドレイン側とソース側が対称になって
いる。
先の第１図の素子におけるｎ型バッファ層７は、バンチ
スルーを防止して耐圧を増大させ、また逆導通ダイオー
ドの順方向電圧降下を小さくする働きを有する。この実
施例ではこの様なバッファ層がないため、耐圧が低下す
るが、基本的には第１図の実施例と同様の動作が可能で
ある。またこの構造によれば、双方向導通する対称な素
子が得られる。
スルーを防止して耐圧を増大させ、また逆導通ダイオー
ドの順方向電圧降下を小さくする働きを有する。この実
施例ではこの様なバッファ層がないため、耐圧が低下す
るが、基本的には第１図の実施例と同様の動作が可能で
ある。またこの構造によれば、双方向導通する対称な素
子が得られる。
第６図は、第１図の素子に対して、ドレイン側に深いｐ
＋型層１３を拡散形成している。これにより、ドレイン
側での正孔注入効率が改善される。
＋型層１３を拡散形成している。これにより、ドレイン
側での正孔注入効率が改善される。
第７図は、ソースとドレインをウェーハの同じ面に形成
した導電変調型ＭＯＳＦＥＴである。この様な構成とし
ても、先の各素子と同様の動作が可能である。またこの
素子構成は、全ての端子をウェーハの一方の面に配置す
るため、実装した時の端子取出しが容易になる。
した導電変調型ＭＯＳＦＥＴである。この様な構成とし
ても、先の各素子と同様の動作が可能である。またこの
素子構成は、全ての端子をウェーハの一方の面に配置す
るため、実装した時の端子取出しが容易になる。
第８図は、第７図の構成を変形した導電変調型ＭＯＳＦ
ＥＴである。この素子は、第７図のｎ−型ベース層１と
なるウェーハに代って、ｐ−型基板１１の表面部にｎ−
型層１２を形成したものを用いている。この場合、ｐ型
ドレイン拡散層８はｐ−型基板１１と電気的に分離する
必要があるため、ｐ型ドレイン拡散層８の周囲にはｎ型
層１３が設けられている。この素子の場合、ｎ−型層１
２の不純物ドーズ母を５Ｘ１０１１〜２Ｘ１０１２／Ｃ
ｌＲ２程度に設定することにより、耐圧が最も高くなり
、且つ十分低いオン抵抗が得られる。
ＥＴである。この素子は、第７図のｎ−型ベース層１と
なるウェーハに代って、ｐ−型基板１１の表面部にｎ−
型層１２を形成したものを用いている。この場合、ｐ型
ドレイン拡散層８はｐ−型基板１１と電気的に分離する
必要があるため、ｐ型ドレイン拡散層８の周囲にはｎ型
層１３が設けられている。この素子の場合、ｎ−型層１
２の不純物ドーズ母を５Ｘ１０１１〜２Ｘ１０１２／Ｃ
ｌＲ２程度に設定することにより、耐圧が最も高くなり
、且つ十分低いオン抵抗が得られる。
本発明は特に、ｎ型バッファ層を有する第１図や第８図
の構造においてより顕著な効果が得られる。
の構造においてより顕著な効果が得られる。
本発明は上記した実施例に限られるものではなく、例え
ば各部の導電型を逆にしたｐチャネル素子を用いる等、
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
ば各部の導電型を逆にしたｐチャネル素子を用いる等、
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
［発明の効果］
以上述べたように本発明によれば、ソース側の第１ゲー
トに対して、ターンオフ時に完全にオンして実効的にア
ノード・ショート構造を実現する第２ゲートをドレイン
側に導入したダブル・ゲート構造の導電変調型ＭＯＳＦ
ＥＴをターンオフ駆動するに際して、第２ゲートを、第
１ゲートのオフ駆動に先行させて予めオン駆動しておく
ことにより、素子のオン電圧を十分に低く保ったまま、
ターンオフ時のスイッチング特性を大きく改善すること
ができる。
トに対して、ターンオフ時に完全にオンして実効的にア
ノード・ショート構造を実現する第２ゲートをドレイン
側に導入したダブル・ゲート構造の導電変調型ＭＯＳＦ
ＥＴをターンオフ駆動するに際して、第２ゲートを、第
１ゲートのオフ駆動に先行させて予めオン駆動しておく
ことにより、素子のオン電圧を十分に低く保ったまま、
ターンオフ時のスイッチング特性を大きく改善すること
ができる。
第１図は本発明の一実施例における導電変調型ＭＯＳＦ
ＥＴを示す図、第２図はそのターンオフ時のゲート駆動
信号波形を示す図、第３図は同じくドレイン電圧とドレ
イン電流の変化を示す図、第４図は同じく素子ウェーハ
内のキャリア濃度分布の変化を示す図、第５図は第１図
のｎ型バッファ層を省略した導電変調型ＭＯＳＦＥＴを
示す図、第６図はドレイン側に高濃度ｐ＋型層を設けた
導電変調型ＭＯ３ＦＥＴを示す図、第７図はソース。 ドレインをウェーハの同じ面に形成した導電変調型ＭＯ
ＳＦＥＴの一例を示す図、第８図はその変形例を示す図
、第９図および第１０図は従来の導電変調型ＭＯＳＦＥ
Ｔを示す図である。 １・・・ｎ型ベース層（ｎ型３ｉ基板）、２・・・ｎ型
ベース層、３・・・第１のｎ＋型ソース拡散層、４・・
・ソース電極、５・・・ゲート絶縁膜、６・・・第１ゲ
ート電極、７・・・ｎ型バッファ層、８・・・ｐ型ドレ
イン拡散層、９・・・第２のｎ＋型ソース拡散層、１０
・・・ドレイン電極、１１・・・ゲート絶縁膜、１２・
・・第２ゲート電極。 出願人代理人 弁理士 鈴江武彦 第２図 第５図 第６図 第７図 第８図
ＥＴを示す図、第２図はそのターンオフ時のゲート駆動
信号波形を示す図、第３図は同じくドレイン電圧とドレ
イン電流の変化を示す図、第４図は同じく素子ウェーハ
内のキャリア濃度分布の変化を示す図、第５図は第１図
のｎ型バッファ層を省略した導電変調型ＭＯＳＦＥＴを
示す図、第６図はドレイン側に高濃度ｐ＋型層を設けた
導電変調型ＭＯ３ＦＥＴを示す図、第７図はソース。 ドレインをウェーハの同じ面に形成した導電変調型ＭＯ
ＳＦＥＴの一例を示す図、第８図はその変形例を示す図
、第９図および第１０図は従来の導電変調型ＭＯＳＦＥ
Ｔを示す図である。 １・・・ｎ型ベース層（ｎ型３ｉ基板）、２・・・ｎ型
ベース層、３・・・第１のｎ＋型ソース拡散層、４・・
・ソース電極、５・・・ゲート絶縁膜、６・・・第１ゲ
ート電極、７・・・ｎ型バッファ層、８・・・ｐ型ドレ
イン拡散層、９・・・第２のｎ＋型ソース拡散層、１０
・・・ドレイン電極、１１・・・ゲート絶縁膜、１２・
・・第２ゲート電極。 出願人代理人 弁理士 鈴江武彦 第２図 第５図 第６図 第７図 第８図
Claims (4)
- （１）第１導電型の領域を有する半導体ウェーハと、こ
のウェーハに選択的に形成された第２導電型のベース拡
散層、およびこのベース拡散層表面に選択的に形成され
た第１導電型の第１のソース拡散層と、前記ウェーハに
前記ベース拡散層とは別に選択的に形成された第２導電
型のドレイン拡散層、およびこのドレイン拡散層表面に
選択的に形成された第１導電型の第２のソース拡散層と
、前記ベース拡散層および第１のソース拡散層に同時に
コンタクトするように配設されたソース電極と、前記ド
レイン拡散層および第２のソース拡散層に同時にコンタ
クトするように配設されたドレイン電極と、前記ベース
拡散層の前記第１のソース拡散層とウェーハ表面領域に
挟まれた領域の表面にゲート絶縁膜を介して形成された
第１ゲート電極と、前記ドレイン拡散層の前記第２のソ
ース拡散層とウェーハ表面領域に挟まれた領域の表面に
ゲート絶縁膜を介して形成された第２ゲート電極とを備
えた導電変調型ＭＯＳＦＥＴをターンオフ駆動するに際
し、前記第１ゲート電極下のチャネルを消滅させるに先
立って、前記第２ゲート電極下にチャネルを形成するこ
とを特徴とする導電変調型ＭＯＳＦＥＴの駆動方法。 - （２）前記第１ゲート電極下のチャネルを消滅させるに
先立って１μｓｅｃ以上前に前記第２ゲート電極下にチ
ャネルを形成する特許請求の範囲第１項記載の導電変調
型ＭＯＳＦＥＴの駆動方法。 - （３）導電変調型ＭＯＳＦＥＴは、前記ベース拡散層お
よび第１のソース拡散層が前記ウェーハの一方の面に、
前記ドレイン拡散層および第２のソース拡散層が他方の
面にそれぞれ形成されている特許請求の範囲第１項記載
の導電変調型ＭＯＳＦＥＴの駆動方法。 - （４）導電変調型ＭＯＳＦＥＴは、前記ベース拡散層お
よび第１のソース拡散層が前記ウェーハの一方の面に形
成され、同じ面に前記ドレイン拡散層および第２のソー
ス拡散層が形成されている特許請求の範囲第１項記載の
導電変調型ＭＯＳＦＥＴの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304635A JP2703240B2 (ja) | 1987-12-03 | 1987-12-03 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62304635A JP2703240B2 (ja) | 1987-12-03 | 1987-12-03 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01146366A true JPH01146366A (ja) | 1989-06-08 |
| JP2703240B2 JP2703240B2 (ja) | 1998-01-26 |
Family
ID=17935411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62304635A Expired - Fee Related JP2703240B2 (ja) | 1987-12-03 | 1987-12-03 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703240B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174564A (ja) * | 1990-08-16 | 1992-06-22 | Fuji Electric Co Ltd | 半導体装置 |
| JPH07307469A (ja) * | 1994-03-14 | 1995-11-21 | Toshiba Corp | 半導体装置 |
| US9029909B2 (en) | 2013-06-24 | 2015-05-12 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US9355853B2 (en) | 2013-12-11 | 2016-05-31 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US9742395B2 (en) | 2014-11-06 | 2017-08-22 | Ideal Power Inc. | Circuits, methods, and systems with optimized operation of double-base bipolar junction transistors |
| US9742385B2 (en) | 2013-06-24 | 2017-08-22 | Ideal Power, Inc. | Bidirectional semiconductor switch with passive turnoff |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
| US11637016B2 (en) | 2013-12-11 | 2023-04-25 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151061A (ja) * | 1982-02-03 | 1983-09-08 | ゼネラル・エレクトリツク・カンパニイ | タ−ンオン及びタ−ンオフできる半導体装置 |
| JPS59132666A (ja) * | 1982-12-13 | 1984-07-30 | ゼネラル・エレクトリツク・カンパニイ | 二方向性絶縁ゲ−ト整流器の構造と作動方法 |
-
1987
- 1987-12-03 JP JP62304635A patent/JP2703240B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151061A (ja) * | 1982-02-03 | 1983-09-08 | ゼネラル・エレクトリツク・カンパニイ | タ−ンオン及びタ−ンオフできる半導体装置 |
| JPS59132666A (ja) * | 1982-12-13 | 1984-07-30 | ゼネラル・エレクトリツク・カンパニイ | 二方向性絶縁ゲ−ト整流器の構造と作動方法 |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174564A (ja) * | 1990-08-16 | 1992-06-22 | Fuji Electric Co Ltd | 半導体装置 |
| JPH07307469A (ja) * | 1994-03-14 | 1995-11-21 | Toshiba Corp | 半導体装置 |
| US9231582B1 (en) | 2013-06-24 | 2016-01-05 | Ideal Power Inc. | Bidirectional two-base bipolar junction transistor devices, operation, circuits, and systems with diode-mode turn-on and collector-side base driven |
| US9369125B2 (en) | 2013-06-24 | 2016-06-14 | Ideal Power Inc. | Bidirectional two-base bipolar junction transistor operation, circuits, and systems with collector-side base driven |
| US9054707B2 (en) | 2013-06-24 | 2015-06-09 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US9054706B2 (en) | 2013-06-24 | 2015-06-09 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US9059710B2 (en) | 2013-06-24 | 2015-06-16 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US9209798B2 (en) | 2013-06-24 | 2015-12-08 | Ideal Power Inc. | Bidirectional bipolar junction transistor operation, circuits, and systems with two base junctions clamped by default |
| US9029909B2 (en) | 2013-06-24 | 2015-05-12 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US9799731B2 (en) | 2013-06-24 | 2017-10-24 | Ideal Power, Inc. | Multi-level inverters using sequenced drive of double-base bidirectional bipolar transistors |
| US9356595B2 (en) | 2013-06-24 | 2016-05-31 | Ideal Power Inc. | Bidirectional two-base bipolar junction transistor devices, operation, circuits, and systems with collector-side base driven, diode-mode turn-on, double base short at initial turn-off, and two base junctions clamped by default |
| US9035350B2 (en) | 2013-06-24 | 2015-05-19 | Ideal Power Inc. | Systems, circuits, devices, and methods with bidirectional bipolar transistors |
| US9374084B2 (en) | 2013-06-24 | 2016-06-21 | Ideal Power Inc. | Bidirectional two-base bipolar junction transistor operation, circuits, and systems with diode-mode turn-on |
| US9374085B2 (en) | 2013-06-24 | 2016-06-21 | Ideal Power Inc. | Bidirectional two-base bipolar junction transistor operation, circuits, and systems with double base short at initial turn-off |
| US9647553B2 (en) | 2013-06-24 | 2017-05-09 | Ideal Power Inc. | Bidirectional two-base bipolar junction transistor operation, circuits, and systems with double base short at initial turn-off |
| US9742385B2 (en) | 2013-06-24 | 2017-08-22 | Ideal Power, Inc. | Bidirectional semiconductor switch with passive turnoff |
| US9355853B2 (en) | 2013-12-11 | 2016-05-31 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US11637016B2 (en) | 2013-12-11 | 2023-04-25 | Ideal Power Inc. | Systems and methods for bidirectional device fabrication |
| US9742395B2 (en) | 2014-11-06 | 2017-08-22 | Ideal Power Inc. | Circuits, methods, and systems with optimized operation of double-base bipolar junction transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2703240B2 (ja) | 1998-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |