KR0135589B1 - 반도체장치 - Google Patents

반도체장치

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KR0135589B1
KR0135589B1 KR1019940003777A KR19940003777A KR0135589B1 KR 0135589 B1 KR0135589 B1 KR 0135589B1 KR 1019940003777 A KR1019940003777 A KR 1019940003777A KR 19940003777 A KR19940003777 A KR 19940003777A KR 0135589 B1 KR0135589 B1 KR 0135589B1
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히데토시 나카니시
야스노리 우스이
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은 턴온특성과 턴오프특성의 트레이드오프(trade-off)를 개선한다.
이를 위해 본 발명에 있어서는, 반도체기판(1)의 표면영역에 P형 소오스영역(4)이 격자모양으로 형성된다. P형 소오스영역(4)의 당해 격자간에 있어서 반도체기판(1)의 표면영역에는, 각각 P형 베이스영역(2) 또는 P-형 베이스영역(20)이 형성된다. P형 베이스영역(2)을 포함하는 셀(α)과, P-형 베이스영역(20)을 포함하는 셀(β)로 유니트를 형성한다. 셀(β)은 턴온특성을 향상시키기 위한 것으로, 턴온시의 스위치로서 동작한다. 셀(β)의 P-형 베이스영역(20)과 N형 에미터영역(21)은 캐소드전극(10)에 의해 서로 단락되어 있다.

Description

반도체장치
제1도는 본 발명의 제1실시예에 따른 반도체장치를 나타낸 평면도.
제2도는 제1도의 ii-ii'선에 따른 단면도.
제3도는 제1도 및 제2도의 반도체장치의 턴온동작을 나타낸 도면.
제4도는 제1도 및 제2도의 반도체장치의 턴오프동작을 나타낸 도면.
제5도는 본 발명의 제2실시예에 따른 반도체장치를 나타낸 평면도.
제6도는 본 발명의 제3실시예에 따른 반도체장치를 나타낸 평면도.
제7도는 종래의 반도체장치를 나타낸 평면도.
제8도는 제7도의 i-i'선에 따른 단면도.
제9도는 제7도 및 제8도의 반도체장치의 턴온동작을 나타낸 도면.
제10도는 제7도 및 제8도의 반도체장치의 턴오프동작을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : N-형 반도체기판 2 : P형 베이스영역
4 : P형 소오스영역 5 : N형 에미터영역
6 : N+버퍼층 7 : 이면 P+형 에미터층
8 : 게이트산화막 9 : 폴리실리콘 게이트전극
10 :캐소드전극 11 : 애노드전극
12 : N챈널 반전층 13, 13' : 전자
14 : 정공 16 : P챈널 반전층
17 : 주전류 18 : 정공전류
20 : P-형 베이스영역 21 : N형 에미터영역
[산업상의 이용분야]
본 발명은 MOS 게이트에 의해 온·오프구동되는 MOS 게이트구동형 다이리스터(Thyristor; 이하, MCT라 한다)의 개량에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 MCT로서는, 예컨대 일본 특개소 63-310717이나 특개평 4-99384에 개시된 것이 알려져 있다. 그러면, 후자에 개시된 MCT에 대해 제7도 및 제8도를 참조하면서 설명한다.
제8도는 제7도의 i-i'선에 따른 단면도를 나타내고 있다. N-형 반도체기판(1)의 이면에는 N+버퍼층(6), 이면 P+형 에미터층(7)이 각각 형성되어 잇다. 당해 기판의 표면(1)상에는 게이트산화막(8), 폴리실리콘 게이트전극(9)이 각각 형성되어 있다. 당해 기판(1)의 표면영역에는 P형 베이스영역(2), P형 소오스영역(4) 및 N형 에미터영역(5)이 각각 확산법에 의해 형성되어 있다. 캐소드전극(10)은 게이트산화막(8)의 개구부를 매개해서 P형 소오스영역(4) 및 N형 에미터영역(5)에 접속되어 있고, 애노드전극(11)은 이면 P+형 에미터층(7)에 접속되어 있다.
다음에 제7도 및 제8도의 MCT의 제조공정에 대해 간단하게 설명한다. 먼저, N-형 반도체기판(1)의 이면에 N+버퍼층(6), 이면 P+형 에미터층(7)을 각각 형성한다. 또, 당해 기판(1)의 이면에 게이트산화막(8), 폴리실리콘 게이트전극(9)을 형성한다. 당해 기판(1)의 표면역역에 P형 베이스영역(2), P형 소오스영역(4) 및 N형 에미터영역(5)을 각각 확산법에 의해 형성한다. 또, 게이트산화막(8)의 일부를 개구하여 캐소드전극(10)을 형성함과 더불어 이면으로부터 애노드전극(11)을 형성한다.
다음에는 종래기술에서의 MCT의 동작원리(턴온·턴오프)에 대해 설명한다. 제9도는 턴온의 동작설명도를, 제10도는 턴오프의 동작설명도를 나타내고 있다.
제9도를 참조하면서 턴온동작에 대해 설명한다.
애노드를 플로스로, 캐소드를 마이너스로, 게이트를 플러스로 각각 바이어스하면, P형 베이스영역(2)의 표면에 N챈널 반전층(12)이 형성되고, N형 에미터영역(5)으로부터 N-형 베이스영역(기판;1)으로 전자(13)가 주입된다. 이에 따라, 이면 P+형 에미터층(7)에 있어서 정공(14)이 유기되고, 이 정공(14)이 N-형 베이스영역(1)에 주입된다. 그리고, N-형 베이스영역(1)에서 전도도변조를 일으켜, 전자가 N형 에미터영역(5)으로부터 P형 베이스영역(2)을 통해 N-형 베이스영역(1)으로 직접적으로 주입된다. 그 결과, MCT는 턴온한다.
제10도를 참조하면서 턴오프동작에 대해 설명한다.
애노드가 플러스로, 캐소드가 마이너스로 바이어스되어 주전류(17)가 흐르고 있는 상태에서, 게이트를 캐소드에 대해 마이너스로 바이어스하면, 턴온시에 형성되어 있던 N챈널 영역(12)이 없어진다. 또, P형 베이스영역(2) 및 P형 소오스영역(4)간의 N-형 베이스영역(1) 표면에 P챈널 반전층(16)이 형성되고, P형 베이스영역(2), P형 소오스영역(4) 및 캐소드전극(10)이 단락되어 주전류중의 정공(18)이 캐소드전극(10)으로부터 배출된다. 이 동작에 의해, N형 에미터영역(5)으로부터의 전자의 주입이 중지되어 주전류(17)가 흐르지 않게 된다. 그 결과, MCT는 턴오프한다.
그러나, 종래에는, MCT는 자기소호(自己消弧)형 소자로서 턴오프효율을 다른 것에 우선하여 개선하는 방향으로 개발이 진행되고 있다. 이 때문에, 종래 기술에서는 턴오프특성을 향상시키기 위해, P형 베이스영역(2)의 농도를 높게 하여 턴오프시에 형성되는 P형 베이스영역(2), P챈널 반전층(16), P형 소오스 영역(5)으로 이루어진 정공(hole)전류의 배출경로의 저항을 낮추는 방법이 이용되고 있다.
이 때문에, 턴온동작시에 형성되지 않으면 안되는 N챈널 반전층의 형성이 어렵게 되어, 상술한 바와 같이 턴오프특헝을 향상시키려고 하면 역으로 턴온 특성이 열화되어 버리게 되는 결점이 있다. 즉, 종래의 반도체 장치에서는, 턴온특성과 턴오프특성의 트레이드 오프(trade-off)가 얻어지기 어렵다는 결점이 있다.
이와 같이, 종래에는 턴오프특성을 향상시키기 위해 P형 베이스영역의 농도를 높게 하여 정공전류의 배출경로의 저항을 낮추고자 하면, 역으로 턴온동작시에 형성되지 않으면 안되는 N챈널 반전층의 형성이 어렵게 되어, 턴온특성이 열화된다는 결점이 있다. 즉 종래에는 턴온특성과 턴오프특성의 트레이드 오프가 얻어지기 어렵다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 결점을 해결하기 위해 이루어진 것으로, 턴온특성을 열화시키지 않고 턴오프특성을 향상시킬 수 있는 구조를 제공함으로써, 당해 MCT의 턴온특성과 턴오프특성의 트레이드오프를 개선하고자함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체장치는, 제1도전형의 반도체기판과, 이 반도체기판의 제1주면측의 표면영역에 격자모양으로 형성되는 제2도전형의 제1반도체영역, 이 제1반도체영역의 격자간에 있어서 상기 반도체기판의 표면영역에 형성되는 제2도전형의 제2반도체영역, 이 제2반도체영역중에 형성되는 제1도전형의 제3반도체영역, 상기 제1반도체영역의 격자간에 있어서 상기 반도체기판의 표면영역에 형성되며 적어도 상기 제2반도체영역보다도 불순물농도가 낮게 되어 있는 제2도전형의 제4반도체영역, 이 제4반도체영역중에 형성되는 제1도전형의 제5반도체영역, 상기 반도체기판과 상기 제1반도체영역과 상기 제2반도체영역상 및 상기 반도체기판과 상기 제1반도체 영역과 상기 제4반도체영역상에 각각 절연막을 매개해서 형성되는 게이트전극, 적어도 상기 제1, 제3 및 제5반도체영역의 각각에 접촉하여 형성되는 제1전극, 상기 반도체기판의 제2주면측에 형성되는 제2도전형의 제6반도체영역의 각각에 접촉하여 형성되는 제1전극, 상기 반도체기판의 제2주면측에 형성되는 제2도전형의 제6반도체영역 및, 이 제6반도체영역에 접촉하여 형성되는 제2전극을 구비하고, 상기 제4반도체영역을 포함하는 적어도 하나의 셀과 상기 제2반도체영역을 포함하는 하나 또는 그 이상의 수의 셀이 유니트를 구성하고 있는 것을 특징으로 한다.
상기 제1전극은, 상기 제4반도체영역에도 접속되어 있어도 좋다. 상기 제1반도체영역과 상기 제2반도체영역이 반도체기판의 표면영역에서 서로 접촉하고 있어도 좋다.
본 발명의 반도체장치는, 상기 반도체기판 및 상기 제6반도체영역의 쌍방에 접촉하여 형성되는 버퍼층을 더 구비하고 있다. 상기 제2전극은, 상기 제6반도체영역 및 상기 버퍼층의 쌍방에 접촉하여 형성되어 있어도 좋다.
[작용]
상기 구성에 의하면, 반도체기판주엥 제2반도체영역보다도 불순물농도가 낮은 제4반도체영역을 갖추고 있다. 또, 당해 제4반도체영역중에는 제5반도체영역이 형성되어 있다. 즉, 당해 제4반도체영역을 포함하는 셀은, 당해 제4반도체영역의 불순물농도가 낮게 되어 있기 때문에, 턴온시에 P챈널 반전층이 형성되기 쉬운 구조로 되어 있다.
이에 따라, 턴온 특성을 열화시키지 않고 턴오프특성을 향상시킬 수 있는 구조를 제공할 수 있기 때문에, 당해 MCT의 턴온특성과 턴오프특성의 트레이드오프를 개선하는 것이 가능하게 된다.
[실시예]
이하, 도면을 참조하면서 본 발명의 1실시예에 대해 상세히 설명한다.
제1도 및 제2도는 본 발명의 제1실시예에 따른 반도체장치를 나타내고 있다. 여기에서, 제2도는 제1도의 ii-ii'선에 다른 단면도를 나타내고 있다.
반도체기판(1)의 한 주면측의 표면영역에는 P형 소오스영역(4)이 격자모양으로 형성되어 있다. P형 소오스영역(4)의 당해 격자간에 있어서 반도체기판(1)의 표면영역에는, 각각 P형 베이스영역(2) 또는 P-형 베이스영역(20)이 형성되어 있다.
P형 베이스영역(2)을 포함하는 셀(α)이 하나 또는 그 이상과, P-형 베이스영역(20)을 포함하는 셀(β)이 적어도 하나가 모여 하나의 유니트를 형성하고 있다. P형 베이스영역(2)을 포함하는 셀(α)의 구조는 종래의 구조와 변함없기 때문에, 여기에서는 설명을 생략한다. 그리고, 본 발명의 MCT는 반도체칩에 형성되는 복수의 유니트에 의해 구성되어 있다.
P-형 베이스영역(20)을 포함하는 셀(β)은, 턴온특성을 향상시키기 위한 것으로, 턴온시의 스위치로서 동작하도록 구성되어 있다. 즉, 당해 셀(β)은, P형 소오스영역(4)의 사이에 형성되는 P-형 베이스영역(20)을 갖추고, 그 P-형 베이스영역(20)내에는 예컨대 톨모양으로 형성되는 N형 에미터영역(21)이 형성되어 있다. P-형 베이스영역(20) 과 N형 에이터영역(21)의 쌍방에 접속되어 있다. 여기에서, N형 에미터영역(21)의 형상은, 당해 P-형 베이스영역(20)과 당해 N형 에미터영역(21)이 단락되어 있는 한, 특별히 틀모양으로 한정되지 않는다.
이와 같이, 본 발명에서는 복수의 셀에 의해 유니트로 구성하고, 그 중 하나 또는 그 이상의 셀을 턴온특성의 향상을 위한 셀(β)로 하며, 그 외의 셀(α)에 대해서는 턴오프특성을 향상시키기 위해 P형 베이스영역(2)의 농도를 높게 하여 정공전류의 배출경로의 저항을 낮출 수 있다.
이하에 상기 구조의 MCT를 이용하는 것의 효과에 대해 구체적으로 설명한다.
종래에는 턴오프특성을 향상시키기 위해 P형 베이스영역(2)의 농도를 높게 하고 있다. 그러나, 이러한 경우에는 턴온시에 P형 베이스영역(2)중에 N챈널 반전층을 형성하기 어렵다는 결점이 있다.
그에 반해, 본 발명에서는 턴오프특성을 향상시키기 위해 유니트를 구성하는 복수의 셀(전부는 아님)에 대해 P형 베이스영역(2)의 농도를 높게 하고 있다. 이 점은 종래와 같다. 그러나, 본원 발명에서는 턴온특성을 열화시키지 않도록 하기 위해, 유니트를 구성하는 복수의 셀의 일부에 대하여 턴온특성의 향상을 위한 셀(β)로 하고 있다.
이 셀(β)은, 턴온시에 N챈널 반전층을 형성하기 쉽게 하여 N형 에미터영역(21)으로부터 N-형 베이스영역(기판;1)으로의 전자의 주입을 빨리 행함과 더불어, 턴오프시에는 P-형 베이스영역(20)과 당해 N형 에미터영역(21)이 단락되어 있기 때문에, 정공을 P-형 베이스영역(20)으로부터 캐소드전극(10)으로 용이하게 배출할 수 있다.
이에 따라, 턴온특성을 열화시키지 않고 턴오프특성을 향상시킬 수 있기 때문에, MCT의 턴온특성과 턴오프특성의 트레이드오프를 개선할 수 있게 된다.
다음에는 상기 제1도 및 제2도의 MCT의 제조공정에 대해 간단히 설명한다. 먼저, N-형 반도체기판(1)의 이면에 N+버퍼층(6), 이면P+형 에미터층(7)을 각각 형성한다. 또, 당해 기판(1)의 이면에 게이트산화막(8), 폴리실리콘 게이트전극(9)을 형성한다. 당해 기판(1)의 표면영역에 P형 베이스영역(2), P형 소오스영역(4), P-형 베이스영역(20) 및 N형 에미터영역(5)을 각각 확산법에 의해 형성한다. 또, 산화막의 일부를 개구하여 캐소드전극(10)을 형성함과 더불어 이면으로부터 애노드전극(11)을 형성한다. 다음에는 본 발명에서의 MCT의 동작원리(턴온·턴오프)에 대해 설명한다. 제3도는 턴온의 동작설명도를, 제4도는 턴오프의 동작설명도를 나타내고 있다.
제3도를 참조하면서 턴온동작에 대해 설명한다.
애노드를 플러스로, 캐소드를 마이너스로, 게이트를 플러스로 각각 바이어스하면, 턴온특성의 향상을 위한 셀(β)의 P-형 베이스영역(20)의 표면에 곧바로 N챈널 반전층(12)이 형성되고, N형 에미터영역(21)으로부터 N-형 베이스영역(기판;1)으로 전자(13)가 주입된다. 이에 따라, 이면 P+형 에미터층(7)에 있어서 정공(14)이 유기되고, 이 정공(14)이 N-형 베이스영역(1)에 주입된다. 그리고, N-형 베이스영역(1)에서 전도도변조를 일으켜, 전자(13')가 셀(α,α,…)의 N형 에미터영역(5)으로부터 P형 베이스영역(2)을 통해 N-형 베이스영역(1)으로 직접적으로 주입된다. 그 결과 MCT는 턴온한다.
제4도를 참조하면서 턴오프동작에 대해 설명한다.
애노드가 플러스로, 캐소드가 마이너스로 바이어스되어 주전류(17)가 흐르고 있는 상태에서, 게이트를 개소드에 대해 마이너스로 바이어스하면, 턴온시에 형성되어 있던 N챈널 영역(12)이 없어진다. 또, 셀(α,α,…)에 있어서, P형 베이스영역(2) 및 P형 소오스영역(4)간의 N-형 베이스영역(1) 표면에 P챈널 반전층(16)이 형성되고, P형 베이스영역(2), P형 소오스영역(4) 및 캐소드전극(10)이 단락되어 주전류(17)중의 정공(18)이 캐소드전극(10)으로부터 배출된다.
또, 셀(β)에 있어서, P-형 베이스영역(20) 및 P형 소오스영역(4)간의 N-형 베이스영역(1) 표면에 P챈널 반전층(16)이 형성되고, P-형 베이스영역(20), P형 소오스영역(4) 및 캐소드전극(10)이 단락되어 주전류(17)중의 정공(18)이 캐소드전극(10)으로부터 배출된다. 동시에, 셀(β)에서는 P-형 베이스영역(20)과 당해 N형 에미터영역(21)이 단락되어 있기 때문에, 정공(18)을 P-형 베이스영역(20)으로부터 캐소드전극(10)으로 용이하게 배출할 수 있다.
이 동작에 의해서, N형 에미터영역(5)으로부터의 전자의 주입이 중지되어 주전류(17)가 흐르지 않게 된다. 그 결과, MCT는 턴오프한다.
제5도는 본 발명의 제2실시예에 따른 반도체장치를 나타내고 있다. 제5도에 있어서, 제2도와 동일한 부분에는 동일한 참조부호를 붙이고 있다. 이 실시예는, P형 베이스영역(2)과 P형 소오스영역(4)을 기판(1)의 표면에서 접속하고, 턴오프시에 형성되는 P챈널 MOSFET를 공핍형으로 한 것이다. 이와 같은 반도체장치에 있어서도, 상기 제1실시예와 동일한 효과를 얻을 수 있다. 한편, 제조공정 및 동작원리는 제1실시예와 동일하기 때문에, 여기에서는 설명을 생략한다.
제6도는 본 발명의 제3실시예에 따른 반도체장치를 나타내고 있다. 제6도에 있어서, 제2도와 동일한 부분에는 동일한 참조부호를 붙이고 있다. 이 실시예는, 애노드전극(11)에 의해 N형 애노드영역(6')과 P+형 애노드영역(7')을 단락한 애노드단락(anode short)구조를 갖춘 것이다. 이와 같은 반도체장치에 있어서도, 상기 제1실시예와 동일한 효과를 얻을 수 있다.
이 반도체장치의 제조공정은, N+형 버퍼층과 이면 P+에미터층의 형성공정을 생략하고, N형 애노드영역(6')과 P+형 애노드영역(7')의 형성공정을 추가하고 있는 점에서 제1실시예와 다르다. 한편, 동작원리는 제1실시예와 동일하므로, 여기에서는 설명을 생략한다.
이상 본 발명에 대해 3개의 실시예를 설명했지만, 본 발명은 상기 실시예에 한정되지 않고, 예컨대 이중게이트구조의 반도체장치나, N-형 기판을 P-형 기판으로 바꾸고 온챈널을 P챈널 MOSFET, 오프챈널을 N챈널 MOSFET로 하는 것과 같은 구조의 반도체장치에도 적용할 수 있음은 물론이다.
한편, 본 발명의 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 반도체장치에 의하면, 다음과 같은 효과를 발취한다.
종래에는, P형 베이스영역(2)의 농도를 높게 함으로써 턴오프특성을 향상시키고 있지만, 이러한 경우에는 턴온시에 P형 베이스 영역(2) 중에 N챈널 반전층을 형성하기 어렵다는 결점이 있다.
그에 반해, 본 발명에서는 턴오프특성을 향상시키기 위해 복수의 셀(예컨대 3×3=9개)에 의해 하나의 유니트를 구성하고, 그 유니트의 중앙에 존재하는 하나의 셀에 대해 턴온특성을 향상할 수 있는 구조로 되도록 개량을 가하고 있다.
즉, 당해 중앙의 셀의 P형 베이스영역의 불순물논도를 낮게 하여 턴온시의 스위치로서 동작시키고 있다. 즉, 턴온시에는 당해 중앙의 셀의 P형 베이스영역의 표면에 N챈널 반전층이 형성되어, 전자가 N-형 기판으로 곧바로 주입된다. 이에 따라, 턴온특성을 향상시킬 수 있게 된다.
한편, 당해 중앙의 셀의 주위의 8개의 셀의 P형 베이스영역의 불순물농도를 높게 하여 턴오프시의 스위치로서 동작시키고 있다. 즉, 턴오프시에는 당해 주위의 셀의 P형 베이스영역과 P형 소오스영역간의 N-형 베이스영역(1)의 표면에 P챈널 반전층이 형성되어, 정공전류가 캐소드전극으로 배출된다. 이에 따라, 턴오프특성을 향상시킬 수 있게 된다.
또한, 당해 중앙의 셀의 P-형 베이스영역과 N형 에미터영역은 단락되어 캐소드전극에 접속되어 있기 때문에, 또 당해 중앙의 셀의 주위는 턴오프 우선으로 설계되어 있는 8개의 소자에 둘러 싸여 있기 때문에, 턴온특성 우선으로 설계되어 있는 당해 중앙의 셀의 존재에 의해 턴오프특성을 손상하는 일은 없다.
이와 같이, 종래기술에서는 하나의 셀에 의해 턴온과 턴오프의 양동작을 실시하고 있지만, 본 발명에서는 복수개의 셀을 하나의 유니트로서 통합하여 중앙의 하나의 셀을 주로 턴온용의 셀로서, 그외의 셀을 주로 턴오프용의 셀로서 동작시키고 있다. 이에 따라, 턴온특성을 열화시키지 않고 턴오프특성을 향상시킬 수 있기 때문에, 턴온특성과 턴오프특성의 트레이드오프를 개선할 수 있게 된다.

Claims (5)

  1. 제1도전형의 반도체기판(1)과, 이 반도체기판(1)의 제1주면측의 표면영역에 격자모양으로 형성되는 제2도전형의 제1반도체영역(4), 이 제1반도체영역(4)의 격자간에 있어서 상기 반도체기판(1)의 표면영역에 형성되는 제2도전형의 제2반도체영역(2), 이 제2반도체영역(2)중에 형성되는 제1도전형의 제3반도체영역(5), 상기 제1반도체영역(4)의 격자간에 있어서 상기 반도체기판(1)의 표면영역에 형성되며 적어도 상기 제2반도체영역(2)보다도 불순물농도가 낮게 되어 잇는 제2도전형의 제4반도체영역(20), 이 제4반도체영역(20)중에 형성되는 제1도전형의 제5반도체영역(21), 상기 제1반도체영역(4)과 상기 제4반도체영역(20)상에 각각 절연막을 매개해서 형성되는 게이트전극(9), 적어도 상기 제1, 제3 및 제5반도체영역(4,5,21)의 각각에 접촉하여 형성되는 제1전극(10), 상기 반도체기판(1)의 제2주면측에 형성되는 제2도전형의 제6반도체영역(7) 및, 이 제6반도체영역(7)에 접촉하여 형성되는 제2전극(1)을 구비하고, 상기 제4반도체영역(20)을 포함하는 적어도 하나의 셀과 상기 제2반도체영역(2)을 포함하는 하나 또는 그 이상의 수의 셀이 유니트를 구성하고 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 잇어서, 상기 제1전극(10)이, 상기 제4반도체영역(20)에도 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1반도체영역(4)과 상기 제2반도체영역(2)이 반도체기판(1)의 표면영역에서 서로 접촉하고 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 반도체기판(1) 및 상기 제6반도체영역(7)의 쌍방에 접촉하여 형성되는 버퍼층(6)을 더 구비한 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제2전극(11)이, 상기 제6반도체영역(7) 및 상기 버퍼층(6)의 쌍방에 접촉하여 형성되어 있는 것을 특징으로 하는 반도체장치.
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