JP3176954B2 - 絶縁ゲート付き電力用半導体素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、絶縁ゲート付き電力用
半導体素子に関する。

【０００３】

【従来の技術】絶縁ゲート付き電力用半導体素子とし
て、従来よりＧＴＯサイリスタ，ＩＧＢＴ，ＭＯＳＦＥ
Ｔ等が知られている。絶縁ゲート付きＧＴＯサイリスタ
の一つに、ターンオン用，ターンオフ用のゲート部を共
に絶縁ゲート構造として一つの共通ゲート端子を設け
た、ＭＣＴ（Ｍos Ｃontroled Ｔhyristor）と呼ばれ
るものがある。これは、ｐ型ベース層の外周部をターン
オン用チャネル（ｎチャネル）とし、ｐ型ベース層内に
形成されるｎ型エミッタ層内部にさらにｎ型エミッタ層
と共にカソード電極に接続されるｐ型層を設けて、ｎ型
エミッタ層の外周部をターンオフ用チャネル（ｐチャネ
ル）としたものである。

【０００４】この様なターンオン用チャネルおよびター
ンオフ用チャネルは、素子ペレット上にほぼ均一に分散
されて配置され、大電流を遮断する時の電流集中を防止
するように考慮されている。この場合、ペレット全体に
わたる均一なターンオフを保証するため、また最大ター
ンオフ能力を保証するため、ターンオフ用のｐチャネル
部のしきい値はペレット全体にわたって等しい値になる
ように設計されている。ターンオン用ｎチャネルについ
ても同様にペレット全体の均一なターンオンを保証すべ
く、等しいしきい値電圧に設計されている。

【０００５】ところで、ｐ型ベース層に直接ゲート電極
が接続された電流駆動型のＧＴＯサイリスタと絶縁ゲー
ト構造のＭＣＴとでは、ターンオフ時に流れるゲート電
流波形に大きな相違がでる。電流駆動型のＧＴＯサイリ
スタでは、ゲート電流ｉ_G は外部ゲート回路によって容
易に制御する事ができ、したがってｄｉ_G ／ｄｔを小さ
く設定することができる。これに対してＭＣＴの場合に
は、ｄｉ_G ／ｄｔは、絶縁ゲート端子に印加する電圧が
ゲートしきい値電圧を越えるか否かにかかっているため
に、その制御範囲は狭い。実際には素子設計時にほぼｄ
ｉ_G ／ｄｔが決まる。これは、ゲート回路を内蔵するＭ
ＣＴと素子の外部にゲート回路を持つＧＴＯの本質的な
相違である。この関係は図３に示した通りであって、Ｇ
ＴＯサイリスタでは小さいｄｉ_G ／ｄｔを得ることがで
きるが、ＭＣＴではこれができない。

【０００６】この様にＭＣＴでは、ｄｉ_G ／ｄｔの制御
範囲が小さいという性質が、素子の性能を最大限に引き
出す上で妨げになっている。具体的には、素子ペレット
上でターンオフチャネルのしきい値にばらつきがあると
容易に電流集中が生じ、素子破壊に至る。この電流集中
を抑制してターンオフ損失を低減するためには、ペレッ
ト上の単位エレメントを小さくすること、すなわちカソ
ードパターンを微細化することが有効である。しかしこ
の様にすると、ターンオフ能力は向上するが、カソード
・エミッタの注入効率が低下し、ターンオン特性が低く
なる。

【０００７】

【発明が解決しようとする課題】以上のように、ＭＣＴ
においては、ターンオフ能力が低く、特にペレット上の
各部のしきい値電圧の製造上のばらつきによってターン
オフ能力は大きく低下し、これを改善しようとするとタ
ーンオン能力が低くなるという問題があった。同様の問
題は、ＭＣＴに限らず、絶縁ゲート構造を持つ他の電力
用半導体素子にもある。

【０００８】本発明はこの様な問題を解決して、ターン
オン能力を低下させることなくターンオフ能力を向上さ
せた絶縁ゲート付き電力用半導体素子を提供することを
目的とする。

【０００９】［発明の構成］

【００１０】

【課題を解決するための手段】本発明は、第１に、ター
ンオン用またはターンオフ用の少くとも一方のゲート部
を絶縁ゲート構造として半導体素子ペレット上に分散さ
せて配置した電力用半導体素子において、ターンオン用
またはターンオフ用の少くとも一方のゲート部を、ペレ
ット上各部で二種以上の異なるしきい値電圧を持たせて
分布させたことを特徴としている。

【００１１】本発明は、第２に、ターンオフ用またはタ
ーンオン用の少なくとも一方のゲート部を絶縁ゲート構
造として半導体素子ペレット上に分散させて配置した電
力用半導体素子において、ターンオン用またはターンオ
フ用の少なくとも一方のゲート部をストライプ状パター
ンの埋込みゲート構造として、この埋込みゲートの一方
に隣接するキャリア排出チャネルが形成される領域と他
方に隣接するエミッタ領域とが微小間隔をもって交互に
配列されていることを特徴としている。

【００１２】本発明は、第３に、ターンオフ用またはタ
ーンオン用の少なくとも一方のゲート部を絶縁ゲート構
造として半導体素子ペレット上に分散させて配置した電
力用半導体素子において、エミッタ電極側に接してオン
時にキャリア注入を行うエミッタ層とターンオフ時にキ
ャリア排出を行うベース層とが微小間隔をもって交互に
配列形成され、かつこれらのエミッタ層とベース層の間
に絶縁膜が埋込み形成されていることを特徴としてい
る。

【００１３】本発明は、第４に、ターンオフ用またはタ
ーンオン用の少なくとも一方のゲート部を絶縁ゲート構
造として半導体素子ペレット上に分散させて配置した電
力用半導体素子において、少なくともターンオフ用のゲ
ート部が複数本のストライプ状パターンを持った埋込み
ゲート構造として配列され、各埋込みゲートの一方に隣
接するベース領域と他方に隣接するエミッタ領域とが交
互に配列され、かつ埋込みゲート間のベース層の不純物
濃度と幅がゲート電圧印加によりキャリア引出し抵抗が
実質的に制御されるように設定されていることを特徴と
している。

【００１４】

【作用】第１の発明によれば、意図的にペレット上各部
のターンオフ用チャネルのしきい値電圧を二種以上の異
なる値に設計して分布させ、ゲート電圧波形を選ぶこと
によって、多数のターンオフチャネルを時間的にずらし
てオンさせることができる。これによりペレット全体の
全体のターンオフチャネルを流れるオフゲート電流の変
化ｄｉ_G ／ｄｔの制御範囲を等価的に大きくすることが
できる。ターンオン用チャネルに二種以上のしきい値を
持たせた場合にも、同様である。この場合、ターンオフ
時にはまずターンオフチャネルをオフにし、ついでしき
い値電圧の異なるターンオンチャネルを順次オフにす
る。これにより、効果的に電流集中を抑制することがで
きる。またペレット内でのしきい値電圧に意図的にばら
つきを与えることによって、製造上のしきい値電圧のば
らつきの影響を相対的に低減することもできる。以上に
より、最大ターンオフ電流を十分大きく保ちながら、タ
ーンオフ時の電流集中を効果的に抑制することができ、
ＭＣＴ等のターンオフ能力を、ターンオン能力を低減す
ることなく向上させることができる。

【００１５】第２の発明によれば、埋込みゲート構造の
採用によってペレット内に微細エミッタを多数微小間隔
で配列することによって、エミッタ注入効率を高く保
ち、ターンオン能力を低下させることなく、高いターン
オフ能力を得ることができる。第３の発明によれば、エ
ミッタ電極に接して微小間隔でｐ型層とｎ型層が交互に
配列形成されたエミッタ短絡構造において、そのｐｎ接
合部に絶縁膜を埋め込むことにより、エミッタ注入効率
を高く維持しながら、ターンオフ時のキャリア排出を速
やかに行うことができる。したがってやはり、ターンオ
ン能力を損なうことなく、ターンオフ能力を向上させる
ことができる。

【００１６】第４の発明によれば、埋込みゲート間隔と
ベース層不純物濃度の設計によって、ターンオン時はエ
ミッタ短絡部のベース層の実効的な幅を狭く（すなわち
抵抗が実質的に大きく）なり、高いエミッタ注入効率を
確保することができる。ターンオフ時は逆にエミッタ短
絡部のベース層はキャリア蓄積によって抵抗が小さくな
り、十分なキャリア排出効果を得る事ができる。

【００１７】

【実施例】以下、本発明の実施例を説明する。

【００１８】図１(a) (b) 、一実施例のＭＣＴの概略レ
イアウトとそのＡ―Ａ′断面図であり、図２は、その一
つのエレメントの拡散層レイアウトである。図１(a) に
示すようにこの実施例のＭＣＴでは、ペレット上でター
ンオンチャネルにより囲まれた複数のエレメントが配列
形成されており、図の二種のエレメントＡ，Ｂはターン
オフチャネルのしきい値電圧が異なる値に設定されてい
る。即ち、しきい値電圧がＶth1 のターンオフチャネル
を持つエレメントＡと、しきい値電圧がＶth2 のターン
オフチャネルを持つエレメントＢとが交互に配列された
状態で形成されている。

【００１９】具体的な素子断面構造は、図１(b) に示す
通りである。ｎ型ベース層１の一方の面に、この実施例
の場合一つのエレメントに対応して一つのｐ型ベース層
２とその中に一つのｎ型エミッタ層３が形成されてい
る。ｎ型エミッタ層３内には、ターンオフ用ＭＯＳＦＥ
Ｔのソースとなるｐ⁺ 型拡散層４が形成され、カソード
電極５はｎ型エミッタ層とこのｐ⁺ 型拡散層４に同時に
コンタクトして配設されている。ｎ型エミッタ層３の外
周部がターンオフチャネル領域８（８1 ，８2 ）であ
り、ｎ型エミッタ層３とｎ型ベース層１により挟まれた
ｐ型ベース層２の外周部がターンオンチャネル領域９で
あって、これらの領域に共通にゲート絶縁膜６を介して
ゲート電極７が配設されている。

【００２０】エレメントＡのターンオフチャネル領域８
1 のしきい値はＶth1 であり、エレメントＢのターンオ
フチャネル領域８2 のしきい値はＶth1 とは異なるＶth
2 に設定されている。ターンオンチャネル領域９は、す
べてのエレメントＡ，Ｂを取り囲んで形成されて一定の
しきい値に設定されている。

【００２１】ｎ型ベース層１の他方の面には、ｎ型バッ
ファ層１０を介してｐ型エミッタ層１１が形成され、こ
のｐ型エミッタ層１１にアノード電極１２が形成されて
いる。

【００２２】なお図では、説明を簡単にするため一つの
エレメント内に一つのｎ型エミッタ層がある場合を示し
たが、実際の大電力用素子ではその一つのエレメント内
に複数本のｎ型エミッタ層が形成され、したがって一つ
のエレメント内に多数本のターンオフチャネル領域が形
成される。

【００２３】この実施例によれば、ＭＣＴペレット上で
各部のターンオフチャネルのしきい値を二種に設定して
異なるしきい値のターンオフチャネルを分布させている
ため、結果的にｄｉ_G ／ｄｔの制御範囲は大きくなる。
その様子を図３に破線で示す。この様にターンオフ時、
従来に比べてｄｉ_G ／ｄｔを小さくすることによって、
電流集中を抑制して高いターンオフ能力を得ることがで
きる。また、意図的に二種のしきい値電圧を持たせるこ
とは、製造上のしきい値電圧のばらつきの影響を相対的
に減ずることになる。これもターンオフ時の電流集中を
抑制する効果に結び付く。以上の結果、この実施例によ
れば、高いターンオン能力を保ちながら高いターンオフ
能力を持つＭＣＴを得ることができる。

【００２４】図４および図５はしきい値電圧の異なるタ
ーンオフチャネルを持つエレメントＡとＢのペレット上
の配列の変形例である。これらのエレメント配列によっ
ても、先の実施例と同様の効果が期待できる。

【００２５】図６〜図８は、別の実施例のＭＣＴの一つ
のエレメントの構造を示す。それぞれ、(a) がレイアウ
ト、(b) がそのＡ―Ａ′断面図、(c) が同じくＢ−Ｂ′
断面図である。図１と対応する部分には図１と同一符号
を付して詳細な説明は省略する。先の実施例では、一つ
のエレメント内ではターンオフチャネル領域のしきい値
電圧は一定としたが、これらに実施例では、一つのエレ
メント内でターンオフチャネル領域が二種以上のしきい
値を持つように設定されている。

【００２６】例えば、図６の実施例では、閉路をなすタ
ーンオフチャネル領域８のうち、(a) のレイアウト上で
縦方向に走るチャネル領域８1 のしきい値がＶth1 に設
定され、横方向に走るチャネル領域８2 のしきい値がＶ
th1 とは異なるＶth2 に設定されている。図７の実施例
ではこのしきい値電圧の異なるチャネル領域をより細分
化している。図８の実施例の場合は、ターンオフチャネ
ル領域８に三種のしきい値を持たせている。すなわちチ
ャネル領域８1 ではＶth1 、チャネル領域８2 ではＶth
2 ，チャネル領域８3 ではＶth3 という具合にしきい値
電圧が設定されている。

【００２７】これら図６〜図８の実施例によっても、先
の実施例と同様の効果が得られる。

【００２８】図９(a) (b) (c) は、別の実施例のＭＣＴ
の一つのエレメントのレイアウトとそのＡ―Ａ′および
Ｂ−Ｂ′断面図である。これまでの実施例と異なってこ
の実施例では、一つのエレメントを取り囲むターンオン
チャネル領域９がしきい値一定ではなく、しきい値Ｖth
3 のチャネル領域９1 とこれとは異なるしきい値Ｖth4
のチャネル領域９2 とから構成されている。ターンオフ
チャネル領域８については、先の各実施例と同様に二種
以上のしきい値に設定することが好ましいが、一定でも
よい。

【００２９】この実施例によっても先の実施例と同様の
効果が得られる。すなわちターンオンチャネルをオフに
するときに、まずターンオフチャネルをオフにした後、
ターンオンチャネルのしきい値電圧の異なる領域が時間
的にずれてオフするようにゲート電圧波形を設定するこ
とによって、ターンオフ時の電流集中を抑制することが
できるからである。具体的な電圧波形は後に説明する。

【００３０】図１０(a) (b) (c) はさらに別の実施例の
ＭＣＴの隣接する二つのエレメント部分のレイアウトと
そのＡ―Ａ′断面図およびＢ−Ｂ′断面図である。この
実施例では、図９の実施例と異なり、一つのエレメント
内でターンオンチャネルのしきい値は均一であるが、隣
接する二つのエレメントの一方のターンオンチャネル領
域９1 はしきい値Ｖth3 に設定され、他方のターンオン
チャネル領域９2 はＶth3 と異なるしきい値Ｖth4 に設
定されている。この様な異なるしきい値のターンオンチ
ャネルを持つエレメントをペレット上に分散配置するこ
とによって、上記各実施例と同様の効果が得られる。

【００３１】図１１はアノード側にも絶縁ゲート構造を
導入した実施例である。ｐ型エミッタ層１１が選択的に
形成され、その中にｎ⁺ 型層１３が拡散形成され、アノ
ード電極１２はｐ型エミッタ層１１と同時にこのｎ⁺型
層１３にもコンタクトしている。そしてｐ型エミッタ層
１１の外周部をチャネル領域１６としてこの領域上にゲ
ート絶縁膜１４を介してゲート電極１５が形成されてい
る。この構造の素子においても、先の各実施例と同様に
エレメント間或いはエレメント内で各チャネル領域８，
９，１６のしきい値に所定の分布を与えることによっ
て、先の各実施例と同様の効果を得ることができる。

【００３２】以上の実施例に於いて、ｎ^- 型ベース層１
の不純物濃度ＮB （／ｃｍ³ ）と厚みＷ（cm）は、ター
ンオフ特性の向上の観点からは、 １．５×１０¹⁴＜ＮB ／Ｗ＜２．５×１０¹⁴ の範囲に設定し、またターンオン特性の向上の観点から
は、 ＮB ／Ｗ＞２．５×１０¹⁴ の範囲に設定することが好ましい。

【００３３】図１２〜図１５は本発明を適用することに
より性能向上が期待される具体的な素子構造例である。

【００３４】図１２では、厚いｐ^- 型ベースを用いて、
上面側をアノード，下面側をカソードとして、エレメン
トをストライプ状パターンをもって形成する構造を示し
ている。ＣＨ1 がターンオンチャネル、ＣＨ2 およびＣ
Ｈ3 がターンオフチャネルである。

【００３５】図１３では、ターンオンチャネル領域を制
御する第１のゲート電極７1 とターンオフチャネル領域
８を制御する第２のゲート電極７2 が別々に形成されて
いる。第１のゲート電極７1 は通常の平面型の絶縁ゲー
ト構造である。第２のゲート電極７2 はｎ型エミッタ層
３を突き抜ける深さに溝を形成してここに埋め込まれて
いる。これらの溝に沿ってその上部にｐ⁺ 型拡散層４が
形成されていて、ターンオフチャネル領域８は溝の側壁
に縦型に形成されている。

【００３６】図１４は図１３を変形した実施例である。
図１３と同様にｎ型エミッタ層３を突き抜ける形で溝が
形成され、ここに第２のゲート電極７2 がストライプパ
ターンをもって埋め込まれている。第２のゲート電極７
2 で囲まれた領域は、交互にｎ型エミッタ層として働く
部分とｐ型拡散層４が形成されてチャネル領域８が形成
される部分とが配列される。すなわちｐ型拡散層４が形
成された領域の第２のゲート電極７２で囲まれた部分に
縦型のターンオフチャネル領域８が形成される。

【００３７】図１３の構造は、埋込みゲートを採用して
いるが、ｎ型エミッタ層３とこれをｐ型ベースと短絡す
るためのターンオフチャネル領域８が形成される領域が
同じ領域にある点で従来構造と変わらない。この図１４
の実施例においては、カソード電極５に接続されてキャ
リア注入を行うｎ型エミッタ層３と、ｐ型エミッタ層４
をｐ型ベース層２と短絡するターンオフチャネル領域８
が形成される領域とは、埋込みゲート電極７によって互
いに分離されて交互に配列された構造となっている。こ
れは、微細構造のｎ型エミッタを例えば１０μｍという
微小間隔で分散配置して高い注入効率を維持しながら電
流集中を効果的に抑制する上で好ましい構造である。

【００３８】またこの図１４の実施例では、アノード側
にも埋込み構造の第３のゲート電極が形成されている。
すなわちｐ型エミッタ層１１を貫通するストライプパタ
ーンの溝が形成され、これにゲート絶縁膜１４を介して
第３のゲート電極１５が埋め込まれる。第３のゲート電
極１５で挟まれた領域はカソード側と同様に交互にｐ型
エミッタ層１１が露出する部分とｎ型拡散層１３を形成
した部分とが配置されている。ｎ型拡散層１３を形成し
た領域の溝側壁にターンオフチャネル領域１６が形成さ
れる。

【００３９】図１５は、カソード側に形成されるターン
オン用の第１のゲート電極７1 をターンオフ用の第２の
ゲート電極７2 と同様に埋込み構造とした実施例であ
る。この構造では、小さい面積に大電力用のＭＣＴエレ
メントを形成することができる。

【００４０】以上に例示した図１２〜図１５の素子構造
において、その各チャネル領域に先の各実施例で説明し
たようなしきい値分布を与えることによって、先の各実
施例と同様の効果が得られる。なお図１４，図１５の埋
込みゲート構造は、異なるしきい値電圧のチャネル領域
を分布させることをしなくても、ターンオン能力を損な
うことなくターンオフ能力を改善するという同様の効果
が得られる。これは、チャネルを縦方向に形成して、微
細エミッタをペレット内に多数に分割して、例えば１０
μｍという微小間隔で配置することができ、これによっ
て高いエミッタ注入効率を維持しながら、ターンオフ時
の電流集中を十分抑制することができるからである。

【００４１】図１６は以上の実施例のＭＣＴにおいて、
ターンオフチャネルに二つのしきい値電圧ＶthＡ，Ｖth
Ｂを与えた場合の、ターンオフゲートに印加するゲート
電圧波形とそれに対応するゲート電流波形の例である。
図に示すようにゲート電圧をしきい値電圧ＶthＡ，Ｖth
Ｂとの関係で二段階に上げることによって、ペレット内
のターンオフチャネルを時間的にずらしてオンさせる。
これにより、ペレット全面について一斉にターンオフチ
ャネルをオンする場合に比べてゲート電流の急峻な変化
と集中を緩和することができ、前述のように電流集中が
抑制される。

【００４２】図１７は、図９や図１０等の実施例のよう
にターンオンチャネルに二つのしきい値電圧ＶthＡ，Ｖ
thＢを与えた時のターンオフ時のゲート電圧波形の例で
ある。図示のようにターンオンチャネルが開いている状
態でターンオフ用ゲート電極にオフゲート電圧ＶG(OFF)
を与え、主電流がオンチャネルに集中的に流れる状態と
した後に、しきい値電圧が二種あるターンオンチャネル
のゲート電圧ＶG(ON) を段階的に下げることによって、
しきい値の異なるターンオンチャネルを時間的にずらし
てオフすることができる。これによって、ターンオフ時
の電流集中を抑制することが可能である。

【００４３】以上では、各チャネル領域のしきい値を二
種以上の異なる値に設定する方法については具体的に説
明しなかったが、これは通常のＭＯＳ技術においてよく
知られた方法を用いることができる。例えば図１８は、
一つのｎ型エミッタ層３を不純物濃度の異なる二つの拡
散層３1 ，３2 をオーバーラップさせて形成することに
より、チャネル領域８1 と８2 のしきい値を異ならせる
方法を示している。この他部分的に放射線を照射する方
法、ゲート絶縁膜の膜厚を変化させる方法等によりしき
い値に分布を持たせることができる。

【００４４】図１９は本発明のＭＣＴのターンオフ損失
を従来の素子と比較して示したものであり、図２０は同
じく最大ターンオフ電流密度を比較して示したものであ
る。

【００４５】図２１は、光トリガによるゲート駆動部２
０をペレット上に一体形成した場合の実施例である。図
示のように主電流を制御するゲート信号を外部からの光
信号により形成して供給するようにした素子に於いて
も、本発明を適用することは有効である。

【００４６】図２２は、カード側に図１４の構造を採用
し、アノード側に図１３の構造を採用した実施例のＭＣ
Ｔである。

【００４７】図２３は、図１４に示した埋込みゲート構
造をＩＧＢＴに適用した実施例である。ｎ型ベース層１
の表面に形成されるｐ型ベース層２を貫通するようにス
トライプ状パターンをもって溝が形成され、この溝にゲ
ート絶縁膜６を介してゲート電極７が埋込み形成されて
いる。この埋込みゲート電極７により挟まれた領域は、
交互にｐ型ベース層２のみの領域とその中にｎ型エミッ
タ層３が形成された領域となっている。ｎ型エミッタ層
（ソース層）３が形成された領域のｐ型ベース層２の溝
側がゲート電極７により制御されて素子のターンオンお
よびターンオフを行うチャネル領域２１となっている。
カソード電極（ソース電極）５は、ｐ型ベース層２とｎ
型エミッタ層３に同時にコンタクトするように配設され
ている。

【００４８】この実施例のＩＧＢＴにおいても、図１４
や図１５のＭＣＴと同様に、微細構造のエミッタを微小
間隔で多数配列することができ、これにより高いターン
オン能力を保ちながら、ターンオフ能力を改善すること
が可能である。また図１４や図１５と同様にチャネル領
域２１のしきい値に分布を持たせることにより、一層タ
ーンオフ能力を改善することができる。

【００４９】図２４は、図２３と逆にアノード側（ドレ
イン側）に、図２１におけるカソード側（ソース側）と
同様の埋込みゲート構造を採用した実施例のＩＧＢＴで
ある。すなわちｐ型ベース層２の表面部にｎ型ベース層
１が形成され、このｎ型ベース層１を貫通するようにス
トライプ状の溝が微小間隔で形成され、この溝内にゲー
ト絶縁膜６を介してゲート電極７が埋込み形成されてい
る。ゲート電極７が埋め込まれた領域を挟んで交互にｎ
型ベース層のみの領域とｐ型エミッタ層（ドレイン層）
１１を形成した領域が配列される。ｐ型エミッタ層１１
が形成された領域のｎ型ベース層１の側面がチャネル領
域２２となる。アノード電極（ドレイン電極）１２はｎ
型ベース層１とｐ型エミッタ層１１に同時にコンタクト
するように配設されている。

【００５０】この実施例によっても、先の実施例と同様
の効果が得られることは明らかである。

【００５１】図２５は、カソード・エミッタの接合終端
部の構造を改良した実施例のＩＧＢＴである。ｐ型ベー
ス層２内にｎ型エミッタ層３が形成され、ｎ型エミッタ
層３とｎ型ベース層１に挟まれたｐ型ベース層２の表面
部をチャネル領域２１としてこの上にゲート絶縁膜６を
介してゲート電極７が形成されている。カソード電極５
はｎ型エミッタ層３と同時にｐ型ベース層２にコンタク
トして配設されている。この基本構造は従来のＩＧＢＴ
と同じである。この実施例では、ｎ型エミッタ層３とｐ
型ベース層２の間のｐｎ接合のうち、チャネル領域２１
に繋がる部分を除く部分に溝を形成して絶縁膜２３が埋
込み形成されている。すなわち埋込み絶縁膜２３はｎ型
エミッタ層３の周囲を取り囲むように形成されている。

【００５２】この様な構造の微細カソード・エミッタを
もつ単位エレメントがペレット上に多数配列形成され
る。そして好ましくはそのチャネル領域２１を、先に説
明した実施例のように二種以上のしきい値の異なる領域
として分布させる。これによって、ｎ型エミッタ層とｐ
型ベース層間のリークが少なく、高いターンオフ能力と
高いターンオン能力を持つＩＧＢＴが得られる。

【００５３】同様の構造は、サイリスタやＭＯＳＦＥＴ
にも適用する事ができる。図２６は、図２５と同様の構
造をサイリスタに適用した実施例である。ｎ型エミッタ
層３内の表面部にターンオフ時にｎ型エミッタ層３とｐ
型ベース層２を短絡するためのｐ⁺ 型拡散層２４が形成
されており、このｐ⁺型拡散層２４の周囲に埋込み絶縁
膜２３が形成されている。

【００５４】図２７は同じくＭＯＳＦＥＴに適用した実
施例である。図２７においては便宜上、図２６等と対応
する素子領域に同じ符号を付してあるが、ＦＥＴとして
はｎ型ベース層１，ｎ型エミッタ層３はそれぞれドレイ
ン領域，ソース領域であり、カソード電極５，アノード
電極１２はそれぞれソース電極，ドレイン電極である。
これらの実施例によっても、図２５の実施例と同様の効
果が得られる。

【００５５】図２８は、図１４の構造においてアノード
側の埋込みゲート電極１５の部分を埋込み絶縁膜２３と
した実施例である。これにより、アノード側でエミッタ
の注入効率を低下させることなく、エミッタ短絡構造を
得ることができる。

【００５６】次に、ストライプ状の埋込みゲート電極を
微小間隔をもって配列形成して、その間隔と、ゲート電
極を挟んで交互に配列されるエミッタ層とベース層のベ
ース層不純物濃度との最適設計によって、高いターンオ
ン能力とターンオフ能力を実現した実施例を説明する。
なお以下の実施例においても、先の実施例で説明したよ
うに埋込み絶縁ゲート電極部のしきい値電圧をペレット
内で複数の異なる値に設定することは、有効である。

【００５７】図２９はその様な実施例のＭＣＴである。
ｐ型ベース層２に微小間隔をもってターンオフ用のスト
ライプ状の埋込みゲート電極７が形成され、埋込みゲー
ト電極７の一方に隣接するｎ型エミッタ層３と他方に隣
接するｐ型ベース層２が交互に配列された状態とする。
カソード電極５は、ｐ型ベース層２とｎ型エミッタ層３
に同時にコンタクトして配設されている。図では、ター
ンオン用ゲート電極は示されていない。

【００５８】ここで、埋込みゲート電極７の間隔は１０
μm 以下とする。ｐ型ベース層２の不純物濃度は電極と
のコンタクト部を除いて例えば、１０¹⁷／cm³ 以下とす
る。埋込み溝の深さは、溝間隔より大きいことが好まし
い。

【００５９】この実施例によれば、埋込みゲート電極７
に印加する電圧によって、その埋込みゲート電極７に挟
まれた領域のｐ型ベース層２の抵抗を実質的に大きく制
御することができ、その結果、優れたターンオフ能力と
ターンオン能力を得ることができる。このことを、図３
０および図３１を用いてより具体的に説明する。

【００６０】図３０は、埋込みゲート電極７に正のゲー
ト電圧を印加したターンオン時の状態である。この時、
ｐ型ベース層２の埋込みゲート電極７の側壁部には、反
転層が形成されて、図示のように電子が集められる。こ
の結果、埋込みゲート電極７により挟まれた狭いｐ型ベ
ース層２は実効的に高抵抗になり、ｐ型エミッタ層１１
から注入された正孔がｐ型ベース層２を抜けてカソード
電極５に到達しにくくなる。その結果、エミッタ短絡構
造の効果が半減して、ｎ型エミッタ層３からの電子注入
効率は高いものとなる。

【００６１】一方、ターンオフ時、埋込みゲート電極７
に負の電圧を印加した時には、図３１に示すように、埋
込みゲート電極７の周囲にホール蓄積層が形成される。
これにより、ｐ型ベース層２の埋込みゲート電極７で挟
まれた領域の抵抗が低くなる。そしてｎ型ベース層１中
のホールはｐ型ベース層２を通って速やかにカソード電
極５に排出される。またｎ型エミッタ層３が形成された
領域ではやはり、ｐ型ベース層２の溝側壁部にホール蓄
積層が形成されるために、ｎ型エミッタ層３からの電子
注入が抑制される。以上により、高速のターンオフ動作
が行われる。

【００６２】図３２は、図３１の実施例を変形してアノ
ード側にも同様の埋込み絶縁ゲート構造を設けた実施例
である。ｎ⁻ 型ベース層１のアノード側にはｎ型バッ
ファ層１０が形成され、これにストライプ状の複数本の
溝が微小間隔をもって形成されて、ゲート電極１５が埋
込み形成されている。埋込み絶縁ゲート電極１５の間に
は、交互にｐ型エミッタ層１１が形成された領域とｎ型
バッファ層１０が露出した領域が配列されている。

【００６３】この実施例によれば、カソード側のみなら
ず、アノード側についても、ターンオン時の高いキャリ
ア注入効率の確保とターンオフ時の効果的なエミッタ短
絡が実現される。

【００６４】図３３は、図３２の構造に対して更に、タ
ーンオン用のゲート電極を埋込み構造をもって形成した
実施例である。ターンオフ用の埋込みゲート電極７2 ，
１５2 は図３２と同様である。カソード側には、ターン
オフ用埋込み絶縁ゲート電極７2 と別に、ｐ型ベース層
２を突き抜ける深さに溝が形成されてこれにターンオン
用絶縁ゲート電極７1 が埋込み形成されている。ターン
オンチャネルとなるゲート電極７1 の側壁部のｐ型ベー
ス層２表面にはｎ型ソース層３０が形成されている。ア
ノード側についても、ｎ型バッファ層１０を貫通する溝
が形成されて、これにターンオン用絶縁ゲート電極１５
1 が埋込み形成されている。ターンオンチャネルとなる
ゲート電極１５1 の側壁部のｎ型バッファ層１０の表面
にはｐ型ソース層３５が形成されている。

【００６５】図３４は、図２９の構造を基本として、こ
れに平面構造のターンオン用絶縁ゲート電極を設けた実
施例である。ｐ型ベース層２の周辺部に、ｎ型エミッタ
層３と短絡されるｎ型ソース層３０が形成され、このｎ
型ソース層３０とｎ型ベース層１により挟まれた領域の
ｐ型ベース層２の表面部を覆うようにターンオン用の絶
縁ゲート電極７1 が形成されている。

【００６６】図３５は、図２９の実施例を変形した実施
例である。ｐ型ベース層２の埋込み絶縁ゲート電極７に
より挟まれた領域に高抵抗のｐ^- 型チャネル層３１が形
成され、その表面に交互にｎ型エミッタ層３と高濃度ｐ
型層３２が配列形成されている。ｐ^- 型チャネル層３１
はたとえば、不純物濃度が１０¹⁵／cm³ 以下に設定され
る。

【００６７】この実施例によれば、図２９に比べて更
に、絶縁ゲート駆動によるターンオン時のホールのｐ型
ベース層からカソード電極への流出抑制とｎ型エミッタ
からの電子注入効率の向上、ターンオフ時のホール排出
効率の向上とｎ型エミッタ層からの電子注入の抑制が効
果的に行われる。

【００６８】図３６は、図３２の実施例について、カソ
ード側，アノード側共に高抵抗のチャネル層を設けた実
施例である。カソード側の構造は、図３５と同じであ
る。アノード側についても、埋込みゲート電極１５間に
高抵抗のｎ^-型チャネル層３３が形成され、その表面に
ｐ型エミッタ層１１と高濃度ｎ型層３４が交互に配列形
成されている。

【００６９】この実施例によって、一層優れたターンオ
フ能力とターンオン能力を実現することができる。

【００７０】図３７は、図３３の実施例の構造に図３６
の実施例と同様の構造を適用した実施例である。

【００７１】図３８は、図３５の実施例におけるｎ^- 型
ベース層１の部分をｐ^- 型ベース層３７に置き換え、ｐ
型エミッタ層１１の部分をｎ⁺ 型ドレイン層３８に置き
換えて、トランジスタを構成した実施例である。ｎ^- 型
ベース層１をそのまま用いても、トランジスタ動作す
る。

【００７２】図３９は、埋込み絶縁ゲート電極７をｎ^-
型ベース層１に達する深さに形成して、埋込み絶縁ゲー
ト電極７の間に交互にｎ⁺ 型エミッタ層３とｐ⁺ 型ベー
ス層２を形成して、ＳＩサイリスタを構成した実施例で
ある。

【００７３】図４０は、図３９の実施例を変形して、ア
ノード側にも同様にｎ^- 型ベース層１に達する深さの埋
込み絶縁ゲート電極１５を形成した実施例である。

【００７４】図４１は、埋込み絶縁ゲート電極７がｐ型
ベース層２を貫通する状態に形成され、埋込みゲート電
極７により挟まれた領域にｎ型エミッタ層３とｐ⁺ 型ベ
ース層３２が形成された実施例を３次元的に展開して示
す図である。

【００７５】これら図３７〜図４１の実施例によって
も、優れたターンオン能力を維持しながら、高いターン
オフ能力を得ることができる。

【００７６】図４２〜図４６は、ターンオフ用埋込み絶
縁ゲート電極配列の両端部にターンオン用埋込み絶縁ゲ
ート電極を配置した実施例のＭＣＴについて、詳細なレ
イアウトと断面構造を示したものである。図４２がカソ
ード側のレイアウトであり、図４３，図４４，図４５お
よび図４６はそれぞれ、図４２のＡ−Ａ′，Ｂ−Ｂ′，
Ｃ−Ｃ′およびＤ−Ｄ′断面図である。

【００７７】埋込み絶縁ゲート電極は、図４２に示すよ
うに微細間隔のストライプ状パターンをもって配列され
ている。ターンオフ用絶縁ゲート電極７2 は、図４３に
示すようにｐ型ベース層２内に止まる深さに形成され
て、それらの間にはｐ^- 型チャネル層３１が形成され、
このｐ^- 型チャネル層３１の表面に交互にｎ型エミッタ
層３とｐ⁺ 型ベース層３２が形成される。この様なター
ンオフ用埋込み絶縁ゲート電極７2 の配列の両端部にｎ
^- 型ベース層１に達する深さのターンオン用埋込み絶縁
ゲート電極７1 が形成されている。これらの絶縁ゲート
電極７1 ，７2 は実際には、図４５に示すようにストラ
イプ状ゲート電極端部で素子表面に共通に引き出され
る。カソード電極５は、この様な埋込み絶縁ゲート電極
７の間のｎ型エミッタ層３にコンタクトし（図４４）、
またｐ⁺ 型ベース層３２にコンタクトするように、素子
全面に配設されている。

【００７８】

【発明の効果】以上説明したように本発明によれば、絶
縁ゲート部のしきい値の分布、埋込み絶縁ゲート電極の
微細間隔をもった配列、ストライプ状の微細寸法で交互
に配列されるエミッタ層とベース層の間への絶縁膜埋込
み等によって、高いターンオン能力とターンオフ能力を
両立させた絶縁ゲート付きの電力用半導体素子を得る事
ができる。

【図面の簡単な説明】

【図１】ターンオフチャネルにしきい値分布を与えた本
発明の一実施例のＭＣＴを示すレイアウトと断面図。

【図２】同実施例の一つのエレメントのレイアウト図。

【図３】電流駆動型のＧＴＯとＭＣＴのターンオフ時の
ゲート電流波形を示す図。

【図４】ターンオフチャネルにしきい値分布を与えた他
の実施例のＭＣＴのレイアウトを示す図。

【図５】ターンオフチャネルにしきい値分布を与えたさ
らに他の実施例のＭＣＴのレイアウトを示す図。

【図６】ターンオフチャネルにしきい値分布を与えた他
の実施例のＭＣＴの要部構造を示す図。

【図７】ターンオフチャネルにしきい値分布を与えた他
の実施例のＭＣＴの要部構造を示す図。

【図８】ターンオフチャネルにしきい値分布を与えた他
の実施例のＭＣＴの要部構造を示す図。

【図９】ターンオフチャネルにしきい値分布を与えた他
の実施例のＭＣＴの要部構造を示す図。

【図１０】ターンオフチャネルにしきい値分布を与えた
他の実施例のＭＣＴの要部構造を示す図。

【図１１】アノード側に絶縁ゲート構造を導入した実施
例のＭＣＴの要部構造を示す図。

【図１２】本発明を適用するに適した素子構造例を示す
図。

【図１３】ターンオフ用ゲートを埋込み構造とした実施
例のＭＣＴを示す図。

【図１４】さらに改良した埋込みゲート構造を採用した
実施例のＭＣＴを示す図。

【図１５】さらに改良した埋込みゲート構造を採用した
実施例のＭＣＴを示す図。

【図１６】図１の実施例のＭＣＴでのターンオフ用ゲー
ト電圧波形とゲート電流波形の例を示す図。

【図１７】図９の実施例のＭＣＴでのターンオフ用ゲー
ト電圧波形の例を示す図。

【図１８】しきい値電圧分布を与える一方法を説明する
ための図。

【図１９】本発明によるターンオフ損失を従来例と比較
して示す図。

【図２０】同じく最大ターンオフ電流密度を従来例と比
較して示す図。

【図２１】光トリガによるゲート駆動部を集積した実施
例のＭＣＴを示す図。

【図２２】図１４を変形した実施例のＭＣＴを示す図、

【図２３】カソード側に埋込み絶縁ゲート構造を採用し
た実施例のＩＧＢＴを示す図。

【図２４】アノード側に埋込み絶縁ゲート構造を採用し
た実施例のＩＧＢＴを示す図。

【図２５】エミッタ接合終端部に埋込み絶縁膜構造を用
いた実施例のＩＧＢＴを示す図。

【図２６】同様の埋込み絶縁膜構造を採用した実施例の
サイリスタを示す図。

【図２７】同様の埋込み絶縁膜構造を採用した実施例の
ＭＯＳＦＥＴを示す図。

【図２８】エミッタ注入効率を下げないエミッタ短絡構
造の実施例を示す図。

【図２９】同じくエミッタ注入効率を下げないエミッタ
短絡構造の実施例を示す図。

【図３０】図２９の素子のターンオン時のキャリアの様
子を示す図。

【図３１】図２９の素子のターンオフ時のキャリアの様
子を示す図。

【図３２】両面埋込み絶縁ゲート構造とした実施例のＭ
ＣＴを示す図。

【図３３】図３２に加えてターンオン用埋込み絶縁ゲー
トを設けた実施例のＭＣＴを示す図。

【図３４】ターンオン用絶縁ゲート電極を平面構造とし
た実施例のＭＣＴを示す図。

【図３５】図２９の実施例に低濃度チャネル層を設けた
実施例のＭＣＴを示す図。

【図３６】両面埋込み絶縁ゲート構造でかつ低濃度チャ
ネル層を設けた実施例のＭＣＴを示す図。

【図３７】図３６にターンオン用埋込み絶縁ゲートを設
けた実施例を示す図。

【図３８】埋込み絶縁ゲート構造のトランジスタの実施
例を示す図。

【図３９】埋込み絶縁ゲート構造のＳＩサイリスタの実
施例を示す図。

【図４０】両面埋込み絶縁ゲート構造としたＳＩサイリ
スタの実施例を示す図。

【図４１】埋込み絶縁ゲート構造のＭＣＴの実施例の３
次元構造を示す図。

【図４２】埋込み絶縁ゲート構造のＭＣＴの実施例のよ
り具体的なレイアウトを示す図。

【図４３】図４２のＡ−Ａ′断面図。

【図４４】図４２のＢ−Ｂ′断面図。

【図４５】図４２のＣ−Ｃ′断面図。

【図４６】図４２のＤ−Ｄ′断面図。

【符号の説明】

１…ｎ型ベース層、 ２…ｐ型ベース層、 ３…ｎ型エミッタ層、 ４…ｐ⁺ 型ソース層、 ５…カソード電極、 ６…ゲート絶縁膜、 ７…ゲート電極、 ８…ターンオフ用チャネル領域、 ９…ターンオン用チャネル領域、 １０…ｎ型バッファ層、 １１…ｐ型エミッタ層、 １２…アノード電極、 １３…ｎ⁺ 型ソース層、 １４…ゲート絶縁膜、 １５…ゲート電極、 １６…ターンオフ用チャネル領域、 ２０…光トリガ駆動部、 ２１，２２…チャネル領域、 ２３…埋込み絶縁膜。 ３０…ｎ型ソース層、 ３１…ｐ^- 型チャネル層、 ３２…ｐ⁺ 型層、 ３３…ｎ^- 型チャネル層、 ３４…ｎ⁺ 型層、 ３５…ｐ型ソース層、 ３７…ｐ^- 型ベース層、 ３８…ｎ⁺ 型ドレイン層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平５−41515（ＪＰ，Ａ) 特開 平４−207083（ＪＰ，Ａ) 特開 平３−58482（ＪＰ，Ａ) 特開 平３−34372（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特開 昭60−53078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/74

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ターンオフ用またはターンオン用の少なく
   とも一方のゲート部を絶縁ゲート構造として半導体素子
   ペレット上に分散させて配置した電力用半導体素子にお
   いて、ターンオン用またはターンオフ用の少なくとも一
   方のゲート部を、ペレット上各部で二種以上の異なるし
   きい値電圧を持たせて分布させたことを特徴とする絶縁
   ゲート付き電力用半導体素子。
2. 【請求項２】ターンオフ用またはターンオン用の少なく
   とも一方のゲート部を絶縁ゲート構造として半導体素子
   ペレット上に分散させて配置した電力用半導体素子にお
   いて、ターンオン用またはターンオフ用の少なくとも一
   方のゲート部をストライプ状パターンの埋込み絶縁ゲー
   ト構造として、この埋込み絶縁ゲートの一方に隣接する
   キャリア排出チャネルが形成される領域と他方に隣接す
   るエミッタ領域とが微小間隔をもって交互に配列されて
   いることを特徴とする絶縁ゲート付き電力用半導体素
   子。
3. 【請求項３】ターンオフ用またはターンオン用の少なく
   とも一方のゲート部を絶縁ゲート構造として半導体素子
   ペレット上に分散させて配置した電力用半導体素子にお
   いて、エミッタ電極側に接してオン時にキャリア注入を
   行うエミッタ層とターンオフ時にキャリア排出を行うベ
   ース層とが微小間隔をもって交互に配列配列され、かつ
   これらのエミッタ層とベース層の間に絶縁膜が埋込み形
   成されていることを特徴とする絶縁ゲート付き電力用半
   導体素子。
4. 【請求項４】ターンオフ用またはターンオン用の少なく
   とも一方のゲート部を絶縁ゲート構造として半導体素子
   ペレット上に分散させて配置した電力用半導体素子にお
   いて、少なくともターンオフ用のゲート部が複数本のス
   トライプ状パターンを持った埋込み絶縁ゲート構造とし
   て配列され、各埋込み絶縁ゲートの一方に隣接するベー
   ス領域と他方に隣接するエミッタ領域とが交互に配列さ
   れ、かつ埋込み絶縁ゲートに印加する電圧によって、キ
   ャリア引出し抵抗が制御されるように、埋込み 絶縁ゲー
   ト間のベース層の幅と埋込み絶縁ゲート間のベース層の
   不純物濃度とが設定されていることを特徴とする絶縁ゲ
   ート付き電力用半導体素子。