JP2005011915A - 半導体装置、半導体回路モジュールおよびその製造方法 - Google Patents

半導体装置、半導体回路モジュールおよびその製造方法 Download PDF

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Abstract

【課題】本願の目的は、ＳｉＣないしは（ＳｉＧｅ）Ｃの積層構造を用いて、高周波増幅用半導体装置をＳｉ層上に形成し、更にＳｉ集積回路との一体化を実現することにある。
【解決手段】本願の骨子は、Ｓｉ層上に化学量論比が大略１：１である（ＳｉＧｅ）Ｃ層を局所的に形成し、これら積層構造内部に広禁制帯幅半導体装置を製造し、上記積層構造が形成されない領域にＳｉ半導体集積回路を形成する。広禁制帯幅半導体装置により素子の高周波大電力動作が可能となり、Ｓｉ集積回路を混載することにより高機能を実現する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の内の少なくともいずれか一方、及び炭素（Ｃ）を必須の構成元素として含む複数の単結晶半導体層を有する半導体装置及びその製造方法に関するものである。本発明の半導体装置は、無線通信装置に用いられる高周波増幅用半導体装置及び集積回路に適用して有効な技術であり、更には、特に準ミリ波よりミリ波領域の無線通信用、広禁制帯幅半導体装置に用いて有用である。
【０００２】
【従来の技術】
近年の移動体通信端末やインターネット通信の急速な普及に伴い、無線通信容量も年を追う毎に急激な増加を続けている。この為無線通信での必要帯域幅が広がり、必然的により高い周波数帯域、即ち、準ミリ波からミリ波領域での一般消費者向け通信装置の需要増大が見込まれている。このような周波数帯域での電子回路に用いられる半導体装置は、これまでＧａＡｓに代表される化合物半導体材料を用いるものが中心であった。最近では、ＧａＡｓに比べてより禁制帯幅が広く、電子輸送特性も良好であるＳｉカーバイド（以下、ＳｉＣと略記する）がより高周波で高い電力密度を取り扱うことが出来るため有望視されている。
【０００３】
従来のＳｉ、Ｇｅ、Ｃを含んだ単結晶半導体層の形成方法は、例えば特許文献１に報告がある。この従来例での製造方法では、Ｓｉ原子を含むガス状原料及びＣ原子を含むガス状原料及びＧｅ原子を含むガス状原料を用いる。更に、気相反応が無視できる１０− ２Ｔｏｒｒ以下の真空度で、こうしたガス状原料を熱分解によってＣ及びＧｅを含むＳｉエピタキシャル層を成長させている。又、この従来例には、少なくとも表面に、Ｓｉ層及びこのＳｉ層上にマスクパターンが形成された基板を、気相成長容器内に配置し、気相反応が無視できる真空度で前記基板表面に、Ｓｉ原子を含むガス状原料、及びＣ原子を含むガス状原料、及びＧｅ原子を含むガス状原料を同時に照射して、Ｃ及びＧｅを含むＳｉ層を、前記基板上のＳｉ層が露出した領域のみに選択的に成長させることが示されている。
【０００４】
又、単一の原料ガスを用いてＳｉ、Ｇｅ、Ｃからなる単結晶層を形成する方法の例が非特許文献１に見られる。原料ガスとして、テトラキスゲルマ（Ｇｅ（Ｓｉ（ＣＨ３）３）４）を用いることにより、Ｇｅ組成比が１３％、Ｃ組成比が５０％の多結晶層を成長させている。
【０００５】
更に、Ｓｉ、Ｇｅ、Ｃを含んだ単結晶半導体層を用いた半導体装置の従来例も特許文献２に見られる。この例のバイポーラトランジスタの断面構造を図１９に示す。ｐ型Ｓｉ基板１０１上に高濃度ｎ型Ｓｉ領域１０２を成長させ、その上にベース領域となるｐ型ＳｉＧｅ層１０４とエミッタ領域となるｎ型ＳｉＧｅＣ混晶１０５を成長させる。これらコレクタ、ベース、エミッタの各接合界面は転移が発生しないようにＵＨＶ／ＣＶＤ法等の方法により形成する。エピタキシャル成長の原料ガスとしては、シラン、ジシラン、メチルシラン等の有機シラン、もしくはメチルゲルマン等の有機ゲルマン及び場合によりエチレンを使用する。ドーピングガスとしてはｎ型不純物としてヒ素、リンなどを、ｐ型不純物としてボロンなどを使用する。
【０００６】
【特許文献１】
特許公報第２７９８５７６号（段落１０、図１）
【特許文献２】
特開平９−２８３５３３号公報（段落２５、図６）
【非特許文献１】
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．６５、ｐｐ．２９６０、１９９４
【０００７】
【発明が解決しようとする課題】
ＳｉＣは、融点が高いため、Ｓｉ基板のように、引き上げ法により大口径基板を作製することが非常に困難である。その為、原料を昇華させて基板を形成する方法が用いられる。しかし、この方法を用いても結晶品質が高く、面積の大きな基板が得られないという難点があった。
【０００８】
又、通信用半導体集積回路においては、全ての回路が高周波領域の信号を取り扱うわけではなく、低い周波数領域で大容量の情報処理を必要とする集積回路も必要となる。この部分は従来からのＳｉ半導体集積回路を用いることが最適であり、従って、上記ＳｉＣ半導体装置とＳｉ半導体装置を組み合わせた集積回路とすることが望ましい。この場合、一つのモジュール内に個別の半導体チップを実装することも可能であるが、同一基板上に両方の半導体装置を製造する方がより望ましい。これを実現するためにはＳｉ基板上にＳｉＣ層を形成する必要がある。
【０００９】
更に、前述したＳｉ、Ｇｅ、Ｃを含んだ単結晶半導体層を用いた従来の半導体装置では、含まれているＣの量が少なく、閃亜鉛構造ではなくダイヤモンド構造となっている。ダイヤモンド構造であるＳｉやＳｉＧｅ混晶中のＣの固溶度は数％以下であるため、Ｃ組成比を増加させると結晶性が悪化するという難点がある。
【００１０】
これまで一般的に報告されている製造方法には、上述した一般的な結晶性などに関する難点の外に、半導体装置を構成する際の次のような難点も挙げることが出来る。ＳｉＣを活性層に用いた半導体装置においては、ＳｉＣを高濃度のｐ型にドーピングすることが困難な為に、バイポーラトランジスタのベース抵抗ができないことや、電界効果トランジスタの高速動作に必須である短チャネル素子の製造が困難となるという難点がある。
【００１１】
更に、電界効果型半導体装置における難点は、ＳｉＣ表面に形成するゲート絶縁膜の品質が悪いためにＳｉＣ半導体に本来期待させる高速動作特性が実現できない点にあった。
【００１２】
そこで、本発明の目的は、Ｓｉ基板上にＳｉとＧｅとＣからなる単結晶層を結晶性が良く、Ｓｉ系もしくはＳｉＧｅ系半導体装置との組み合わせが可能な半導体装置を提供すること、及びその形成方法を提供することにある。更には、本発明は前記単結晶層の膜厚を薄くすることが可能とする。
【００１３】
本発明の他の目的は、ＳｉとＧｅの少なくともいずれか一方とＣとを含有する複数の単結晶層を用いた半導体装置において、禁制帯幅を変化させることにより本来の高速特性を発揮できるためのヘテロ構造をもつ半導体装置の製造技術を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係る半導体装置は次のような特徴を有する。即ち、例えば図１の典型的な例を参酌すれば、Ｓｉ単結晶基板１上に設けられた絶縁膜２の開口部６内に、少なくとも第１の単結晶層３及び第２の単結晶層４を形成した半導体装置となす。そして、第１の単結晶層３と第２の単結晶層４とは、共にＳｉとＧｅのいずれか一方或いは両方と、Ｃとをその必須の構成成分としており、且つ、ＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃであり、且つ第１の単結晶層と第２の単結晶層の禁制帯幅が異なることを特徴とするものである。
【００１５】
即ち、本発明は、第１に、Ｓｉ単結晶基体に局所的に当該半導体層を選択成長させることが肝要である。半導体層の成長面積を制御することによって、成長した半導体層の歪みを緩和するのである。結果として、当該半導体層での格子欠陥密度を低下させることが可能となる。尚、本発明においては、Ｓｉ単結晶基板以外に、Ｓｉ単結晶層を有する基板を結晶成長用に基板として用いることが出来る。Ｓｉ単結晶層を有する基板の代表的な例は、例えばＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。更に、例えば、半導体基板上に所望のエピタキシャル層を形成し、本発明における結晶成長用の基板として用いることも可能である。本願明細書では、こうした諸基板を含め本願明細書では、本発明に適用可能なＳｉ単結晶層を有する基板のことを「Ｓｉ半導体基体」と称する。
【００１６】
本願発明の別な観点は、Ｓｉ半導体基体１上に設けられた絶縁膜２の開口部内に形成された第１の単結晶層３及び第２の単結晶層４に加えて、更に、第３の単結晶層を有する半導体装置であって、第１の単結晶層３と第２の単結晶層４と第３の単結晶層は共にＳｉとＧｅのいずれか一方或いは両方とＣとをその必須の構成成分としており、且つ、ＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃであり、第１の単結晶層と第２の単結晶層と第３の単結晶のうち少なくとも一つは禁制帯幅が異なることを特徴とするものである。
【００１７】
本願発明の前記局所的に結晶成長させる半導体層は、当該半導体装置の要請によって、少なくとも２層、３層或いは更に複数層など選択される。例えば、当該半導体装置が、電界効果型半導体装置或いはヘテロ接合バイポーラ型半導体装置である場合によって、前記局所的に結晶成長させる半導体層を選択する。前記第１、第２、及び第３の各単結晶層の選択の例はこうした半導体装置の要請によって選択される。
【００１８】
更に、本願発明を適用することによって、例えばＳｉＣ系或いは（ＳｉＧｅ）Ｃ系を用いたエンハンスメント型の電界効果型半導体装置の実現を可能とする。これら材料系のエンハンスメント型電界効果型半導体装置の製造はこれまで実際的に困難であったものである。
【００１９】
上述の半導体装置に関する趣旨から、前記第２の単結晶層と第３の単結晶層の導電型が異なっていれば好適である。更に、前記第２の単結晶層の禁制帯幅が第３の単結晶層の禁制帯幅よりも小さくすればよい。
【００２０】
本発明の構成においては、禁制帯幅の小さい半導体層（即ち、第２の単結晶層）をチャネルとする為に、禁制帯幅の大きい半導体層（即ち、第３の単結晶層）をバリア層として、電子を前記第２の単結晶層に閉じ込めることが可能となる。この際、前記両半導体層の導電型が異なっておれば良好なオンーオフ特性を得ることが出来る。より具体的な例は実施例４をもって説明する。
【００２１】
前記第２の単結晶層上にゲート電極を設け、しかも前記第１の単結晶層ないしは第２の単結晶層のいずれか一方或いは両方で、前記ゲート電極に相対する部分に電流が流れるチャネルを形成し、前記第１の単結晶層と第２の単結晶層から形成されるヘテロ接合部の主面内に、チャネルと電気的接触を図るようにソース及びドレイン領域を形成すれば、電界効果型半導体装置として好適である。
【００２２】
又、前記第１の単結晶層ないしは第２の単結晶層のうちで、禁制帯幅が小さい層内にチャネルを形成し、且つ、禁制帯幅の大きい層を前記チャネル層の上部に形成してバリア層とし、更に、その上部にゲート電極を形成して、埋込チャネル構造とすることが可能である。
【００２３】
又、ｐ型にドーピングされたＳｉ半導体基板上に開口部を有する絶縁膜を形成し、この開口部内に第１の単結晶層を形成し、第１の単結晶層上に第２の単結晶層を形成し、これらの一方或いは両方を含んだ積層構造とし、前記第２の単結晶層上にゲート電極を形成し、前記第１の単結晶層ないしは第２の単結晶層のいずれか一方或いは両方に、前記ゲート電極に相対する部分に電流が流れるチャネルを形成し、前記積層構造の主面内に、チャネルと電気的接触を図るようにソース及びドレイン領域を形成すれば好適である。
【００２４】
この時、前記第１の単結晶層と前記第２の単結晶層が、ＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層とすればよい。
【００２５】
前記いずれかの半導体装置において、前記Ｓｉ半導体基板と前記第１の単結晶層の間に、ＳｉとＧｅのいずれか一方あるいは両方とＣとを必須の構成成分とするＳｉＧｅＣ層を設け、前記Ｓｉ半導体基板の格子定数と前記第１の単結晶層の格子定数との間の格子定数に順次変化させれば好適である。即ち、この例では、前記ＳｉＧｅＣ層がいわゆるバッファ層として用いられている。
【００２６】
前記いずれかの半導体装置において、前記Ｓｉ半導体基板の面方位を略（１００）とすれば好適である。
【００２７】
（ＳｉＧｅ）Ｃには結晶多形（即ち、組成が同じであるが結晶構造がことなるもの）がある。この為、Ｓｉ（１００）を基板とすると、所望の（ＳｉＧｅ）Ｃ結晶が成長し易い利点がある。更に、Ｓｉ（１００）基板を用いることは、Ｓｉ半導体素子が（１００）面上に形成する事で最良の特性を得ることが出来る利点も有する。勿論、本発明は他の結晶面を用いても良いことは云うまでもない。
【００２８】
前記本発明の課題の欄に説明したように、Ｓｉを動作活性層に用いた半導体装置と、特に高周波信号を処理する半導体装置とを合わせて用いる集積回路における、一方の半導体装置に本願発明を用いることが極めて有用である。即ち、前記いずれかの半導体装置と、Ｓｉを動作活性層に用いた半導体装置とが、同一の支持基板上に形成されている例である。
【００２９】
前記本発明のいずれかの半導体装置ないしは半導体集積回路を主要構成部品として半導体回路モジュールを構成し、例えば通信用半導体集積回路を提供することが出来る。
【００３０】
次に、製造方法について、説明する。本発明に係る半導体装置の製造方法の骨子は、前述の半導体装置に対応して次の工程を取る。即ち、Ｓｉ半導体基板上に開口部を有する絶縁膜を形成する工程と、前記開口部内に第１の単結晶層を形成する工程と、前記第１の単結晶層上に第２の単結晶層を形成する工程とを備え、前記第１の単結晶層と第２の単結晶層はＳｉとＧｅのいずれか一方或いは両方とＣとを主成分とし、且つＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層とし、且つ前記第１の単結晶層と第２の単結晶層の禁制帯幅が異なることを特徴とするものである。
【００３１】
更に、別な半導体装置の製造方法は、Ｓｉ半導体基板上に開口部を有する絶縁膜を形成する工程と、前記開口部内に第１の単結晶層を形成する工程と、該第１の単結晶層上に第２の単結晶層を形成する工程と、前記第２の単結晶層上に第３の単結晶層を形成する工程とを備え、前記第１の単結晶層と第２の単結晶層と第３の単結晶層はＳｉとＧｅのいずれか一方あるいは両方とＣとを主成分とし、且つＳｉとＧｅの和とＣの化学量論比が大略１：１である単結晶（ＳｉＧｅ）Ｃ層とし、且つ前記第１の単結晶層と第２の単結晶層と第３の単結晶層のうち少なくとも一つは禁制帯幅が異なるようにすればよい。
【００３２】
本発明の製造方法において、肝要なことは、当該半導体各層のエピタキシャル成長に、Ｓｉ原子とＣ原子との結合を有する有機ガスを用いることであり、更には、Ｇｅ原子とＣ原子との結合を有する有機ガスを原料ガスとして用いることである。こうして、（ＳｉＧｅ）Ｃ層を結晶成長させると、Ｓｉ−Ｃ結合及びＧｅ−Ｃ結合を保ったまま結晶成長させることが可能となる。このことによって、ＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層を得ることが可能となる。
【００３３】
前記多層構造のエピタキシャル成長における、成長温度は、勿論原料ガスの種類、成長速度の要請などに依存するが、５００℃より９００℃が多用される。更に、前記エピタキシャル成長の成長圧力も、同様に原料ガスの種類、成長速度の要請などに依存するが、０．１Ｐａより１００００Ｐａが多用される。
【００３４】
【発明の実施の形態】
本発明に係る半導体装置の好適な実施の形態は、次の通りである。即ち、単結晶（ＳｉＧｅ）Ｃ層からなる多層構造の形成は、開口部を有する絶縁膜を用いて、この開口部内に多層構造を形成する方法が実際的である。
【００３５】
Ｓｉ基板上に開口部を有する絶縁膜を形成し、この開口部内に、ＳｉとＧｅとＣとを必須の構成成分とし且つＳｉとＧｅの和とＣとの化学量論比が、ほぼ１：１である複数の単結晶（ＳｉＧｅ）Ｃ層からなる多層構造を形成する。そして、この多層構造を構成している複数の単結晶（ＳｉＧｅ）Ｃ層に禁制帯幅の異なるものを含むものである。即ち、この多層構造にヘテロ接合を有するのである。
【００３６】
このように化学量論比をほぼ１：１に保つことにより、単結晶（ＳｉＧｅ）Ｃは閃亜鉛鉱構造を保ったまま成長するため、単結晶層の結晶性を向上することができる。従って、当該半導体装置のリーク電流の発生を抑制し、歩留まりを向上することが可能となる。しかも、ＳｉとＧｅの組成比を制御して禁制帯幅を変化させることにより、Ｓｉよりも禁制帯幅が広い半導体でヘテロ構造を作製することができる。従って、ＳｉＣ結晶が本来持つ高飽和電子速度、高降伏電界の特性を満たしつつ、一方では、（ＳｉＧｅ）Ｃ結晶の成長によってＳｉＣ結晶とのヘテロ接合を実現可能とする。こうして、本発明に係る半導体装置では、高速化と高耐圧化の両立が可能となす。
【００３７】
又、本発明に係る半導体装置の製造方法の好適な実施の形態は、上記単結晶（ＳｉＧｅ）Ｃ層を形成するときの原料をＳｉ原子とＣ原子の結合を有するガス、及びＧｅ原子とＣ原子の結合を有するガスを用いることを特徴とする。このような成長方法により、Ｓｉ−Ｃ結合およびＧｅ−Ｃ結合を保ったまま（ＳｉＧｅ）Ｃ層が成長するため、閃亜鉛鉱構造を維持したまま成長しやすくなり、成長した単結晶層の結晶性を向上することができる。
【００３８】
更に、本発明に係る半導体装置の製造方法の好適な実施の形態は、上記多層構造を構成する単結晶（ＳｉＧｅ）Ｃ層をエピタキシャル成長によって形成するときの温度が５００℃以上９００℃以下で、形成するときの圧力が１００００Ｐａを越えないことを特徴とする。このようなエピタキシャル成長条件で行うことにより、単結晶層を形成する際、選択性を保った状態で開口部内に単結晶（ＳｉＧｅ）Ｃ層を形成することができる。
【００３９】
［従来の製造方法との比較検討］
一般に、これまでのＳｉ、Ｇｅ、Ｃを含んだ単結晶半導体層の形成方法は、報告されているものでは、Ｓｉを含むガス状原料とＣを含むガス状原料とＧｅとを含むガス状原料とを用いることにより成長を行っている。この場合、Ｃがクラスタリングを起こしやすく、大量の結晶欠陥が発生するという難点がある。それは、Ｃが作る共有結合が、ＳｉやＧｅの共有結合と比較して、その結合が非常に強いためである。
【００４０】
又、前述した単一の原料ガスを用いてＳｉ、Ｇｅ、Ｃからなる単結晶層を形成する従来の成長方法では、単一のガスが分解して成長が進行する為、成長に寄与するＳｉ、Ｇｅ、Ｃの割合が同じであり、成長した半導体層中のＧｅ組成比やＣ組成比を制御することができない。従って、組成比の異なる多層膜を用いたヘテロ構造を形成することができないという難点がある。
【００４１】
本願発明では、上述のように、Ｓｉ原子とＣ原子の結合を有する有機ガス、及びＧｅ原子とＣ原子の結合を有する有機ガスを用いるエピタキシャル成長方法により、Ｓｉ−Ｃ結合及びＧｅ−Ｃ結合を保ったまま（ＳｉＧｅ）Ｃ層が成長するため、これら諸難点を回避することが可能となった。
【００４２】
次に、本発明に係る半導体装置及びその製造方法の更に具体的な実施例につき、添付図面を参照しながら以下詳細に説明する。
【００４３】
＜実施例１＞
図１は、本発明の半導体装置の一つの実施例を示す断面図である。Ｓｉ基板１上に、シリコン酸化膜からなる開口部６を有する絶縁膜２を形成する。この絶縁膜の開口部６内に、ｎ型（ＳｉＧｅ）Ｃ層３、ｐ型（ＳｉＧｅ）Ｃ層４を順次形成する。この例では、ｎ型（ＳｉＧｅ）Ｃ層３が本願明細書における第１の半導体単結晶層、ｐ型（ＳｉＧｅ）Ｃ層４が本願明細書における第２の半導体単結晶層に相当する。尚、前記第１の単結晶層と前記第２の単結晶層とはＳｉとＧｅのいずれか一方あるいは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層であれば良いことは、前述した通りである。
【００４４】
以下、本例を基に、本発明に関わる半導体単結晶層の成長方法の詳細を説明する。ここに説明した成長方法は、他の実施例は勿論、本発明における半導体単結晶層の成長方法に当然適用されるものである。図２０に結晶成長装置の概略ブロック図を示す。ロードロック室１１０、搬送室１１１、成長室１（１１２）及び成長室２（１１３）（１１３）より構成される。尚、排気系などは図示が省略され、各種ガスの導入は矢印で示される。導入可能な主要なガスを図面に示めした。
【００４５】
［単結晶成長前の処理］
［洗浄］
まず始めに、基板表面の汚染物や自然酸化膜をあらかじめ除去するために基板の洗浄をおこなう。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、表面の重金属や有機物による汚染に加え、基板表面に付着したパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に基板表面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、Ｓｉ基板表面は水素原子で覆われた状態となる。この状態では、基板の最表面に存在するＳｉ原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に表面に自然酸化膜が形成されにくくなる。この洗浄による基板表面の水素終端処理に加え、更に表面に自然酸化膜が形成されるのを防ぐためには、基板の洗浄を行った後、基板表面が再び酸化されたり汚染物が付着するのを防ぐ為、Ｓｉ基板を清浄な窒素中にて搬送すれば好適である。以下の実施例に関しても、エピタキシャル成長前に行う基板の洗浄と搬送方法に関しては同様である。
【００４６】
［クリーニング］
次いで、洗浄を行った基板をロードロック室１１０内に設置し、ロードロック室１１０の真空排気を開始する。ロードロック室１１０の真空排気が完了した後、Ｓｉ基板を、搬送室１１１を経由して成長室１（１１２）に搬送する。基板表面に汚染物が付着するのを防ぐ為、搬送室１１１及び成長室１（１１２）は高真空状態もしくは超高真空状態であることが望ましい。この真空状態は、例えば圧力が１×１０− ５Ｐａ程度以下であると好適である。後に述べる成長室２（１１３）に関しても、真空度に関しては同様である。又、これらの成長室内で形成した単結晶層中に酸素やＣが取り込まれることによる結晶欠陥の発生を防ぐ為、搬送室１１１や成長室１（１１２）および成長室２（１１３）に酸素や水分、又は有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、Ｓｉ基板の搬送を開始するのはロードロック室１１０の圧力が１×１０−５Ｐａ程度以下になってから行うことが望ましい。
【００４７】
Ｓｉ基板表面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできない為、エピタキシャル成長前にＳｉ基板表面のクリーニングを行う。
【００４８】
クリーニング方法として、次の方法が代表的なものである。（１）真空中で半導体基板を加熱する方法、（２）水素を基板に供給した状態で加熱する方法、（３）原子状の水素を供給した状態で加熱する方法などである。
【００４９】
（１）真空中で半導体基板を加熱する方法
例えば、真空中でＳｉ基板を加熱することによって、基板表面の自然酸化膜を以下の反応によって除去することが可能となる。
Ｓｉ＋ＳｉＯ２→２ＳｉＯ↑
（２）水素を基板に供給した状態で加熱する方法
又は、成長室１（１１２）内に清浄な水素を供給した状態でＳｉ基板を加熱することによっても基板表面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったＳｉ原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。又、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、Ｃ汚染によるエピタキシャル成長層の結晶性の悪化も発生する。
【００５０】
一方、水素を基板表面に供給した状態でＳｉ基板を加熱した場合、５００℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されている為、基板表面のＳｉと水素が結合と脱離を繰り返す。その結果、表面のＳｉは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。
【００５１】
水素雰囲気中でクリーニングを行う為、まず始めに成長室１（１１２）に水素ガスを供給する。この時、水素ガスを供給する前に基板表面から水素が脱離するのを防ぐ為、基板温度を水素の脱離する５００℃より低くすれば好適である。又、水素ガスの流量は制御性良くガスが供給できるように１０ｍｌ／ｍｉｎ以上とし、排気されたガスを安全に処理するためには１００ｌ／ｍｉｎ以下とすれば好適である。この時、成長室１（１１２）内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように１０Ｐａとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、Ｓｉ基板をクリーニング温度まで加熱する。この時の加熱方法としては、加熱に際してのＳｉ基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えば、ワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。
【００５２】
クリーニング温度までＳｉ基板を加熱した後、所定の時間基板を加熱することにより表面の自然酸化膜や汚染物が除去できるが、例えばクリーニング温度は、クリーニングの効果が得られる温度として６００℃以上であれば良く、また、熱処理による基板中のドーパントの拡散が顕著となる１０００℃以下とすれば好適である。更に、エピタキシャル成長の前に形成されている構造へ与える影響を低減するため、クリーニング温度は可能な限り低くする必要がある。
【００５３】
（３）原子状の水素を供給した状態で加熱する方法
又、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、基板表面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。
【００５４】
例えば、水素ガスの中で、ある割合の分子を原子状態に解離させて基板表面に照射することにより、低温化が可能となる。例えば、クリーニング時間を１０分以内とするためには、クリーニング温度を６５０℃とすればよい。
【００５５】
以上、水素を用いたクリーニングについて説明を行ったが、その他の方法としてフッ化水素などのシリコン酸化膜に対してエッチング効果を持つガスを供給することも可能である。クリーニング方法に関しては他の実施例に関しても同様である。
【００５６】
［エピタキシャル成長の準備］
クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける。温度の安定化を行うステップでは、クリーニング後のＳｉ基板表面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは基板表面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。又、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。
【００５７】
［エピタキシャル成長］
次いで、温度安定化を行っているときに供給していた水素ガスを停止すると共に、エピタキシャル層の原料ガスとｎ型ドーピングガスを供給することによってｎ型単結晶（ＳｉＧｅ）Ｃ層３のエピタキシャル成長を開始する。尚、キャリア・ガスとしてはＨ２などを挙げることが出来る。
【００５８】
ここで使用する原料ガスとしてはＳｉとＣの結合や、ＧｅとＣの結合を有する化合物を用いることができる。
【００５９】
ＳｉとＣの結合を有するガスの例を挙げれば、次の通りである。例えば、モノメチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３）２ＳｉＨ２））、トリメチルシラン（（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（（ＣＨ３）４Ｓｉ）、ジエチルシラン（（Ｃ２Ｈ５）２ＳｉＨ２）、トリエチルシラン（（Ｃ２Ｈ５）３ＳｉＨ）、テトラエチルシラン（（Ｃ２Ｈ４）４Ｓｉ）、メチルトリクロルシラン（ＣＨ３ＳｉＣｌ３）、ジメチルジクロルシラン（（ＣＨ３）２ＳｉＣｌ２）、トリメチルクロルシラン（（ＣＨ３）３ＳｉＣｌ）等である。
【００６０】
ＧｅとＣの結合を有するガスの例を挙げれば、次の通りである。例えば、メチルゲルマン（ＣＨ３ＧｅＨ３）、ジメチルゲルマン（（ＣＨ３）２ＧｅＨ２）、テトラメチルゲルマン（（ＣＨ３）４Ｇｅ）、ジエチルゲルマン（（Ｃ２Ｈ５）２ＧｅＨ２）、テトラエチルゲルマン（（Ｃ２Ｈ５）４Ｇｅ）、メチルゲルマニウムトリクロライド（ＣＨ３ＧｅＣｌ３）、ジメチルゲルマニウムジクロライド（（ＣＨ３）２ＧｅＣｌ２）、エチルゲルマニウムトリクロライド（Ｃ２Ｈ５ＧｅＣｌ３）、トリエチルゲルマニウムクロライド（（Ｃ２Ｈ５）３ＧｅＣｌ）等である。
【００６１】
ｎ型ドーピングガスとしては、５族元素と炭素、水素、塩素、フッ素などからなる化合物を用いることができる。その例を挙げれば、例えば、ホスフィン（ＰＨ３）、トリメチルホスフィン（（ＣＨ３）３Ｐ）、トリエチルホスフィン（（Ｃ２Ｈ５）３Ｐ）、ホスフォラストリクロライド（ＰＣｌ３）、ホスフォラストリフロライド（ＰＦ３）、アルシン（ＡｓＨ３）、ジエチルアルシン（（Ｃ２Ｈ５）２ＡｓＨ）ジエチルアルシンクロライド（（Ｃ２Ｈ５）２ＡｓＣｌ）、トリメチルアルシン（（ＣＨ３）３Ａｓ）、トリエチルアルシン（（Ｃ２Ｈ５）３Ａｓ）、アルセニックトリクロライド（ＡｓＣｌ３）、アンモニア（ＮＨ３）、ジエチルアミン（（Ｃ２Ｈ５）ＮＨ）、トリエチルアミン（（Ｃ２Ｈ５）３Ｎ）、トリメチルアミン（（ＣＨ３）３Ｎ）などが挙げられる。
【００６２】
例えば、原料ガスとしてＣＨ３ＳｉＨ３を用い、基板として面方位が（１００）であるＳｉ基板を用いる場合、Ｓｉ基板上ではＣＨ３ＳｉＨ３が分解し、Ｓｉ−Ｃ結合を保ったまま成長する。閃亜鉛鉱型の結晶構造であるＳｉＣでは、Ｓｉ原子とＣ原子の電子の束縛エネルギーの差が大きいため、同じ四族元素でありながら極性が発生し、図３（ａ）に示すようにＣからなる原子層とＳｉからなる原子層が交互に積層して成長する。同様に、原料ガスとしてＣＨ３ＳｉＨ３とＣＨ３ＧｅＨ３を用いた場合、Ｓｉ基板上でＣＨ３ＳｉＨ３とＣＨ３ＧｅＨ３が分解し、Ｓｉ−Ｃ結合とＧｅ−Ｃ結合を保ったまま成長する。ＳｉＣと同様にＧｅ原子とＣ原子においても電子の束縛エネルギーの差が大きいことから、成長と同時に極性が発生し、図３（ｂ）に示すようにＣからなる原子層とＳｉとＧｅの混晶であるＳｉ１−ｘＧｅｘからなる原子層が交互に積層して成長する。ＳｉとＧｅは全固溶の混晶を形成するため、Ｓｉ１−ｘＧｅｘ層内では自由にＧｅ組成比を変化させることができる。このとき、（ＳｉＧｅ）Ｃ層中の電子状態はＧｅ組成比に応じて変化するため、（ＳｉＧｅ）Ｃ層の禁制帯幅は、Ｇｅ組成比に応じて変化する。
【００６３】
Ｓｉ基板上に形成されたＳｉ酸化膜の開口部に単結晶ＳｉＣ層を選択エピタキシャル成長により形成すると、Ｓｉ酸化膜上では原料ガスと表面分子が反応して以下のような反応が生じる。例えば、原料ガスとしてＣＨ３ＳｉＨ３を用いた場合、
ＣＨ３ＳｉＨ３＋２ＳｉＯ２→３ＳｉＯ↑＋ＣＯ↑＋３Ｈ２↑
といった還元反応が生じる。又、原料ガスとしてＣＨ３ＧｅＨ３を用いた場合、
ＣＨ３ＧｅＨ３＋２ＳｉＯ２→２ＳｉＯ↑＋ＧｅＯ↑＋ＣＯ↑＋３Ｈ２↑
といった還元反応が生じる。更に、他の原料ガスを用いた場合も同様である。
【００６４】
上記の還元反応は、数多くの反応のうちの一部であり、この他にも原料ガスが分解してエネルギーが高い状態になったラジカル分子と酸化膜との還元反応なども存在する。その結果、酸化膜上では上記還元反応によるエッチングと原料ガスが分解して生じる堆積とが同時に進行しており、成長温度及び圧力に依存してエッチングと堆積の大小関係が変化する。上記の還元反応だけでは選択性を保持できる膜厚に限界があるため、比較的厚い単結晶（ＳｉＧｅ）Ｃ層を選択エピタキシャル成長する場合、原料ガスに加えて、塩素ガス（Ｃｌ）や塩化水素ガス（ＨＣｌ）といったハロゲン系のガスを添加して、（ＳｉＧｅ）Ｃ層のエッチングを行う。その反応には、
Ｓｉ＋２Ｃｌ２→ＳｉＣｌ４↑
Ｇｅ＋２Ｃｌ２→ＧｅＣｌ４↑
Ｃ＋２Ｃｌ２→ＣＣｌ４↑
Ｓｉ＋２ＨＣｌ→ＳｉＨ２Ｃｌ２↑
Ｇｅ＋２ＨＣｌ→ＧｅＨ２Ｃｌ２↑
Ｃ＋２ＨＣｌ→ＣＨ２Ｃｌ２↑
といったものがある。以上の反応が同時に進行する結果、選択性が維持されている状態では、Ｓｉ酸化膜上に（ＳｉＧｅ）Ｃ層は堆積しない。
【００６５】
又、エピタキシャル成長を行う温度範囲は、Ｓｉ酸化膜およびＳｉ窒化膜と単結晶上との選択性が良好に得られ、且つ原料ガスの分解が生じる５００℃以上で、上限は表面モフォロジーが良好となり、かつ同一基板上に形成されている半導体装置の特性劣化が生じにくい９００℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応により律速される０．１Ｐａ以上で、上限は気相中での反応が起こり始める１００００Ｐａ以下であればよい。以下の実施例においても、単結晶（ＳｉＧｅ）Ｃ層の選択エピタキシャル成長条件に関しては同様である。
【００６６】
次に、エピタキシャル成長と歪みの関係の一つの側面について説明する。
【００６７】
ここで、例えばＧｅ組成比が０％であるＳｉＣ層をＳｉ基板上に成長した場合、ＳｉＣ層の格子定数はＳｉ基板の格子定数と比較して約２０％小さいため、ＳｉＣ層は歪みを持った状態で成長する。ここにＧｅを導入すると、Ｇｅ組成比を増やすに従い（ＳｉＧｅ）Ｃ層の格子定数は大きくなるため、Ｓｉ基板との格子不整合は小さくなるが、Ｇｅを最大限に入れたＧｅＣにおいても格子定数はＳｉよりも小さいため、（ＳｉＧｅ）Ｃ層はＧｅ組成比に依らずに面内方向に伸張歪みを受けた状態で成長する。歪みを受けた状態で成長を続けると、ある膜厚以上になると歪みが緩和して転移が発生することが知られている。
【００６８】
転移を含んだ層をトランジスタの活性領域に用いるとリーク電流の発生や耐圧の低下などの問題が発生してしまう。そこでこの問題を解決する方法として、歪みを持ったまま転移を発生させない状態を実現するか、もしくは積極的に転移を発生させて歪みを緩和させ、その上に実用上問題のないレベルまで転移密度を低減した単結晶層を形成することが考えられる。Ｓｉ基板上に単結晶（ＳｉＧｅ）Ｃ層を成長する場合、Ｇｅ組成比が小さい場合は約２０％の格子不整合が発生し、この場合の転移が発生する臨界膜厚は数ｎｍ程度となる。
【００６９】
一方、積極的に転移を発生させて歪みを緩和させるため、（ＳｉＧｅ）Ｃバッファ層を用いることもできる。このバッファ層を用いた場合の断面構造を図２に示す。デバイスに適用することを考慮に入れると、より薄いバッファ層内で効率よく歪みを緩和させる必要があるため、成長温度等の条件の最適化を行う他に、化学量論比よりも多くのＣを局所的に導入しても良い。そのために、原料ガスに加えてＣを含んだ有機系ガスを基板表面に供給すると好適である。有機系ガスとしては、例えばメタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、エチレン（Ｃ２Ｈ４）、アセチレン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）などの炭化水素ガスや炭素と塩素やフッ素との化合物などが挙げられる。
【００７０】
更に、バッファ層内で効率よく歪みを緩和させ、その上に形成する単結晶（ＳｉＧｅ）Ｃ層の結晶性を向上するには、選択成長を用いた局所成長が有効である。Ｓｉ基板上に形成した開口部を有する絶縁膜と、その開口部を利用し、局所的に成長した単結晶（ＳｉＧｅ）Ｃ層の鳥瞰図を図４に示す。シリコン基板１上にシリコン酸化膜からなる絶縁膜２を形成し、ホトリソグラフィーとエッチングにより開口部６を形成する。ここで、絶縁膜は必ずしもシリコン酸化膜である必要はなく、シリコン窒化膜などでも良い。又、開口部６を形成するエッチングはウェットエッチングとドライエッチングのどちらでも良い。フッ酸水溶液などの絶縁膜とＳｉとの選択比が十分に大きなウェットエッチングを使用した場合、Ｓｉ基板１の表面に対してのダメージがないため、その上に形成する単結晶（ＳｉＧｅ）Ｃ層に欠陥が発生しにくい。従って、欠陥を発生させずに単結晶層を形成する場合にはこのようなウェットエッチングが適している。一方ドライエッチングを使用した場合、Ｓｉ基板表面はエッチングの際に、ラジカルによってダメージを受けるため、その上に形成する単結晶層内に欠陥が発生しやすい。ドライエッチングの場合、この性質を利用して積極的に転移を発生させ、効率よくバッファ層を形成することができる。但し、この場合、トランジスタなどの半導体装置に本構造を適用する際、転移を含んだ領域を活性領域として使用したり、この領域の近傍にｐｎ接合を形成すると、再結合電流が発生して特性が悪化するため、注意が必要である。これは、バッファ層内の転移に関しても同様である。形成する開口部のサイズは、有効に歪みが緩和できる大きさとして、５００μｍ程度以下であればよい。この開口部内に、先程述べた条件で単結晶（ＳｉＧｅ）Ｃ層を選択成長することにより、単結晶領域の面積が小さいために、開口部の縁に近い部分での自由度が増し、歪みを有効に緩和することが可能となる。
【００７１】
成長室１（１１２）でのｎ型層の形成を終了するため、成長ガス及びドーピングガスの供給を停止し、反応室１からガスを排気すると同時に基板温度を下げる。このとき、基板表面のクリーニング終了時と同様に、基板表面に汚染物が付着するのを防ぐために清浄な水素ガスを供給すれば好適である。成長室間の移動を行う際、直接成長室の間でウェハの搬送を行うことも可能であるが、ｎ型及びｐ型のドーピングを行う二つの成長室間で、スループット良くエピタキシャル成長を行うためには、基板の搬送室を設ければよい。成長室１（１１２）から搬送室１１１を介して成長室２（１１３）に基板を移動する場合、成長室１（１１２）と同様に、Ｓｉ基板表面に汚染物を付着させないためには、基板搬送室１１１と成長室２（１１３）にも水素ガスを供給し、基板は常に清浄な水素ガス中にある状態とすれば好適である。但し、基板表面を終端している水素原子は、基板温度が低ければ安定な状態で表面に存在することができるので、基板表面に汚染物質が付着しない範囲であれば、水素の供給に中断時間を設けても良い。例えば、成長室や搬送室１１１の真空度が１×１０− ７Ｐａ以下の場合、基板温度を室温まで下げれば、中断時間を１０分程度設けても基板表面に汚染物質は付着しない。成長室１（１１２）から搬送室１１１へ基板を搬送する際には、成長室１（１１２）と搬送室１１１の圧力が大きく異なっていると、ゲートバルブを開けた際に圧力の高い方から低い方へと水素ガスが急激に流れるため、基板支持位置がずれたり、パーティクルが巻き上げられる恐れがある。従って、基板の搬送を行う際には、成長室１（１１２）と搬送室１１１の圧力をほぼ等しくなるように制御する必要がある。同様に、成長室２（１１３）に搬送室１１１の圧力と同じ圧力になるように制御した状態で水素ガスを供給し、搬送室１１１から成長室２（１１３）に基板を搬送する。又、ここでは、基板表面のクリーニングと同様に、原子状の水素を含有した水素ガスを供給することにより、基板表面は反応性の高くなった水素原子と容易に結合しやすいため、特に低温状態での基板表面の水素被覆率が向上する。その結果、成長を中断し基板を搬送・保持している間の基板表面の汚染が発生しにくいため、多層膜の結晶性を向上させることができる。原子状水素を添加した基板搬送中の水素ガス供給方法に関しては、以下の実施例に関しても同様である。
【００７２】
成長室２（１１３）内に基板を設置した後、清浄な水素を供給し続けた状態で基板温度をエピタキシャル成長温度まで上昇させる。この時の水素ガス供給条件は、成長室１（１１２）における基板表面のクリーニング条件と同じとすればよい。成長室１（１１２）で成長したｎ型単結晶（ＳｉＧｅ）Ｃ層の表面を清浄な状態に保ったまま成長室２（１１３）に基板を搬送しているため、成長室２（１１３）でｐ型単結晶（ＳｉＧｅ）Ｃ層を成長する前に基板表面のクリーニングを行う必要が無い。その結果、エピタキシャル成長温度よりも高い温度での処理が必要なくなるため、成長室１（１１２）で形成したｎ型単結晶（ＳｉＧｅ）Ｃ層及びＳｉ基板中のドーパントの拡散や、転移及び欠陥の発生による結晶性の悪化を生じることがない。基板温度が、成長室２（１１３）でのエピタキシャル成長温度に到達した後、水素ガス流量を、その後に行う成長における全ガス流量とほぼ等しい量にして、基板温度が安定する時間を設ける。または、成長室１（１１２）での成長開始前と同様に、基板の加熱と共に水素ガス流量を調整し、基板温度の制御を行いながら、同時に温度の安定化を行うことも可能であり、こうすることでスループットの向上が可能となる。
【００７３】
基板温度が安定した後、水素ガスを停止し、成長ガス及びｐ型ドーピングガスを導入することにより、第２の半導体層であるｐ型単結晶（ＳｉＧｅ）Ｃ層４の形成を開始する。
【００７４】
ｐ型ドーピングガスとしては、３族元素と炭素、水素、塩素、フッ素などからなる化合物を用いることができる。これらの例を掲げれば、例えば、ジボラン（Ｂ２Ｈ６）、トリメチルボロン（（ＣＨ３）３Ｂ）、トリエチルボロン（（Ｃ２Ｈ５）３Ｂ）、メチルボロンジフロライド（ＣＨ３ＢＦ２）、ジメチルボロンフロライド（（ＣＨ３）２ＢＦ）、ボロントリクロライド（ＢＣｌ３）、ボロントリフライド（ＢＦ３）、ジメチルアルミニウム（（ＣＨ３）２ＡｌＨ）、トリメチルアルミニウム（（ＣＨ３）３Ａｌ）、トリエチルアルミニウム（（Ｃ２Ｈ５）３Ａｌ）、メチルアルミニウムジクロライド（ＣＨ３ＡｌＣｌ２）、ジメチルアルミニウムクロライド（（ＣＨ３）２ＡｌＣｌ）、エチルアルミニウムジクロライド（Ｃ２Ｈ５ＡｌＣｌ２）、ジエチルアルミニウムクロライド（（Ｃ２Ｈ５）２ＡｌＣｌ）などが挙げることが出来る。
【００７５】
選択成長の条件に関しては、単結晶ｎ型（ＳｉＧｅ）Ｃ層の形成の時の用いた条件と同じとすればよく、必要に応じて選択性を向上するためのハロゲン系のガスを同時に使用することによりｐ型単結晶（ＳｉＧｅ）Ｃ層を選択的に形成する。このときｎ型単結晶（ＳｉＧｅ）Ｃ層と比較してＧｅ組成比を変化させることにより、ｐ型単結晶（ＳｉＧｅ）Ｃ層の禁制帯幅を変えることができ、ｎ型単結晶（ＳｉＧｅ）Ｃ層とｐ型単結晶（ＳｉＧｅ）Ｃ層の界面でヘテロ接合を形成することができる。本実施例では、ｎ型単結晶（ＳｉＧｅ）Ｃ層とｐ型単結晶（ＳｉＧｅ）Ｃ層からなるヘテロ構造に関して説明したが、異なるドーピングの組み合わせに関しても、全く同様に実現できる。
【００７６】
又、本構造に、更に単結晶（ＳｉＧｅ）Ｃ層を形成した多層構造も全く同様に実現できることは言うまでもない。
【００７７】
本実施例に示したように、禁制帯幅と電子移動度がＳｉよりも大きな（ＳｉＧｅ）Ｃという材料を用い、結晶性の良好な半導体ヘテロ接合を形成することが可能となり、本構造を含む半導体装置の性能を大幅に向上することができる。本実施例で説明した方法を用いて、単結晶（ＳｉＧｅ）Ｃからなる多層構造の導電型と禁制帯幅を変化させることにより、バイポーラトランジスタや電界効果トランジスタに適用が可能となり、これらのトランジスタの高速化・高耐圧化を著しく向上することができる。
【００７８】
＜実施例２＞
図５に、本発明に係る半導体装置の一実施例であるバイポーラトランジスタの真性部分における、不純物濃度及びＧｅ組成比プロファイルとそれに対応するトランジスタのバンド構造を示す。図５の（ａ）は表面からの深さと不純物濃度、（ｂ）は表面からの深さとＧｅの組成比、（ｃ）はこれに対するバンド構造図である。尚、バンド構造図は、価電子帯の上端ａ、及び伝導帯の下端ｂを示している。図の横軸は表面からの深さで、（ａ）より（ｃ）の各図で共通で示した。
【００７９】
シリコン基板上に高濃度コレクタ領域であるｎ＋−Ｓｉ層１１０を形成し、この上にエピタキシャル成長によりコレクタ領域となるｎ−ＳｉＣ層１１１を形成する。この時、実施例１で説明したように、Ｓｉ基板とＳｉＣ層１１１の間には大きな格子不整合があるため、結晶欠陥を発生させないためには、ＳｉＣの膜厚を臨界膜厚以下にするか、バッファ層を設けて積極的に歪みを緩和させる必要がある。ＳｉＣの場合臨界膜厚は数ｎｍ程度しか無いため、バイポーラトランジスタに適用する際にはバッファ層を設けたほうが容易にトランジスタを形成することができる。バッファ層内では転移が多数存在するため、トランジスタの真性領域から電気的に影響のないところまで離して形成することが望ましい。従って、バッファ層はｎ＋−Ｓｉ領域のすぐ上に形成すれば好適であり、電気的な影響を低減するためにはｎ型不純物の濃度を高くすればよい。
【００８０】
次いで、Ｇｅの原料ガスを添加してコレクタ領域となるｎ−−（Ｓｉ１−ｘ１Ｇｅｘ１）Ｃ１１２を形成する。この時、Ｇｅ組成比ｘ１は一定の値でも良いが、急峻な組成比の変化に対応した格子歪みとエネルギー障壁の発生を抑制するためには、図示したように組成比を連続的に変化させれば良い。
【００８１】
次いで、ベース層となるｐ−（Ｓｉ１−ｘ２Ｇｅｘ２）Ｃ層１１３とエミッタとなるｎ＋−ＳｉＣ層１１４をエピタキシャル成長する。
【００８２】
ヘテロ接合バイポーラトランジスタの特性を向上させるためには、エミッタの禁制帯幅よりもベースの禁制帯幅を小さくして電子の注入効率を増大させる必要がある。図５に示した例では、エミッタをＳｉＣで形成し、ベース中のみにＧｅを添加しているが、エミッタの禁制帯幅がベースの禁制帯幅よりも大きいという条件下であれば、Ｇｅをエミッタにも添加することができる。又、実施例１とは異なる条件で積層構造を形成した場合、（ＳｉＧｅ）Ｃの方がＳｉＣに比べて禁制帯幅が広くすることも出来る。この場合は、ベースの禁制帯幅よりもエミッタの禁制帯幅の方が大きくなるように、エミッタにより多くのＧｅを添加すればよい。本実施例で説明したバイポーラトランジスタの不純物濃度、及びＧｅ組成比プロファイルに関しては他の実施例でも同様に適用出来る。
【００８３】
図６に、本発明に係る半導体装置の一実施例を示すバイポーラトランジスタの断面構造を示す。Ｓｉ基板１１上にコレクタとなる高濃度ｎ型Ｓｉ層１２及び低濃度ｎ型Ｓｉ層１３を形成する。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜１４を形成し、コレクタ領域にはコレクタ引き出し領域１５を形成する。各トランジスタ間にドライエッチングによって溝１２０を形成する。この溝１２０の内壁に絶縁膜１６を形成した後、溝１２０の中にさらに絶縁膜１７を埋め込むことによって素子分離領域を形成する。
【００８４】
コレクタ・ベース分離絶縁膜１８、１９上にベース引き出し電極となる多結晶Ｓｉ層２０及びエミッタ・ベース分離絶縁膜２１を形成し、このエミッタ・ベース分離絶縁膜２１とベース引き出し電極２０に開口部を形成する。開口部内のベース引き出し電極２０の側壁に第２のエミッタ・ベース分離領域２２を形成した後、高濃度コレクタ領域２３を形成する。コレクタ・ベース分離絶縁膜１９、１８に開口部を形成し、低濃度ｎ型Ｓｉ層２３を露出させる。この後、低濃度ｎ型Ｓｉ層２３上のみに低濃度コレクタとなるｎ型ＳｉＣ層２４と真性ベースとなるｐ型（ＳｉＧｅ）Ｃ層２６とつなぎベース２５、２７を形成する。真性ベース層２６の表面が第２のエミッタ・ベース分離領域２２の底面よりも上になるように形成した後、エミッタ層となるｎ型ＳｉＣ層２８を順次エピタキシャル成長する。エミッタ電極となる高濃度ｎ型多結晶Ｓｉ層２９を形成した後、全体に絶縁膜３０を堆積する。最後に、エミッタ電極３１、ベース電極３２、コレクタ電極３３をそれぞれ形成する。
【００８５】
図７及び図８に、図６に示した構造を有する半導体装置を実現するための低濃度コレクタ層、真性ベース層、エミッタ層の製造方法のフロー図を示す。先ず、コレクタ層となる高濃度ｎ型単結晶Ｓｉ層１２を形成し、素子分離絶縁膜１４とその開口部に低濃度コレクタ層となる低濃度ｎ型単結晶Ｓｉ層１３を形成する。コレクタ・ベース分離絶縁膜となるＳｉ酸化膜１８とＳｉ窒化膜１９をそれぞれ堆積し、その上にベース引き出し電極となるｐ型多結晶Ｓｉ層２０とエミッタ・ベース分離絶縁膜２１を形成する。前記ｐ型多結晶Ｓｉ層２０とエミッタ・ベース分離絶縁膜２１に開口部１３０を設ける。この開口部１３０が本願発明における局所的な半導体単結晶層を形成する為の手段となる。この開口部１３０の側壁にエミッタ・ベース分離絶縁膜２２を形成し、開口部１３０にイオン注入することによりｎ型コレクタ領域２３を形成する。次いで、コレクタ・ベース分離絶縁膜１９、１８を順次エッチングすることにより、低濃度ｎ型単結晶Ｓｉ層１３及びｎ型コレクタ領域２３の表面を露出させる（図７（ａ））。
【００８６】
この開口部１３０内に、実施例１において示した方法でｎ型単結晶（ＳｉＧｅ）Ｃからなるｎ型コレクタ層２４及びその後の半導体単結晶層を選択エピタキシャル成長により形成する。即ち、半導体基体に局所的に所定の第１及び第２の半導体単結晶層を形成することとなる。その材料組成の一般的な範囲については前述したところである。
【００８７】
ここで、図５に示したＧｅ組成比プロファイルのように、ｎ型コレクタ層２４内でＧｅ組成比を変化させれば、格子歪みの低減やコレクタ内でのエネルギー障壁の発生を抑制することが可能となる。低濃度ｎ型単結晶Ｓｉ層１３の表面にｎ型単結晶（ＳｉＧｅ）Ｃ層２４を形成すると同時に、ひさし状の構造になっているｐ型多結晶Ｓｉ層２０の底面からｎ型多結晶（ＳｉＧｅ）Ｃ層２５が成長する。この時、ｐ型多結晶Ｓｉ層２０の結晶構造は成長条件によって変化するものの、その面方位は（１１１）面と（３１１）面が支配的となる。Ｓｉ基板として（１００）面を用いると、（１１１）面や（３１１）面上では（１００）面と比較して成長速度が遅くなるため、ｎ型多結晶（ＳｉＧｅ）Ｃ層２５の厚さはｎ型単結晶（ＳｉＧｅ）Ｃ層２４よりも薄くなる。この状態で連続的に真性ベースを形成すると、真性ベースとベース引き出し電極であるｐ型多結晶Ｓｉ層２０の間にｎ型多結晶（ＳｉＧｅ）Ｃ層２５が存在するため、ベース抵抗が増大するか電気的に導通がとれない可能性がある。従って、ｎ型単結晶（ＳｉＧｅ）Ｃ層２４とｎ型多結晶（ＳｉＧｅ）Ｃ層２５を形成した後、成長室内でアニールを行うことにより、ｐ型不純物をｐ型多結晶Ｓｉ層２０から拡散させ、ｎ型多結晶（ＳｉＧｅ）Ｃ層２５の一部をｐ型にする（図７（ｂ））。
【００８８】
次いで、真性ベースとなるｐ型単結晶（ＳｉＧｅ）Ｃ層２６をｎ型単結晶（ＳｉＧｅ）Ｃ層２４上に選択エピタキシャル成長により形成し、同時にｎ型多結晶（ＳｉＧｅ）Ｃ層２５上にはｐ型多結晶（ＳｉＧｅ）Ｃ層２７を形成する。エミッタを形成する際にエミッタとｐ型多結晶（ＳｉＧｅ）Ｃ層２７が接触してしまうことを防ぐため、ｐ型単結晶（ＳｉＧｅ）Ｃ層２６の表面がエミッタ・ベース分離絶縁膜２２の底面よりも上にあれば好適である（図７（ｃ））。
【００８９】
但し、ｐ型単結晶（ＳｉＧｅ）Ｃ層２６の表面がエミッタ・ベース分離絶縁膜２２の底面よりも下にある場合、エミッタ・ベース分離絶縁膜２２の側壁にさらに絶縁膜を形成してｐ型多結晶（ＳｉＧｅ）Ｃ層を覆うこともできる。次いで、エミッタとなるｎ型単結晶ＳｉＣ層２８をコレクタと同様の選択成長により形成する（図８（ａ））。最後に開口部内にエミッタ電極となる高濃度ｎ型多結晶Ｓｉ層２９を形成すれば、図６に示したバイポーラトランジスタの真性部分が完成する（図８（ｂ））。
【００９０】
本構造により、禁制帯幅が大きく、結晶性の良好な（ＳｉＧｅ）Ｃ層によりバイポーラトランジスタを形成できるため、バイポーラトランジスタの高速化・高性能化に有効である。従って、このトランジスタでは３００ＧＨｚを超える遮断周波数が実現できる。又、本例の方法では、コレクタ・ベース・エミッタの真性領域を形成する際に、マスク合わせを全く用いない自己整合構造となっている。従って、寄生容量とベース抵抗が大幅に低減でき、バイポーラトランジスタの最大発信周波数を著しく向上することができる上に、トランジスタの雑音の低減が可能となる。
【００９１】
更に、（ＳｉＧｅ）Ｃを用いたバイポーラトランジスタを、通常のＳｉやＳｉＧｅからなる半導体装置と同一基板上に形成できることから、ＬＳＩの低コスト化や低消費電力化が可能となる。
【００９２】
＜実施例３＞
図９に、本発明に係る半導体装置の一実施例を示すバイポーラトランジスタの断面構造を示す。本例は真性ベースとこれからの取り出し構造に特徴を有する。
【００９３】
Ｓｉ基板５１上に，コレクタとなる高濃度ｎ型Ｓｉ層５２および低濃度ｎ型Ｓｉ層５３を形成する。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜５４を形成し、コレクタ領域にはコレクタ引き出し領域５５を形成する。各トランジスタ間にドライエッチングによって溝１２０を形成し、溝１２０の内壁に絶縁膜５６を形成する。この後、溝１２０の中にさらに絶縁膜５７を埋め込むことによって素子分離領域を形成する。
【００９４】
コレクタ・ベース分離絶縁膜５８、５９を形成し、高濃度コレクタ領域６０を形成する。コレクタ・ベース分離絶縁膜５９、５８に開口部１３０を形成し、低濃度ｎ型Ｓｉ層５３を露出させる。この開口部１３０が本願発明における局所的な半導体単結晶層を形成する為の手段となる。この後、低濃度ｎ型Ｓｉ層５３上のみに低濃度コレクタとなるｎ型ＳｉＣ層６１を形成する。更に、このｎ型ＳｉＣ層６１と前記コレクタ・ベース分離絶縁膜５９上に、真性ベースとなるｐ型単結晶（ＳｉＧｅ）Ｃ層６２と外部ベースとなるｐ型多結晶（ＳｉＧｅ）Ｃ層６３をそれぞれ形成する。次いで、ｐ型単結晶（ＳｉＧｅ）Ｃ層６２上にエミッタ層となるｎ型単結晶ＳｉＣ層６４を形成し、ベース引き出し電極となるｐ型多結晶Ｓｉ層６８とエミッタ電極となる高濃度ｎ型多結晶Ｓｉ層７０を形成する。この後、全体に絶縁膜６９を堆積する。最後に、エミッタ電極７２、ベース電極７３、コレクタ電極７４をそれぞれ形成する。
【００９５】
図１０及び図１１に、図９に示した構造を有する半導体装置を実現するための低濃度コレクタ層、真性ベース層、エミッタ層の製造方法のフロー図を示す。
【００９６】
先ず、コレクタ層となる高濃度ｎ型単結晶Ｓｉ層５２を形成し、素子分離絶縁膜５４と開口部３０に低濃度コレクタ層となる低濃度ｎ型単結晶Ｓｉ層５３を形成する。コレクタ・ベース分離絶縁膜となるＳｉ酸化膜５８とＳｉ窒化膜５９をそれぞれ堆積し、低濃度ｎ型単結晶Ｓｉ層５３中にイオン注入することによりｎ型コレクタ領域６０を形成する。次いで、コレクタ・ベース分離絶縁膜５９、５８を順次エッチングすることにより、低濃度ｎ型単結晶Ｓｉ層５３の表面を露出させる（図１０（ａ））。
【００９７】
この開口部３０内に、実施例１において示した方法でｎ型単結晶（ＳｉＧｅ）Ｃからなるｎ型コレクタ層６１を選択エピタキシャル成長により形成する（図１０（ｂ））。即ち、半導体基体に局所的に所定の第１及び第２の半導体単結晶層を形成することとなる。その材料組成の一般的な範囲については前述したところである。例えば、ここで、図５に示したＧｅ組成比プロファイルのようにｎ型コレクタ層６１内でＧｅ組成比を変化させれば、格子歪みの低減やコレクタ内でのエネルギー障壁の発生を抑制することが可能となる。
【００９８】
次いで、真性ベースとなるｐ型単結晶（ＳｉＧｅ）Ｃ層６２と外部ベースとなるｐ型多結晶（ＳｉＧｅ）Ｃ層６３をｎ型単結晶（ＳｉＧｅ）Ｃ層６１上、及びコレクタ・ベース分離絶縁膜５９上にそれぞれ形成する。同様に、エミッタとなるｎ型単結晶ＳｉＣ層６４とｎ型多結晶ＳｉＣ層６５をｐ型単結晶（ＳｉＧｅ）Ｃ層６２とｐ型多結晶（ＳｉＧｅ）Ｃ層６３上にそれぞれ形成する（図１０（ｃ））。次いで、全面に絶縁膜６６、多結晶Ｓｉ層６７、絶縁膜６８を堆積し、ホトリソグラフィーと違方性エッチングにより真性領域以外の絶縁膜６８、多結晶Ｓｉ層６７と絶縁膜６６を除去する。そして、導電性の違いで選択性を持つエッチングにより、ｎ型多結晶ＳｉＣ層６５とｎ型単結晶ＳｉＣ層６４の一部をエッチング除去する。例えば、このような方法として、ヒドラジンを用いたエッチングを使用することができる。ヒドラジンによるエッチングではｎ型層のエッチング速度と比較して、ｐ型層はエッチング速度が遅い。そこで、プロセスのばらつきを許容するためのオーバーエッチ量を考慮に入れてｐ型層のエッチング量を見積り、これよりもｐ型層の膜厚を大きくしておけばｐ型層が完全にエッチングされてしまうことはない（図１１（ａ））。
【００９９】
絶縁膜６８と多結晶Ｓｉ層６７と絶縁膜６６とｎ型単結晶ＳｉＣ層６４の側壁に絶縁膜６９を形成し、単結晶（ＳｉＧｅ）Ｃ層６２と多結晶（ＳｉＧｅ）Ｃ層６３上にベース引き出し電極となるｐ型多結晶Ｓｉ層７０を堆積する。ここではｐ型多結晶Ｓｉ層７０は選択成長によってｐ型単結晶（ＳｉＧｅ）Ｃ層６２とｐ型多結晶（ＳｉＧｅ）Ｃ層の上に形成すればよい（図１１（ｂ））。
【０１００】
最後に層間絶縁膜７１を全面に形成し、化学機械研磨法によって多結晶Ｓｉ層６６の表面を露出させ、多結晶Ｓｉ層６７、絶縁膜６６をエッチングし、この開口部内にエミッタ電極となる高濃度ｎ型多結晶Ｓｉ層７２を形成すれば、図９に示したバイポーラトランジスタの真性部分が完成する（図１１（ｃ））。
【０１０１】
本構造により、真正ベース６２が、禁制帯幅が大きく、結晶性の良好な（ＳｉＧｅ）Ｃ層によりバイポーラトランジスタを形成できるため、バイポーラトランジスタの高速化・高性能化に有効である。又、ベース引き出し電極をエピタキシャル成長の後に形成するため、絶縁膜の膜厚ばらつきやエピタキシャル成長のプロセスばらつきが生じても確実に真性ベースと接続することができ、ベース抵抗の低減とばらつきの低減が可能となる。従って、このトランジスタでは３００ＧＨｚを超える遮断周波数が実現できる。又、コレクタ・ベース・エミッタの真性領域を形成する際にマスク合わせを用いない自己整合構造となっているため、寄生容量とベース抵抗が大幅に低減でき、バイポーラトランジスタの最大発信周波数を著しく向上することができる上に、トランジスタの雑音の低減が可能となる。更に、（ＳｉＧｅ）Ｃを用いたバイポーラトランジスタを通常のＳｉやＳｉＧｅからなる半導体装置と同一基板上に形成できることから、ＬＳＩの低コスト化や低消費電力化が可能となる。
【０１０２】
＜実施例４＞
本実施例では、（ＳｉＧｅ）Ｃ層をチャネル層、ＳｉＣ層をバリア層とした電界効果型半導体装置を例示する。電界効果型半導体装置において電子の流れるチャネル層はＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層に形成する。ここで、ＳｉＣとはＳｉとＣの化学量論比が大略１：１であり、閃亜鉛鉱型の結晶構造を有するいわゆるシリコンカーバイド（Ｓｉカーバイドと略記する）である。尚、化学量論比は若干の結晶欠陥（積層欠陥、格子間原子など）あるいは不純物によりわずかに１：１からずれることがある。又、（ＳｉＧｅ）Ｃとは、ＳｉとＧｅの原子数の和とＣの原子数の比が大略１：１であって、閃亜鉛鉱型の結晶構造を有する物質である。
【０１０３】
ＳｉＣと（ＳｉＧｅ）Ｃの禁制帯幅の大小関係は、Ｇｅの含有率や膜の形成方法によって異なる。本発明の電界効果型半導体装置においては両者のうち禁制帯幅の小さい物質でチャネル層を形成し、禁制帯幅の大きい物質でバリア層を形成する。ＳｉＣ層の方が禁制帯幅が広い場合のバンド構造図を図１２の（ａ）に示す。この例の電界効果型半導体装置の基本的な断面構造は、模式的に図１に示される通りである。Ｓｉ基板１の上部に、単結晶（ＳｉＧｅ）Ｃ層３及びバリア層となる単結晶（ＳｉＧｅ）Ｃ層４を形成する。この場合、各半導体層は、絶縁膜２に形成された開口部６の内部に形成される。更に、このバリア層４の上部に、通例の電界効果型半導体装置と同様に、ゲート電極及びその両側にソース電極及びドレイン電極を形成する。ゲート電極による電界効果によりチャネル層内部に電子を誘起し、両側に形成するソース電極からドレイン電極にむけて電流を流すことが可能になる。
【０１０４】
図１２の（ａ）は実施例４に係わる、ＳｉＣ層８３、（ＳｉＧｅ）Ｃ層８２、Ｓｉ層８１が積層された構造のバンド構造模式図である。又、図１２の（ｂ）はバリア層の上部のゲート電極に電圧を印加し、半導体装置がオン状態になったときのバンド構造模式図である。図１２の（ｃ）は上記（ＳｉＧｅ）Ｃ層とＳｉ層の界面付近のＳｉ層内部に高濃度のｐ型不純物を添加した場合で、図１２の（ｂ）と同様にゲート電圧を印加した場合のバンド構造模式図である。尚、各図は積層方向を同じ軸として示しており、又、図１２の（ａ）では伝導帯の下端、価電子帯の上端を、（ｂ）及び（ｃ）では伝導帯の下端を示している。図１３は本実施例の電界効果型半導体装置の主要断面図を示す。尚、図１３は本発明に成る半導体諸層を用いた電界効果型半導体装置の例で、その主要半導体層の領域のみを示し、当該半導体層形成の為の絶縁物層領域の図示は省略されている。
【０１０５】
はじめに、図１２を用いて本半導体装置の動作原理を説明する。図１２の（ａ）に示すように禁制帯幅はＳｉＣ（８３）、（ＳｉＧｅ）Ｃ（８２）、Ｓｉ（８１）の順に広い。但し、本実施例とは異なる条件で積層構造を形成した場合、（ＳｉＧｅ）Ｃの方がＳｉＣに比べて禁制帯幅が広くなることもある。
【０１０６】
ＳｉＣバリア層８３の表面にゲート電極８５を形成し、このゲート電極に電圧を印加した場合、図１２の（ｂ）のようにバンドが曲がり、ＳｉＣ８３と（ＳｉＧｅ）Ｃ８２付近の（ＳｉＧｅ）Ｃ層８２内に電子が蓄積されてチャネルが形成される。しかしながら、Ｓｉの禁制帯幅の方が小さいためにＳｉ８１と（ＳｉＧｅ）Ｃ８２付近のＳｉ層内にも電子が蓄積されてしまう。この電子を図１２の（ｂ）では「蓄積した電子」と表示した。Ｓｉ層８１内に蓄積された電子の飽和速度は（ＳｉＧｅ）Ｃ層８２内に蓄積された電子に比べて半分程度であるため、動作速度を低下させる原因となる。
【０１０７】
更に、高速動作をさせるためにはチャネルの電子走行時間を短縮する、即ち、ゲート長を短縮する必要がある。しかし、Ｓｉ層８１内に蓄積された電子はゲートからの電界による制御が困難なために、ソースからドレインに抜けるリーク電流、即ち、パンチスルー電流を増大させてしまい正常なトランジスタ動作をしなくなる。
【０１０８】
この為、Ｓｉ層８１のみを高濃度のｐ型不純物添加を行う。図１２の（ｃ）には「ｐ＋不純物」と表示した。すると、図１２の（ｃ）に示すようにＳｉ層のエネルギーレベルが変化し、（ＳｉＧｅ）Ｃ層８２とＳｉ層８１との界面でバンドが大きく曲がる。この為、もはやＳｉ層内への電子の蓄積は起こらない。従って、動作速度の低下、パンチスルー電流の増大が防止される。又、表面側のＳｉＣバリア層３も余り厚いとゲート電極界面側に新たなチャネルを形成して性能劣化の原因になるため、バリア層８３は可能な限り薄くすることが望ましい。
【０１０９】
次に、本実施例の電界効果型半導体装置の構造について図１３を用いて説明する。Ｓｉ層８１に設けられた高濃度ｐ型領域８８の上に、（ＳｉＧｅ）Ｃチャネル層８２、ＳｉＣバリア層８３の順に形成されている。中央部、バリア層８３の上部にはゲート電極８５が形成されており、ゲート電極８５を挟むように両側にソース電極８６およびドレイン電極８７が形成されている。（ＳｉＧｅ）Ｃ層８２のＳｉとＧｅの比率は９５：５であり、膜厚は７０ｎｍである。ＳｉＣ層８３の膜厚は５ｎｍである。ゲート電極８５はＮｉ／ＴｉのＴ型形状のショットキーゲートとなっている。チャネル層８２の下部のＳｉ層８１内にはＢをイオン注入して高濃度ｐ型領域８８が形成されている。ソースドレインが形成される領域８６、８７のＳｉＣ層８３及び（ＳｉＧｅ）Ｃ層８２にはＡｓをイオン注入して高濃度ｎ型領域８９が形成されている。このｎ型領域の上部にはオーミック接触用Ａｌ電極９０が形成されている。
【０１１０】
本半導体装置の製造方法を以下に説明する。Ｓｉ基板上に局所的にＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層を形成する方法については別途記述してある為、本項では省略する。尚、ＳｉＣ層８３及び（ＳｉＧｅ）Ｃ層８２はトランジスタのしきい値電圧が＋０．７Ｖ程度になるように、あらかじめごく弱いｐ型にドーピングされている。
【０１１１】
上述の方法に従い製造された、Ｓｉ層８１上の（ＳｉＧｅ）Ｃ層８２とＳｉＣ層８３の積層構造のうちで素子の活性領域をドライエッチングにより分離する。更に、ドライエッチングにより下地のＳｉが露出した領域にＳｉ酸化物膜を埋込み、研磨により平坦化する。
【０１１２】
次に活性領域のＳｉ層８１上部と（ＳｉＧｅ）Ｃ層８２の界面付近を狙ってＢを５×１０１３ｃｍ−２注入し、しきい値調整のためにＳｉＣバリア層８３内を狙ってＮ或いはＢを概ね２×１０１２ｃｍ−２程度以下の範囲で注入する。しきい値電圧を低下させたい場合にはＮを、上昇させたい場合にはＢを注入すればよい。マスクにより部分的に注入すると、その部分のみしきい値電圧を低下させることが出来る。又、ソースドレイン領域８６、８７をＡｓのイオン注入により形成する。Ａｓの注入量は４×１０１５ｃｍ−２程度とした。１１００℃の瞬時高温熱処理により、これまで注入された不純物を活性化させる。
【０１１３】
次にＳｉＣバリア層８３表面を化学洗浄により清浄化した後、Ｎｉショットキーゲート電極膜を蒸着し、ドライエッチングによりゲート長０．１５ミクロンに加工する。更に、Ｔ型ゲート電極上部膜であるＴｉを蒸着し、ドライエッチング加工する。最後に上記ソースドレイン領域の上部にオーミックメタル（Ａｌ）を蒸着しドライエッチング加工して、本半導体装置の主要部分が完成する。配線工程等は一般的な半導体装置と変わらないため省略する。
【０１１４】
上記の場合、ＳｉＣと（ＳｉＧｅ）Ｃの禁制帯幅の差を利用してチャネル層への電子の蓄積を可能としたが、この現象は上記２種の材料の組合せ以外にも可能である。この例を挙げれば、ＳｉＣあるいは（ＳｉＧｅ）Ｃと、例えばＢｅＳｉＮ２、ＺｎＳｉＮ２、ＺｎＧｅＮ２などの窒化物半導体の組合せによっても可能である。この場合、いずれの材料もＳｉＣあるいは（ＳｉＧｅ）Ｃに比べて禁制帯幅が広いため、ＳｉＣあるいは（ＳｉＧｅ）Ｃをチャネル層に、窒化物半導体をバリア層に用いる。
【０１１５】
ＳｉＣや（ＳｉＧｅ）Ｃは高濃度のｐ型不純物ドーピングが困難である。このため、これらの物質のみで電界効果型半導体装置を構成する場合、エンハンスメント型の電界効果型半導体装置とすることが困難になる。さらに高速動作を行うためにゲート長を短縮してゆくと、チャネル不純物濃度が低いために容易にソースドレイン間のパンチスルー電流が増大してトランジスタ動作が困難になる。
【０１１６】
本発明においてはＳｉ層上にＳｉＣないしは（ＳｉＧｅ）Ｃ層を形成する構成をとる。このような構成を取ると、Ｓｉ層のうちＳｉＣないしは（ＳｉＧｅ）Ｃ層に接する部分近傍を高濃度のｐ型にする事は容易で、しかもＳｉＣないしは（ＳｉＧｅ）Ｃ層はｐ型になりにくいために、ＳｉＣないしは（ＳｉＧｅ）Ｃ層とＳｉ層との界面付近で急峻なｐｎ接合を形成することが可能となる。このようにすると、Ｓｉ層の高濃度ｐ型不純物によりエンハンスメント型の動作が可能になり、且つ短チャネルにしたときのパンチスルー電流抑制効果も大きくなる。
【０１１７】
上記Ｓｉ層は、いわゆるＳｉ基板の表面側一部であっても構わないし、表面側のみＳｉ層をエピタキシャル成長させてより低欠陥密度としたエピタキシャルＳｉ基板でも良い。また絶縁層上に薄いＳｉ層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板でも、表面に多孔質Ｓｉ層が形成された多孔質Ｓｉ層つき基板でも構わない。後者のＳＯＩ或いは多孔質Ｓｉ基板の場合には、ＳｉＣあるいは（ＳｉＧｅ）Ｃ層を形成する際に生じる結晶格子不整合を、下地ＳＯＩ層あるいは多孔質Ｓｉ層の粘弾性を利用して効率よく緩和することが出来るためＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層の結晶品質を向上させることが出来る。
【０１１８】
ゲート電極は表面のＳｉＣないしは（ＳｉＧｅ）Ｃのバリア層の上部に形成されるが、ショットキー金属を用いたＭＥＳ型とする事も、絶縁膜を介してゲート電極を形成するＭＩＳ型とすることも可能である。後者の場合、ゲート電極材料は金属、金属シリサイド、あるいは多結晶Ｓｉのいずれも使用可能である。
【０１１９】
ソースドレイン電極はＳｉＣないしは（ＳｉＧｅ）Ｃ層の一方或いは両方に高濃度のｎ型不純物を添加して低抵抗とすることも可能であるし、上記ＳｉＣないしは（ＳｉＧｅ）Ｃ層の一部或いは全部を金属と反応させて金属シリサイドとすることも出来る。又、前者の高濃度不純物層に金属シリサイド電極を接触させて電気的接続を確保することも可能である。
【０１２０】
これまで述べたＳｉＣないしは（ＳｉＧｅ）Ｃ層はＳｉ基板上に局所的に形成している。このため、これらの層が形成された領域には上述した広禁制帯幅半導体装置を形成し、これらの層が形成されない領域には従来のＳｉ半導体集積回路を製造することが出来る。このようにして広禁制帯幅半導体装置とＳｉ半導体装置を１チップ（モノリシック）化した集積回路チップを製造することが出来る。これらの製造プロセスは、マスク分離により両者を平行に進行させることができる。即ち、熱負荷の大きなプロセスを先に行い、熱負荷の小さなプロセスを後に行うことによって、熱処理による半導体装置性能の劣化を最小限にとどめることが可能である。
【０１２１】
又、前段落で述べたにもかかわらず、例えばチップの一部分の発熱による他の部分への影響を考慮して、あえて１チップ化を行わない方が望ましい場合もある。このような場合においても、広禁制帯幅半導体チップとＳｉ半導体チップ、両者の混載チップ等を一つのモジュールに組み込んで機能を満足させることができる。
【０１２２】
以上述べた本発明による電界効果型半導体装置の特徴は電界効果型半導体装置に関する他の実施例でも同様である。
【０１２３】
＜実施例５＞
本実施例では、ＳＯＩ基板上に形成した電界効果型半導体装置を例示する。製造工程は、実施例４の場合とほぼ同様であるので、相違点のみを示す。尚、ＳＯＩ基板とは、Ｓｉ活性層の下部にＳｉＯ２絶縁層が形成されているＳｉ基板のことである。
【０１２４】
基板には実施例４の場合と異なり、Ｓｉ層８１が１００ｎｍ、埋込絶縁膜層９１が１５０ｎｍのＳＯＩ基板２００を用いた。この上部に実施例４と同様の方法でＳｉＣ層８３および（ＳｉＧｅ）Ｃ層８２を形成する。その結果、積層構造は表面側から、膜厚５ｎｍのＳｉＣ層８３、膜厚は７０ｎｍの（ＳｉＧｅ）Ｃ層８２（ＳｉとＧｅの比率は９５：５）、膜厚１００ｎｍのＳｉ層８１、膜厚１５０ｎｍの埋込絶縁膜層９１、厚さ７２５ミクロンのＳｉ支持基板９２、という順になる。本半導体装置の断面構造は図１４に模式的に示される。上記積層構造に対して、電界効果型半導体装置の製造工程は上記実施例４の場合と全く同一である。
【０１２５】
更に、ＳＯＩ基板を用いた別な構成の電界効果型半導体装置の例を図１５に示す。表面Ｓｉ層８１が２０ｎｍと薄いＳＯＩ基板２００を用いて（ＳｉＧｅ）Ｃ層８２及びＳｉＣ層８３を形成する時、成長温度を１０００℃まで上昇させると、Ｓｉ層８１上への（ＳｉＧｅ）Ｃ層８２形成反応中にＧｅとＣとがＳｉ層全体に拡散して膜厚５５ｎｍの（ＳｉＧｅ）Ｃ層８２が埋込絶縁層９１の直上に形成された。この場合の積層構造は、表面側から膜厚５ｎｍのＳｉＣ層８３、膜厚は５５ｎｍの（ＳｉＧｅ）Ｃ層８２（ＳｉとＧｅの比率は９５：５）、膜厚１５０ｎｍの埋込絶縁膜層９１、厚さ７２５ミクロンのＳｉ支持基板９２、という順になる。又、この場合は前記実施例４の製造工程と異なり、Ｓｉ層へのＢ不純物注入工程が不要になる。Ｓｉ層８１が（ＳｉＧｅ）Ｃ層８２に接して存在していないため、パンチスルー等が生じる懸念がない。その他の工程については実施例４と同じである。本半導体装置の断面構造は図１５に模式的に示される。
【０１２６】
＜実施例６＞
本実施例では、上記実施例４のＳｉＣ／（ＳｉＧｅ）Ｃ電界効果型半導体装置９３と通常のＳｉ集積回路９４を同一チップ上に製造する方法を例示する。
製造工程のフローの概略を図１６に示す。又、本半導体装置の断面構造を図１７に模式的に示す。シリコン基板８１にＳｉＣ／（ＳｉＧｅ）Ｃ電界効果型半導体装置部９３と通常のＳｉ集積回路部９４が集積されている。ＳｉＣ／（ＳｉＧｅ）Ｃ電界効果型半導体装置部９３は複数の電界効果型半導体装置を有し、各々が（ＳｉＧｅ）Ｃになるチャネル層８２及びＳｉＣバリア層が配置されている。符号８５、８６、及び８７はゲート電極、ソース電極、ドレイン電極である。Ｓｉ集積回路部９４においても、符号８５、８６、及び８７はゲート電極、ソース電極、ドレイン電極で、複数の電界効果型半導体装置が配置されている。
【０１２７】
はじめに、実施例４の方法に従って、ＳｉＣ／（ＳｉＧｅ）Ｃ電界効果型半導体装置部９３の製造プロセスを進める。
【０１２８】
Ｓｉ基板に開口部を有する酸化膜を形成する（２０１）。即ち、本願発明の要点である開口部を有する酸化膜で、選択エピタキシャル成長領域以外を酸化物膜で被覆する。Ｓｉ基板にＳｉＣ層、及び（ＳｉＣ／ＳｉＧｅ）Ｃ層を選択エピタキシャル成長する（２０２）。
【０１２９】
ドライエッチングによりＳｉＣ／（ＳｉＣ／ＳｉＧｅ）Ｃになる半導体素子部の活性領域を分離する（２０３）。このドライエッチングにより素子の活性領域を分離する工程から、通常のＳｉ素子部の製造工程も開始される。この場合のＳｉ素子製造工程は通常のＣＭＯＳ−ＬＳＩ製造工程と同一である。
【０１３０】
上記工程でＳｉ表面が露出した時点で、更に、Ｓｉ素子用の分離工程（いわゆる浅溝素子分離工程）を追加する（２０４）。同時にＳｉＣ／（ＳｉＧｅ）Ｃ素子についても活性領域以外の酸化膜埋込処理が行われる（２０５）。
【０１３１】
次にＳｉＣ／（ＳｉＧｅ）Ｃ素子への不純物注入工程が行われ（２０６）、更にＳｉ素子へのウェル注入工程が行われる（２０７）。次にＳｉ素子のゲート酸化膜形成工程（２０８）、ゲート電極膜形成工程（２０９）、ゲート電極エッチング工程（２１０）、エクステンション及びソースドレインへの不純物注入工程と続く（２１１）。更に、ＳｉＣ／（ＳｉＧｅ）Ｃ素子及びＳｉ素子にこれまで注入された不純物を１１００℃の瞬時高温熱処理により活性化される（２１２）。その後にＳｉＣ／（ＳｉＧｅ）Ｃ素子へのゲート電極膜製造工程（２１３）、ゲート電極加工（２１４）、配線工程（２１５）と続く。尚、図１６で（両者）と表示した工程は、ＳｉＣ系半導体素子部と通例のＳｉ半導体素子部とが共通になされる工程である。
【０１３２】
以上示したように、本工程によれば通常のＣＭＯＳの性能をほとんど犠牲にすることなく、ＳｉＣ系ないしは（ＳｉＧｅ）Ｃ系半導体装置を同一チップ上に製造することが出来る。
【０１３３】
＜実施例７＞
本実施例では、固定無線アクセス用の２６ＧＨｚ帯送受信モジュールを例示する。本例は、Ｓｉ系半導体素子部とＳｉＣ系半導体素子部との混載で構成される半導体集積回路を構成するものである。図１８に本モジュールのブロック図を示す。モジュールの主要構成部分はベースバンド（ＢＢ）の信号処理部分９５、電圧制御発信器（ＶＣＯ）９６、ミキサー（ＭＩＸ）９７、低雑音増幅器（ＬＮＡ）９８、電力増幅器（ＰＡ）９９である。ブロックの構成自体は通例のものであるので、その詳細説明は省略する。このうちＢＢ回路９５は通常のＳｉ−ＣＭＯＳで構成される。ＶＣＯ、ＭＩＸ、ＬＮＡの各部分はＳｉＧｅ−ＨＢＴで構成され、ＰＡ部分がＳｉＣ／（ＳｉＧｅ）Ｃトランジスタで構成される。
【０１３４】
ＳｉＧｅ−ＨＢＴは通常のＳｉ−ＣＭＯＳプロセスと一体化された工程で製造される。従って、実施例６の方法により全ての回路が同一基板上に形成される。
【０１３５】
一つのウエハに複数の半導体集積回路が形成され、こうして製造されたチップを各々ダイシングし、ミリ波帯の固定無線アクセス用ＩＣが完成する。
【０１３６】
この後、当該ＩＣをミリ波帯用のパッケージ基板に実装し、一部チップ部品の実装、パッケージ内の配線工程を経て、送受信モジュールが完成する。
【０１３７】
本発明に係わる諸実施の形態を上述したが、それらの特徴をまとめると以下のとおりである。
（１）基板上に形成された開口部を有する絶縁膜と、該開口部内に設けられた第１の単結晶層と、該第１の単結晶層上に形成された第２の単結晶層を有し、前記第１の単結晶層と第２の単結晶層はＳｉとＧｅのいずれか一方あるいは両方とＣを主成分とし、且つＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなり、且つ前記第１の単結晶層と第２の単結晶層の禁制帯幅が異なることを特徴とする半導体装置。
（２）基板上に形成された開口部を有する絶縁膜と、該開口部内に設けられた第１の単結晶層と、該第１の単結晶層上に形成された第２の単結晶層と、該第２の単結晶層上に形成された第３の単結晶層とを有し、前記第１の単結晶層と第２の単結晶層と第３の単結晶層はＳｉとＧｅのいずれか一方あるいは両方とＣを主成分とし、且つＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなり、且つ前記第１の単結晶層と第２の単結晶層と第３の単結晶層のうち少なくとも一つは禁制帯幅が異なることを特徴とする半導体装置。
（３）前記第２の単結晶層と第３の単結晶層の導電型が異なることを特徴とする前記項目（２）の半導体装置。
（４）前記第２の単結晶層の禁制帯幅が第３の単結晶層の禁制帯幅よりも小さいことを特徴とする前記項目（３）の半導体装置。
（５）前記第１の単結晶層がバイポーラトランジスタのコレクタであり、前記第２の単結晶層がバイポーラトランジスタのベースであり、前記第３の単結晶がバイポーラトランジスタのエミッタであることを特徴とする前記項目（２）より前記項目（４）に記載の半導体装置。
（６）前記第１の単結晶層中でＧｅ組成比が変化することを特徴とする、前記項目（１）より前記項目（５）に記載の半導体装置。
（７）前記第２の単結晶層中でＧｅ組成比が変化することを特徴とする、前記項目（１）より前記項目（５）に記載の半導体装置。
（８）前記第３の単結晶層中でＧｅ組成比が変化することを特徴とする、前記項目（２）より前記項目（５）に記載の半導体装置。
（９）前記第１の単結晶がＳｉ上に形成されていることを特徴とする、前記項目（１）より前記項目（５）に記載の半導体装置。
（１０）ＳｉとＣの化学量論比が大略１：１であるＳｉＣ層と、ＳｉとＧｅの和とＣの化学量論比が大略１：１である（ＳｉＧｅ）Ｃ層とが互いに積層されたヘテロ接合部を有し、該ヘテロ接合部を形成する両層のうち表面側の層の上部にゲート電極を有し、しかも前記ＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層のいずれか一方あるいは両方で、前記ゲート電極に相対する部分に電流が流れるチャネルが形成されており、該ヘテロ接合部の主面内に、チャネルと電気的接触を図るようにソースおよびドレイン領域が形成されていることを特徴とする半導体装置。
（１１）前記ＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層のうちで、禁制帯幅が狭い層内にチャネルが形成され、かつ、禁制帯幅の広い層が前記チャネル層の上部に形成されてバリア層となっており、さらにその上部にゲート電極が形成される、埋込チャネル構造を有することを特徴とする前記項目（１０）に記載の半導体装置。
（１２）Ｓｉ、Ｃおよび微量の不純物からなるＳｉ−Ｃ層とＳｉ、Ｇｅ、Ｃおよび微量の不純物からなるＳｉ−Ｇｅ−Ｃ層の一方あるいは両方を含み、このうち一方が高濃度のｐ型Ｓｉ層上に積層されている積層構造において、表面側の層の上部にゲート電極を有し、しかも前記Ｓｉ−Ｃ層ないしはＳｉ−Ｇｅ−Ｃ層のいずれか一方あるいは両方で、前記ゲート電極に相対する部分に電流が流れるチャネルが形成されており、該積層構造の主面内に、チャネルと電気的接触を図るようにソースおよびドレイン領域が形成されていることを特徴とする半導体装置。
（１３）前記Ｓｉ−Ｃ層のＳｉとＣの化学量論比が大略１：１であり、かつ前記Ｓｉ−Ｇｅ−Ｃ層のＳｉとＧｅの和とＣの化学量論比が大略１：１であることを特徴とする、前記項目（１２）に記載の半導体装置。
（１４）前記ヘテロ接合部を形成するＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層のいずれか一方がＳｉ上に形成されていることを特徴とする、前記項目（１０）及び前記項目（１１）に記載の半導体装置。
（１５）前記ゲート電極がＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層のヘテロ接合部を形成する両層のうち表面側の層に直接接して、ショットキー障壁を形成していることを特徴とする前記項目（１０）及び前記項目（１１）に記載の半導体装置。
（１６）前記ゲート電極とヘテロ接合部を形成する両層のうち表面側の層との界面に絶縁層が形成されていることを特徴とする前記項目（１０）及び前記項目（１１）に記載の半導体装置。
（１７）前記ソースおよびドレインが形成する高不純物濃度のＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層に金属シリサイド化合物が接しており、電気的接触を図ることを特徴とする前記項目（１０）及び前記項目（１１）に記載の半導体装置。
（１８）前記ソースおよびドレインが形成する領域の一部あるいは全部が金属シリサイド化合物で形成されており、前記チャネルと電気的接触を図ることを特徴とする前記項目（１０）及び前記項目（１１）に記載の半導体装置。
（１９）前記Ｓｉ半導体基板と前記第１の単結晶層の間に、ＳｉとＧｅのいずれか一方あるいは両方とＣを主成分とするＳｉＧｅＣ層を有し、前記Ｓｉ半導体基板の格子定数と前記第１の単結晶層の格子定数が異なることを特徴とする前記項目（１）より前記項目（８）に記載の半導体装置。
（２０）前記Ｓｉ半導体基板の面方位が略（１００）であることを特徴とする前記項目（１）より前記項目（９）に記載の半導体装置。
（２１）前記項目（１）より前記項目（２０）の半導体装置において、ＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層に接するＳｉ層の上記界面と反対側の界面に埋込絶縁膜層が形成されていることを特徴とする半導体装置。
（２２）前記項目（１）より前記項目（２０）の半導体装置において、ＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層に接する層が多孔質Ｓｉ層であることを特徴とする半導体装置。
（２３）前記項目（１）より前記項目（２２）の半導体装置において、ＳｉＣ層ないしは（ＳｉＧｅ）Ｃ層の形成される領域が基板の一部領域であることを特徴とする半導体装置。
（２４）前記項目（１）より前記項目（２３）の半導体装置と、Ｓｉを動作活性層に用いた半導体装置とが、同一の支持基板上に形成されていることを特徴とする、半導体集積回路。
（２５）前記項目（１）より前記項目（２４）の半導体装置、ないしは半導体集積回路を主要構成部品とする、半導体回路モジュール。
（２６）Ｓｉ半導体基板上に開口部を有する絶縁膜を形成する工程と、該開口部内に第１の単結晶層を形成する工程と、該第１の単結晶層上に第２の単結晶層を形成する工程とを備え、前記第１の単結晶層と第２の単結晶層はＳｉとＧｅのいずれか一方あるいは両方とＣを主成分とし、且つＳｉとＧｅの和とＣの化学量論比が大略１：１である単結晶（ＳｉＧｅ）Ｃ層とし、且つ前記第１の単結晶層と第２の単結晶層の禁制帯幅が異なることを特徴とする半導体装置の製造方法。
（２７）Ｓｉ半導体基板上に開口部を有する絶縁膜を形成する工程と、該開口部内に第１の単結晶層を形成する工程と、該第１の単結晶層上に第２の単結晶層を形成する工程と、該第２の単結晶層上に第３の単結晶層を形成する工程とを備え、前記第１の単結晶層と第２の単結晶層と第３の単結晶層はＳｉとＧｅのいずれか一方あるいは両方とＣを主成分とし、且つＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層とし、且つ前記第１の単結晶層と第２の単結晶層と第３の単結晶層のうち少なくとも一つは禁制帯幅が異なることを特徴とする半導体装置の製造方法。
（２８）Ｓｉ原子とＣ原子の結合を有するガスを原料に含むことを特徴とする前記項目（１）より前記項目（２５）に記載の半導体装置の製造方法。
（２９）Ｇｅ原子とＣ原子の結合を有するガスを原料に含むことを特徴とする前記項目（１）より前記項目（２５）に記載の半導体装置の製造方法。
（３０）前記多層構造は、エピタキシャル成長により形成され、前記エピタキシャル成長の成長温度は５００℃乃至９００℃であることを特徴とする前記項目（１）より前記項目（２５）に記載の半導体装置の製造方法。
（３１）Ｓ前記多層構造は、エピタキシャル成長により形成され、前記エピタキシャル成長の成長圧力は０．１Ｐａより１００００Ｐａの範囲であることを特徴とする前記項目（１）より前記項目（２５）に記載の半導体装置の製造方法。
【０１３８】
以上、本発明の好適な諸実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【０１３９】
前述した実施例より明らかなように、本発明によれば電子の飽和速度が大きく、禁制帯幅の大きな半導体で結晶性が良好なヘテロ接合を形成することができるため、このヘテロ構造を用いる半導体装置の高速化・高耐圧化が可能となる。その結果、無線通信装置に用いられる高周波増幅用半導体装置および集積回路、特に準ミリ波−ミリ波領域の無線通信用、広禁制帯幅半導体装置の性能、を大幅に向上させることが可能になる。
【０１４０】
【発明の効果】
本発明は、Ｓｉ基板上に結晶性の良好な、ＳｉとＧｅとＣとを有する単結晶層を有し、且つ高周波特性が良好な半導体装置及びその製造方法を提供することが出来る。
【０１４１】
本発明の別な観点は、Ｓｉ基板上に結晶性の良好な、ＳｉとＧｅとＣとを有する単結晶層を有し、且つ高周波特性、高速性の良好な半導体装置及びその製造方法を提供することが出来る。
【０１４２】
本発明の更に別な観点は、一つの基板上に、Ｓｉ系半導体装置及び（ＳｉＧｅ）Ｃ系半導体装置を集積した半導体集積回路装置及びその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】図１は本発明の実施例１に係る半導体装置を示す断面図である。
【図２】図２は本発明の実施例１に係る別な例を示す半導体装置を示す断面図である。
【図３】図３は本発明の実施例１に係る半導体装置の結晶構造を示す断面模式図である。
【図４】図４は本発明の実施例１に係る半導体装置の基板全形を示す斜視図である。
【図５】図５は本発明の実施例２に係る、バイポーラトランジスタの不純物濃度及びＧｅ組成比の深さ方向の分布を示す特性線図及びバンド構造図である。
【図６】図６は本発明の実施例２に係る、バイポーラトランジスタの主要部分の断面模式図である。
【図７】図７は図６に示した本発明に係る半導体装置の活性領域の製造方法を工程順に示す部分拡大断面図である。
【図８】図８は図７の次の工程以降を順に示す部分拡大断面図である。
【図９】図９は本発明の実施例２に係る、バイポーラトランジスタの主要部分の断面模式図である。
【図１０】図１０は図９に示した本発明に係る半導体装置の活性領域の製造方法を工程順に示す部分拡大断面図である。
【図１１】図１１は図１０の次の工程以降を順に示す部分拡大断面図である。
【図１２】図１２はＳｉＣ層、（ＳｉＧｅ）Ｃ層、Ｓｉ層が積層された構造のバンド構造模式図及びゲート電極に電圧を印加した場合のバンド構造図である。
【図１３】図１３は本発明の課題を解決する手段および実施例４に係わる、電界効果型半導体装置の主要部分の断面図である。
【図１４】図１４は本発明の実施例５に係わる電界効果型半導体装置の主要部分の断面図である。
【図１５】図１５は本発明の実施例５に係わる、別の電界効果型半導体装置の主要部分の断面図である。
【図１６】図１６は本発明の実施例６に係わる電界効果型半導体装置と通常のＳｉ集積回路を同一チップ上に製造する方法を示す工程フロー図である。
【図１７】図１７は本発明の実施例６に係わる電界効果型半導体装置と通常のＳｉ集積回路が同一チップ上に形成された半導体装置の断面図である。
【図１８】図１８は本発明の実施例７に係わる固定無線アクセス用の２６ＧＨｚ帯送受信モジュールのブロック図である。
【図１９】図１９は従来の半導体装置を示す断面図である。
【図２０】図２０は結晶成長装置の概略ブロック図である。
【符号の説明】
１、１１、５１、１０１…Ｓｉ基板、２、３０、６６、６８、６９、７１、７３…絶縁膜、３、４…単結晶（ＳｉＧｅ）Ｃ層、５…（ＳｉＧｅ）Ｃバッファ層、６…開口部、１２、２３、５２、６０…コレクタ領域（ｎ型単結晶Ｓｉ）、
１３、５３…低濃度コレクタ層（低濃度ｎ型単結晶Ｓｉ）、
１４、１６、１７、５４、５６、５７…素子分離絶縁膜、
１５、５５…コレクタ引き出し層（高濃度ｎ型単結晶Ｓｉ）、
１８、１９、５８、５９…コレクタ・ベース分離絶縁膜、
２０、７０…ベース引き出し電極（ｐ型多結晶Ｓｉ）、
２１、２２…エミッタ・ベース分離絶縁膜、
２４、６１…コレクタ層（ｎ型単結晶（ＳｉＧｅ）Ｃ）、
２５、６５…ｎ型多結晶（ＳｉＧｅ）Ｃ
２６、６２…真性ベース層（ｐ型単結晶（ＳｉＧｅ）Ｃ）、
６３…ｐ型多結晶（ＳｉＧｅ）Ｃ
２７…外部ベース層（ｐ型多結晶（ＳｉＧｅ）Ｃ）、
２８、６４…エミッタ層（ｎ型単結晶ＳｉＣ）、
２９、７２…エミッタ引き出し層（高濃度ｎ型多結晶Ｓｉ）、
３１、７４、１０８…エミッタ電極、３２、７５、１０７…ベース電極、
３３、７６、１０６…コレクタ電極、６７…多結晶層、８１…Ｓｉ層、
８２…（ＳｉＧｅ）Ｃチャネル層、８３…ＳｉＣバリア層、８４…禁制帯幅、
８５…ゲート電極、８６…ソース電極、８７…ドレイン電極、
８８…高濃度ｐ型領域、８９…高濃度ｎ型領域、９０…Ａｌ電極、
９１…埋込絶縁膜層、９２…Ｓｉ支持基板、
９３…ＳｉＣ／（ＳｉＧｅ）Ｃ電界効果型半導体装置、
９４…Ｓｉ集積回路、９５…ベースバンド（ＢＢ）の信号処理部分、
９６…電圧制御発信器（ＶＣＯ）、９７…ミキサー（ＭＩＸ）、９８…低雑音増幅器（ＬＮＡ）、９９…電力増幅器（ＰＡ）、１０２…高濃度ｎ型Ｓｉ、１０３…コレクタ領域（ｎ型Ｓｉ）、１０４…ベース領域（ｐ型ＳｉＧｅ）、１０５…エミッタ領域（ｎ型ＳｉＧｅＣ）、１１０…ロードロック室、１１１…搬送室、１１２…成長室１、１１３…成長室２、２００…ＳＯＩ基板。

Claims (17)

  1. Ｓｉ半導体基体と、前記Ｓｉ半導体基体上に形成された開口部を有する絶縁膜と、前記開口部内に形成された第１の単結晶層と、前記第１の単結晶層上に形成された第２の単結晶層とを有し、前記第１の単結晶層と前記第２の単結晶層とはＳｉとＧｅのいずれか一方あるいは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなり、且つ前記第１の単結晶層と前記第２の単結晶層の禁制帯幅が異なることを特徴とする半導体装置。
  2. Ｓｉ半導体基体と、前記Ｓｉ半導体基体上に形成された開口部を有する絶縁膜と、前記開口部内に形成された第１の単結晶層と、前記第１の単結晶層上に形成された第２の単結晶層と、前記第２の単結晶層上に形成された第３の単結晶層とを有し、前記第１の単結晶層と前記第２の単結晶層と前記第３の単結晶層とはＳｉとＧｅとのいずれか一方あるいは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなり、且つ前記第１の単結晶層と前記第２の単結晶層と前記第３の単結晶層のうち少なくとも一つは禁制帯幅が異なることを特徴とする半導体装置。
  3. 前記第２の単結晶層と前記第３の単結晶層の導電型が異なることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の単結晶層の禁制帯幅が前記第３の単結晶層の禁制帯幅よりも小さいことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の単結晶層上にゲート電極を有し、前記第１の単結晶層ないしは前記第２の単結晶層のいずれか一方あるいは両方で、前記ゲート電極に相対する部分に電流が流れるチャネルが形成されており、前記第１の単結晶層と前記第２の単結晶層から形成されるヘテロ接合部の主面内に、チャネルと電気的接触を図るようにソース領域及びドレイン領域が形成されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１の単結晶層ないしは第２の単結晶層のうちで、禁制帯幅が小さい層内にチャネルが形成され、且つ、禁制帯幅の大きい層が前記チャネル層の上部に形成されてバリア層となっており、そのバリア層の上部にゲート電極を有することを特徴とする請求項５記載の半導体装置。
  7. Ｓｉ半導体基体と、前記Ｓｉ半導体基体上に形成された開口部を有する絶縁膜と、前記開口部内に設けられた第１の単結晶層と前記第１の単結晶層上に形成された第２の単結晶層の一方あるいは両方を含んだ積層構造と、前記第２の単結晶層上に形成されたゲート電極と、前記第１の単結晶層ないしは第２の単結晶層のいずれか一方あるいは両方で、前記ゲート電極に相対する部分に形成されたチャネル領域と、前記ゲート電極を挟んで形成されたソース領域およびドレイン領域を有することを特徴とする半導体装置。
  8. 前記第１の単結晶層と前記第２の単結晶層が、ＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなことを特徴とする、請求項７に記載の半導体装置。
  9. 前記Ｓｉ半導体基板と前記第１の単結晶層との間に、ＳｉとＧｅのいずれか一方あるいは両方とＣとを必須の構成成分とするＳｉＧｅＣ層を有し、前記Ｓｉ半導体基板の格子定数と前記第１の単結晶層の格子定数が異なることを特徴とする請求項１に記載の半導体装置。
  10. 前記Ｓｉ半導体基板の面方位が（１００）であることを特徴とする請求項１に記載の半導体装置。
  11. Ｓｉ半導体基体と、
    前記Ｓｉ半導体基体上に形成された開口部を有する絶縁膜と、前記開口部内に設けられた第１の単結晶層と、前記第１の単結晶層上に形成された第２の単結晶層とを有し、前記第１の単結晶層と前記第２の単結晶層とはＳｉとＧｅのいずれか一方或いは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなり、且つ前記第１の単結晶層と前記第２の単結晶層の禁制帯幅が異なる半導体装置と、
    Ｓｉを動作活性層に用いた半導体装置とを、有することを特徴とする半導体集積回路装置。
  12. Ｓｉ半導体基体と、前記Ｓｉ半導体基体上に形成された開口部を有する絶縁膜と、前記開口部内に形成された第１の単結晶層と、前記第１の単結晶層上に形成された第２の単結晶層とを有し、前記第１の単結晶層と前記第２の単結晶層とはＳｉとＧｅのいずれか一方あるいは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣとの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層からなり、且つ前記第１の単結晶層と前記第２の単結晶層の禁制帯幅が異なる半導体装置を少なくとも有する半導体回路モジュール。
  13. Ｓｉ半導体基体上に開口部を有する絶縁膜を形成する工程と、前記開口部内に第１の単結晶層を形成する工程と、前記第１の単結晶層上に第２の単結晶層を形成する工程とを有し、前記第１の単結晶層と前記第２の単結晶層はＳｉとＧｅのいずれか一方あるいは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層とし、且つ前記第１の単結晶層と前記第２の単結晶層の禁制帯幅が異なることを特徴とする半導体装置の製造方法。
  14. Ｓｉ半導体基板上に開口部を有する絶縁膜を形成する工程と、前記開口部内に第１の単結晶層を形成する工程と、前記第１の単結晶層上に第２の単結晶層を形成する工程と、前記第２の単結晶層上に第３の単結晶層を形成する工程とを備え、前記第１の単結晶層と前記第２の単結晶層と前記第３の単結晶層とはＳｉとＧｅのいずれか一方或いは両方とＣとを必須の構成成分とし、且つＳｉとＧｅの和とＣの化学量論比が略１：１である単結晶（ＳｉＧｅ）Ｃ層とし、且つ前記第１の単結晶層と前記第２の単結晶層と前記第３の単結晶層のうち少なくとも一つは禁制帯幅が異なることを特徴とする半導体装置の製造方法。
  15. 前記第１の単結晶層を形成する工程及び前記第２の単結晶層を形成する工程において、Ｓｉ原子とＣ原子との結合を有する有機化合物ガス、或いはＳｉ原子とＣ原子との結合を有する有機化合物ガスとＧｅ原子とＣ原子との結合を有する有機化合物ガスの双方を原料ガスに有することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第１の単結晶層を形成する工程及び前記第２の単結晶層を形成する工程において、Ｓｉ原子とＣ原子との結合を有する有機ガスを原料ガスに有することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記第１の単結晶層を形成する工程及び前記第２の単結晶層を形成する工程において、Ｇｅ原子とＣ原子との結合を有する有機化合物ガスの双方を原料ガスに有することを特徴とする請求項１４に記載の半導体装置の製造方法。
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