CN202662612U - 一种多晶硅柱超结mosfet结构 - Google Patents
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Abstract
本实用新型公开了一种多晶硅柱超结MOSFET结构，包括重掺杂硅衬底、掺杂硅外延层，所述掺杂硅外延层设在重掺杂硅衬底上，通过淀积形成的位于掺杂硅外延层中的半绝缘柱，位于半绝缘柱上端的阱区，在阱区上部形成的离子注入区，在掺杂硅外延层上端且位于不同阱区的离子注入区之间的栅极，以及覆盖于所述栅极的金属层，所述淀积形成的半绝缘柱为掺杂的多晶硅柱。本实用新型制造工艺难度低，制造成本低廉。
Description
技术领域
本实用新型涉及一种半导体器件，尤其涉及一种多晶硅柱超结MOSFET结构。
背景技术
VDMOSFET（高压功率MOSFET）可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超级结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
《电子电力》2004年第2卷第4期，发表了一篇名为《超结MOSFET的最新发展动向》的论文，文中提出了超结MOSFET的概念并与传统VDMOSFET的比较，其通过在漂移区中插入P—区进行电荷补偿，以提高击穿电压和降低通态电阻，但是超结MOSFET的制造工艺却难度很大，如在沟槽内加外延生长，其难度随着注入P区深度和宽度的比值的增加而提高，这表明在具有较高的深宽比时，为得到较低的通态电阻就需要增加外延生长的次数，即提高了生产成本。
外延生长是在单晶衬底上生长一层有一定要求的、与衬底晶向相同的单晶硅的方法。外延生长的潜力主要受限于缓慢的外延生长速度和所需的昂贵且复杂的设备。有几种不同的方法来生长外延层，大多数现代外延淀积使用低压化学气相淀积（LPCVD），晶片被装载到诱导加热装载器上，然后由二氯甲硅烷与氢气的混合气通过晶片的表面，这些气体在晶片的表面反应，形成一层缓慢生长的单晶硅，可以通过控制湿度、压力和反应时使用的混合气体来调节生长速度。执行外延淀积步骤是昂贵的，并且使得制造这个结构很昂贵。
实用新型内容
本实用新型是为了克服现有技术的不足，提供了一种多晶硅柱超结MOSFET结构，其制造工艺难度低，制造成本低廉。
为了实现上述目的，本实用新型采用以下技术方案：
一种多晶硅柱超结MOSFET结构，包括重掺杂硅衬底、掺杂硅外延层，所述掺杂硅外延层设在重掺杂硅衬底上，通过淀积形成的位于掺杂硅外延层中的半绝缘柱，位于半绝缘柱上端的阱区，在阱区上部形成的离子注入区，在掺杂硅外延层上端且位于不同阱区的离子注入区之间的栅极，以及覆盖于所述栅极的金属层，所述淀积形成的半绝缘柱为掺杂的多晶硅柱。传统的超结MOSFET都采用淀积外延来形成超结结构，但是外延生长速度慢，且成本较高，而多晶硅柱具有高批量处理能力，因此淀积多晶硅能减少工艺的成本。
作为优选，所述多晶硅柱的底部位于掺杂硅外延层中。淀积掺杂的多晶硅采用化学机械抛光法对其进行平坦化处理，形成掺杂的多晶硅柱。在淀积掺杂的多晶硅的过程中，可以通过调节硅源气体的流量和控制压力来调整多晶硅生长速率。这样制造多晶硅柱超结MOSFET的速度很更快。
作为优选，所述掺杂硅衬底为N型重掺杂硅衬底，掺杂硅外延层为N型掺杂硅外延层，所述掺杂的多晶硅柱为P型掺杂的多晶硅柱，P型掺杂的多晶硅柱与N型掺杂硅外延层形成PN柱交替连接结构，从而形成超结结构。
作为优选，栅极包括位于底部的栅氧化层、中部的多晶硅层以及覆盖所述栅氧化层和多晶硅的绝缘介质层。如果没有绝缘介质层，可能会发生电短路现象。
作为优选，在淀积掺杂的多晶硅过程中可以采用PECVD、LPCVD或APCVD淀积工艺进行淀积。
作为优选，掺杂的多晶硅淀积厚度为20.0～30.0um。本发明中的掺杂多晶硅杂质浓度和淀积厚度可根据器件的具体设计而定。
作为优选，金属层包括钨和氮化钛。用钨做局部互连金属是因为钨能够无空间地填充孔，形成钨塞（Plug）,其次，钨具有良好的磨抛特性，氮化钛充当钨的扩散阻挡层。
与现有技术相比，本发明具有如下有益效果：利用多晶硅淀积形成多晶硅柱，不仅生长速度比外延层快，且成本也比淀积外延层低，利用多晶硅的高批量处理能力，减少工艺的成本。
附图说明
图1为本实用新型的结构示意图。
图中，1—N+衬底，2—N型外延层，3—P阱区，4—P型多晶硅柱，5—N+源区，6—栅氧化物，7—多晶硅层，8—绝缘介质层，9—金属层。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步的描述。
如图1所示：以N型MOSFET器件为例，一种多晶硅柱超结MOSFET结构，包括N+衬底1、N型外延层2，所述N型外延层2设在过淀积形成的位于N型外延层2中的P型多晶硅柱4，位于P型多晶硅柱4上端的P阱区3，在P阱区3上部形成的N+源区5，在N型外延层2上端且位于不同P阱区3的N+源区5之间的栅极，以及覆盖于所述栅极的金属层8。
本实用新型中淀积形成的P型多晶硅柱4为掺杂的多晶硅柱。淀积掺杂的多晶硅采用化学机械抛光法对其进行平坦化处理，形成掺杂的多晶硅柱，所述P 型多晶硅柱4的底部位于掺杂硅外延层2中。
所述栅极包括位于底部的栅氧化层6、中部的多晶硅层7以及覆盖所述栅氧化层6和多晶硅层7的绝缘介质层8。在淀积掺杂的多晶硅的过程中，可以通过调节硅源气体的流量和控制压力来调整多晶硅生长速率。在淀积掺杂的多晶硅过程中可以采用PECVD、LPCVD或APCVD淀积工艺进行淀积。所述掺杂的多晶硅淀积厚度为20.0～30.0um。本发明中掺杂的多晶硅杂质浓度和淀积厚度可根据器件的具体设计而定，掺杂的多晶硅多晶硅杂质浓度由多晶硅柱的浓度和掺杂硅外延层的浓度决定。
位于掺杂硅外延层2中的掺杂的多晶硅柱的宽度和高度相一致。该多晶硅柱超结MOSFET适用于终端设计中，可以作为CMOS电路的一部分，也可以作为集成电路的一部分。所述金属层包括钨和氮化钛。
本实用新型中的重掺杂硅衬底还可以采用P型重掺杂衬底，掺杂硅外延层为P型掺杂硅外延层，所述掺杂的多晶硅柱为N型掺杂的多晶硅柱，N型掺杂的多晶硅柱与P型掺杂硅外延层形成PN柱交替连接结构，从而形成超结结构。
Claims (6)
1.一种多晶硅柱超结MOSFET结构，包括重掺杂硅衬底、掺杂硅外延层，所述掺杂硅外延层设在重掺杂硅衬底上，通过淀积形成的位于掺杂硅外延层中的半绝缘柱，位于半绝缘柱上端的阱区，在阱区上部形成的离子注入区，在掺杂硅外延层上端且位于不同阱区的离子注入区之间的栅极，以及覆盖于所述栅极的金属层，其特征在于：所述半绝缘柱为掺杂的多晶硅柱。
2.根据权利要求1所述的多晶硅柱超结MOSFET结构，其特征在于：所述多晶硅柱的底部位于掺杂硅外延层中。
3.根据权利要求1或2所述的多晶硅柱超结MOSFET结构，其特征在于：所述掺杂硅衬底为N型重掺杂硅衬底，掺杂硅外延层为N型掺杂硅外延层，所述掺杂的多晶硅柱为P型掺杂的多晶硅柱，P型掺杂的多晶硅柱与N型掺杂硅外延层形成PN柱交替连接结构。
4.根据权利要求1所述的多晶硅柱超结MOSFET结构，其特征在于：所述栅极包括位于底部的栅氧化层、中部的多晶硅层以及覆盖所述栅氧化层和多晶硅的绝缘介质层。
5.根据权利要求1或2所述的多晶硅柱超结MOSFET结构，其特征在于：在淀积掺杂的多晶硅过程中可以采用PECVD、LPCVD或APCVD淀积工艺进行淀积。
6.根据权利要求1或2所述的多晶硅柱超结MOSFET结构，其特征在于：所述掺杂的多晶硅淀积厚度为20.0～30.0um。
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| CN106887464A (zh) * | 2017-01-04 | 2017-06-23 | 上海华虹宏力半导体制造有限公司 | 超结器件及其制造方法 |
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