CN1665024A - 包含多层电极结构的半导体器件 - Google Patents

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Abstract

在包括半导体衬底(10；56)的半导体器件中，在半导体衬底上提供至少一个电极结构(34，36；72，74)。将电极结构构造成多层电极结构，其包括形成在半导体衬底表面上并由所显现的介电常数大于二氧化硅的介电材料构成的绝缘层(34A，36A；72A，74A)、形成在绝缘层上并由多晶硅构成的下电极层(34B，36B；72B，74B)、和形成在下电极层上并由多晶硅构成的上电极层(34C，36C；72C，72D)。下电极层的特征在于，其多晶硅的平均晶粒尺寸大于上电极层多晶硅的平均晶粒尺寸。

Description

包含多层电极结构的半导体器件
技术领域
本发明涉及以电极结构为特征的半导体器件，其包括绝缘层和形成在绝缘层上的电极，更具体地涉及一种包括金属氧化物半导体(MOS)晶体管、动态随机存取存储(DRAM)器件、非易失性半导体存储器件等等的半导体器件，其中每一种以这种电极结构为特征。
背景技术
例如，半导体器件中所包括的MOS晶体管以电极结构为特征，该电极结构称为栅极电极结构。在该MOS晶体管中，例如在得自于单晶硅晶片的硅衬底中制作源极区和漏极区，并在硅衬底上构造栅极电极使其与源极和漏极区联合起来。也就是说，栅极电极结构包括由硅衬底上的二氧化硅层形成的栅极绝缘层和由栅极绝缘层上的多晶硅层形成的栅极电极，该栅极绝缘层在源极区和漏极区之间桥接(bridge)一个间隔从而在其间限定沟道区。
近来随着半导体器件小型化的推进，栅极电极的尺寸已变得更小，且栅极绝缘层的厚度已变得更薄。因而，需要妥当地抑制可能发生在沟道区的短沟道效应。
通常，为了抑制短沟道效应在MOS晶体管中加入轻掺杂漏极(LDD)结构。具体地，在硅衬底中制作LDD区作为各源极和漏极区的一部分以便在源极和漏极区的LDD区之间限定沟道区。LDD区的杂质浓度小于源极和漏极区二者的杂质浓度，从而可以减少在各LDD区与沟道区之间的界面中耗尽区的产生，结果抑制了短沟道效应。注意，可以用扩展区代替LDD区。并且，注意，可以使晕圈区(halo region)伴随LDD区或扩展区中的任一个，从而进一步促进短沟道效应的抑制。
同时，为了改善MOS晶体管的特性，众所周知的是在栅极电极中注入并扩散合适的杂质，从而减小栅极电极的电阻。例如，当MOS晶体管具有P沟道型时，在栅极电极中掺入诸如硼(B+)等的P型杂质。当MOS晶体管具有N沟道型时，在栅极电极中注入并扩散诸如砷(As+)、磷(P+)等的N型杂质。
在这种情况下，包含在栅极电极中的部分杂质可能扩散到栅极绝缘层中，因而杂质可能与包含在栅极绝缘层或二氧化硅层中的硅原子反应，从而在其中产生缺陷，结果使栅极绝缘层的特性变坏。
为了抑制栅极绝缘层中的杂质扩散，建议将栅极电极构造成多层栅极电极，例如，JP-A-04H-326766中所公开的。
具体地，多层栅极电极由第一电极层和第二电极层构成，该第一电极层形成在栅极绝缘层上并由多晶硅构成，该第二电极层形成在第一电极层上并由多晶硅构成，第二电极层中多晶硅的晶粒尺寸大于第一电极层中多晶硅的晶粒尺寸。由此，在将杂质注入并扩散到多层栅极电极中的注入/扩散工艺期间，由于存在具有大晶粒尺寸多晶硅的第二电极层，因此可以抑制杂质在栅极电极中的扩散。
另一方面，需要进一步推进包括MOS晶体管在内的半导体器件的小型化和集成化。在这种情况下，在小型化和集成化的进一步推进实现之前，需要根据按比例缩小将栅极绝缘层的厚度减小到几纳米(nm)。然而，由于当向栅极电极施加偏置电压时产生的隧道电流的量值与源/漏电流相比不能忽略，因此这种良好的二氧化硅不能再用作MOS晶体管中的栅极绝缘层。
因此，为了实现包括MOS晶体管在内的半导体器件小型化和集成化的进一步推进，需要使用介电常数显示为6以上的高k材料作为介电常数显示为3.9的二氧化硅材料的替代品，用于栅极绝缘层。
作为具有大于6的介电常数的高k材料的代表，有氧化铝、氮化铝、氮氧化铝和硅化铝。并且，有氧化物、氮化物、氮氧化物、铝酸盐和硅酸盐，它们得自于稀土元素，例如锆(Zr)、铪(Hf)、钽(Ta)、钇(Y)和镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
虽然通过使用包含前述高k材料之一的高k栅极绝缘层可能进一步推进半导体器件的小型化和集成化，但是仍存在的问题是，当向栅极电极注入并扩散杂质从而减小栅极电极的电阻时，必须抑制高k栅极绝缘层中的杂质。
此外，当使用高k栅极绝缘层时出现其它有待解决的问题。具体地，包含在高k栅极绝缘层中的铝元素或稀土元素容易与包含在多晶硅栅极电极中的硅元素反应，从而在高k栅极绝缘层中产生陷阱位置，结果MOS晶体管的可靠性和性能大幅度劣化，如下文中详细论述的。
发明内容
因此，本发明的主要目的是提供一种以电极结构为特征的半导体器件，其包括由高k材料构成的高k绝缘层和形成在高k绝缘层上的由多晶硅构成的电极，并将其构造得基本没有如上所述的问题。
根据本发明的一个方面，提供一种半导体器件，包括半导体衬底和至少一个提供在半导体衬底表面上的电极结构。将该电极结构构造成多层电极结构，该多层电极结构包括形成在半导体衬底表面上且由介电常数大于二氧化硅的介电材料构成的绝缘层、形成在绝缘层上且由多晶材料构成的下电极层和形成在下电极层上且由多晶材料构成的上电极层。下电极层的特征是多晶材料的平均晶粒尺寸大于上电极层多晶材料的平均晶粒尺寸。
优选地，对于多晶材料，使用多晶硅。且优选地，下电极层可以具有小于约50nm的厚度，且上电极层具有小于约200nm的厚度。
绝缘层可以由氧化铝、氮化铝、氮氧化铝和硅化铝构成。并且，绝缘层可以由选自由氧化物、氮化物、氮氧化物、铝酸盐和硅酸盐构成的组中的一种来构成，它们得自于锆(Zr)、铪(Hf)、钽(Ta)、钇(Y)和镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
当使用多晶硅用于多晶材料时，可以使用化学气相淀积法在落入400℃至600℃范围内的处理温度下将下电极层形成为非晶硅层，并在高于600℃的处理温度下在非晶硅层中引起结晶，结果形成下电极层。
并且，当使用多晶硅用于多晶材料时，多层电极结构还可进一步包括在下电极层和上电极层之间插入的中间电极层，且中间电极层形成为硅/锗层。
半导体器件可以至少一个金属氧化物半导体晶体管为特征。在这种情况下，将前述多层结构限定成用于金属氧化物半导体晶体管的多层栅极电极结构，绝缘层用作栅极绝缘层，下电极层用作下栅极电极层，上电极层用作上栅极电极层。
附图说明
参考附图，由以下作出的描述将更加明显地明白上述目的和其它目的，其中：
图1A是硅衬底的部分截面图，示出了用于制造根据本发明的以互补MOS晶体管为特征的半导体器件第一实施例的制作过程的第一个典型步骤；
图1B是与图1A相似的、示出根据本发明制作过程的第二个典型步骤的部分截面图；
图1C是与图1B相似的、示出根据本发明制作过程的第三个典型步骤的部分截面图；
图1D是与图1C相似的、示出根据本发明制作过程的第四个典型步骤的部分截面图；
图1E是与图1D相似的、示出根据本发明制作过程的第五个典型步骤的部分截面图；
图1F是与图1E相似的、示出根据本发明制作过程的第六个典型步骤的部分截面图；
图1G是与图1F相似的、示出根据本发明制作过程的第七个典型步骤的部分截面图；
图1H是与图1G相似的、示出根据本发明制作过程的第八个典型步骤的部分截面图；
图1I是与图1H相似的、示出根据本发明制作过程的第九个典型步骤的部分截面图；
图1J是与图1I相似的、示出根据本发明制作过程的第十个典型步骤的部分截面图；
图1K是与图1J相似的、示出根据本发明制作过程的第十一个典型步骤的部分截面图；
图1L是与图1K相似的、示出根据本发明制作过程的第十二个典型步骤的部分截面图；
图1M是与图1L相似的、示出根据本发明制作过程的第十三个典型步骤的部分截面图；
图1N是与图1M相似的、示出根据本发明制作过程的第十四个典型步骤的部分截面图；
图1P是与图1N相似的、示出根据本发明制作过程的第十五个典型步骤的部分截面图；
图1Q是与图1P相似的、示出根据本发明制作过程的第十六个典型步骤的部分截面图；
图1R是与图1Q相似的、示出根据本发明制作过程的第十七个典型步骤的部分截面图；
图1S是与图1R相似的、示出根据本发明制作过程的第十八个典型步骤的部分截面图；
图2是用于说明在根据本发明的多层栅极电极结构中所建立的耗尽区的增长特性的曲线图；
图3是用于说明MOS晶体管中栅极漏电流的曲线图，其中MOS晶体管以包括高k栅极绝缘层且其上形成多晶电极层的栅极电极结构为特征；
图4是用于说明根据本发明的MOS晶体管中的栅极漏电流的评价的曲线图；
图5是用于说明根据本发明的MOS晶体管中的栅极阈值电压的变化的评价的曲线图；
图6是用于说明根据本发明的MOS晶体管中的栅极阈值电压滞后现象的评价的曲线图；
图7是用于说明根据本发明的MOS晶体管中随时间变化的介电击穿(TDDB)寿命的评价的曲线图；
图8是用于说明根据本发明的MOS晶体管中的正向偏置温度不稳定性(PBTI)寿命的评价的曲线图；
图9A是硅衬底的部分截面图，示出了用于制造根据本发明的以互补MOS晶体管为特征的半导体器件第二实施例的制作过程的第一个典型步骤；
图9B是与图9A相似的、示出根据本发明制作过程的第二个典型步骤的部分截面图；
图9C是与图9B相似的、示出根据本发明制作过程的第三个典型步骤的部分截面图；
图9D是与图9C相似的、示出根据本发明制作过程的第四个典型步骤的部分截面图。
具体实施方式
参考图1A至1N以及图1P至1S，现在将阐释用于制造根据本发明的以互补MOS晶体管为特征的半导体器件第一实施例的制造过程。
首先，如图1A所示，准备p-型半导体衬底10，例如，得自于p-型单晶硅晶片。通过形成其中的划片线将半导体衬底的表面分成多个芯片区，在图1A的截面中示出了一个芯片区的一部分。在该图中，标记12通常表示元件隔离层，通过使用STI(浅沟隔离)法将其形成在有关芯片区中，以便在芯片区的表面上限定P沟道型MOS晶体管形成区“P-MOS”和N沟道型晶体管形成区“N-MOS”。同时，已经对半导体衬底10进行过热氧化处理，以便在芯片区的表面上形成牺牲二氧化硅层14。
注意，如果必要，元件隔离层12的形成可以通过使用LOCOS(硅的局部氧化)法进行。
在牺牲二氧化硅层14的形成完成之后，如图1B所示，在半导体衬底10表面上形成光致抗蚀剂层16，并通过使用光刻工艺和蚀刻工艺构图，以便将N沟道型MOS晶体管形成区“N-MOS”曝露于外部。然后，将诸如硼离子(B+)等的p型杂质注入到露出的N沟道型MOS晶体管形成区“N-MOS”中，从而在其中制造p型杂质注入区18。注意，可以使用氟化硼(BF2)用于硼离子(B+)的注入。随后，通过使用灰化工艺、湿法剥离工艺等将已构图的光致抗蚀剂层16从半导体衬底10的表面除去。
在完成已构图的光致抗蚀剂层16的去除之后，如图1C所示，在半导体衬底10上形成光致抗蚀剂层20，并通过使用光刻工艺和蚀刻工艺构图，以便将P沟道型MOS晶体管形成区“P-MOS”曝露于外部。然后，将诸如磷离子(P+)、砷离子(As+)等的N型杂质注入到露出的P沟道型MOS晶体管形成区“P-MOS”中，从而在其中制造N型杂质注入区22。随后，通过使用灰化工艺、湿法剥离工艺等将已构图的光致抗蚀剂层20从半导体衬底10的表面除去。
在完成已构图的光致抗蚀剂层20的去除之后，对半导体衬底10进行退火处理，其中使注入的P型杂质和N型杂质激活并扩散，以便分别在N沟道型MOS晶体管形成区“N-MOS”和P沟道型MOS晶体管形成区“P-MOS”中将P型杂质注入区18和N型杂质注入区22制造成P型阱区18P和N型阱区22N，如图1D所示。
在P型和N型阱区18P和22N的制造完成后，对半导体衬底10进行湿法蚀刻工艺，其中蚀刻并从半导体衬底10的表面除去牺牲二氧化硅层14。注意，在该湿法蚀刻工艺中，部分元件隔离层12被蚀刻并去除，从而使半导体衬底10的表面变平。
然后，如图1E所示，通过使用原子层淀积(ALD)法，在半导体衬底10的平坦表面上形成高k绝缘层24。例如，高k绝缘层24可以形成为氧化铪(HfO)层。在该情况下，在ALD法中，与氧基一起使用有机铪源气体，例如叔丁氧基铪(Hf(OtBu)4)、乙酰丙酮化铪(Hf(Acac)4)、二乙基氨铪(Hf(NEt2)4)，等等。
具体地，将半导体衬底10加热到约400℃的温度，将氢从半导体衬底10的表面清除。然后，将半导体衬底10交替地曝露于有机铪源气体和氧基，结果在半导体衬底10的表面上形成高k绝缘层或氧化铪层24。
当需要将高k绝缘层24形成为氮氧化硅铪(HfSiON)层时，用氮气替代前述ALD法中的氧基。另外，使用得自于氨的氮基作为氧气的替代品。并且，当需要将高k绝缘层24形成为氮氧化铪(HfON)层时，用包含NO、N2O或NO2的氮-氧基气体替代前述ALD法中的氧基。
高k绝缘层可以形成为氧化锆(ZrO)层和氮氧化锆(ZrON)层之一。在该情况下，用有机锆源气体替代前述ALD法中的有机铪源气体，例如叔丁氧基锆(Zr(OtBu)4)、乙酰丙酮化锆(Zr(Acac)4)、二乙基氨锆(Zr(NEt2)4)，等等。
当将三甲基铝(TMA:Al(CH3)3)气体加入前述有机铪源气体时，高k绝缘层24形成为铝酸铪层。同样，当将三甲基铝(TMA:Al(CH3)3)气体加入前述有机锆源气体时，高k绝缘层24形成为铝酸锆层。
当将四甲基硅烷气体加入有机铪源气体时，高k绝缘层24形成为硅酸铪层。同样，当将四甲基硅烷气体加入有机锆源气体时，高k绝缘层24形成为硅酸锆层。
在上述ALD法中，当只使用三甲基铝(TMA:Al(CH3)3)气体作为源气体时，高k绝缘层形成为氧化铝(Al2O3)层。
注意，当然，应当理解可以使用包含其它稀土元素的有机金属源气体进行高k绝缘层的形成，该稀土元素有钽(Ta)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)，等等。
可以使用其它方法进行高k绝缘层的形成，包括反应性溅射工艺或金属溅射工艺之一，和热氧化工艺。也就是说，例如，通过使用溅射工艺在半导体衬底10上形成铝层之后，通过使用热氧化工艺再形成氧化铝层。当然，可以形成稀土金属层作为铝层的替代品。而且，可以通过使用合适的化学气相淀积(CVD)法进行高k绝缘层的形成。
在高k绝缘层24的形成完成后，如图1F所示，通过使用合适的CVD法在落入约400℃至600℃范围内的低处理温度下，在高k绝缘层上形成非晶硅层26，借此可以有效地抑制包含在高k绝缘层24中的铝元素或稀土元素与包含在非晶硅层26中的硅元素之间的反应，结果抑制了高k绝缘层24中陷阱位置的产生。
当非晶硅层26生长到大约50nm的厚度时，将处理温度升高到大于600℃，以便在非晶硅层26上形成多晶硅层28，如图1G所示。注意，多晶硅层28的厚度大约为200nm。在多晶硅层28形成期间，大于600℃的处理温度在非晶硅层26中引起结晶，以使非晶硅层26重组为多晶硅层。
注意，多晶硅层26的特征在于，其平均晶粒尺寸大于在高于600℃的高处理温度下形成的多晶硅层28的平均晶粒尺寸。简而言之，在高k绝缘层24上形成以大晶粒尺寸为特征的下部多晶硅层26和以小晶粒尺寸为特征的上部多晶硅层28。
在下部和上部多晶硅层26和28都完成后，如图1H所示，在上部多晶硅层28上形成光致抗蚀剂层30，并通过使用光刻工艺和蚀刻工艺构图，以便将N沟道型MOS晶体管形成区“N-MOS”曝露于外部。然后，在露出的N沟道型MOS晶体管形成区“N-MOS”的下部和上部多晶硅层26和28中注入N型杂质，例如磷离子(P+)、砷离子(As+)等。此后，通过使用灰化工艺、湿法剥离工艺等将已构图的光致抗蚀剂层30从上部多晶硅层28除去。
在已构图的光致抗蚀剂层30的去除完成后，在上部多晶硅层28上形成光致抗蚀剂层32，并通过使用光刻工艺和蚀刻工艺构图，以便将P沟道型MOS晶体管形成区“P-MOS”曝露于外部，如图1I所示。然后，在露出的P沟道型MOS晶体管形成区“P-MOS”的下部和上部多晶硅层26和28中注入P型杂质，例如硼离子(B+)等。注意，可以使用氟化硼(BF2)用于硼离子(B+)的注入。此后，通过使用灰化工艺、湿法剥离工艺等将已构图的光致抗蚀剂层32从上部多晶硅层28除去，如图1J所示。
在已构图的光致抗蚀剂层32的去除完成后，对半导体衬底10进行退火处理，其中N型和P型杂质被激活并扩散到下部和上部多晶硅层26和28中，从而减小了多晶硅层26和28二者的电阻。注意，在退火期间，由于下部多晶硅层26的大晶粒尺寸，因此可以抑制杂质在高k绝缘层24中的扩散，结果抑制了高k绝缘层24中缺陷的产生。
在退火处理完成后，通过光刻工艺和蚀刻工艺构图高k绝缘层24和两个多晶硅层26和28，以便在各P型和N型阱区18P和22N的表面上限定栅极电极结构34和36，如图1K所示。
栅极电极结构34获得多层结构，包括得自于高k绝缘层24的高k栅极绝缘层34A、得自于多晶硅层26的第一栅极电极层34B和得自于多晶硅层28的第二栅极电极层34C，第一和第二栅极电极层34B和34C以扩散其中的P型杂质为特征。
类似的，栅极电极结构36获得多层结构，包括得自于高k绝缘层24的高k栅极绝缘层36A、得自于多晶硅层26的第一栅极电极层36B和得自于多晶硅层28的第二栅极电极层36C，第一和第二栅极电极层36B和36C以扩散其中的P型杂质为特征。
在栅极电极结构34和36的限定完成后，如图1L所示，在半导体衬底10的表面上形成光致抗蚀剂层38，并通过使用光刻工艺和蚀刻工艺构图，以便将N沟道型MOS晶体管形成区“N-MOS”曝露于外部。然后，通过使用栅极电极结构34为掩模在P型阱区中注入N型杂质，例如磷离子(P+)、砷离子(As+)等，从而在其中制造N型杂质注入区。此后，通过使用灰化工艺、湿法剥离工艺等将已构图的光致抗蚀剂层38从半导体衬底10的表面除去。
在已构图的光致抗蚀剂层38的去除完成后，如图1M所示，在衬底10的表面上形成光致抗蚀剂层42，并通过使用光刻工艺和蚀刻工艺构图，以便将P沟道型MOS晶体管形成区“PMOS”曝露于外部。然后，通过使用栅极电极结构36为掩模在N型阱区中注入P型杂质，例如硼离子(B+)等，从而在其中制造P型杂质注入区44。注意，可以使用氟化硼(BF2)用于硼离子(B+)的注入。此后，通过使用灰化工艺、湿法剥离工艺等将已构图的光致抗蚀剂层42从半导体衬底10的表面除去。
在已构图的光致抗蚀剂层42的去除完成后，对半导体衬底10进行退火处理，其中注入的N型杂质和P型杂质被激活并扩散到各P型和N型阱区18P和22N中，从而产生N型杂质注入区40和P型杂质注入区44，作为P型和N型阱区18P和22N中的各轻掺杂漏极(LDD)区40N和44P，如图1N所示。
该退火处理可以在氮气氛和氮/氧气氛下、在800℃至1,000℃的处理温度下、超过0秒到10秒的退火时间下进行。通常，将退火时间限定为一个时间，其从气体温度达到800℃至1,000℃范围内的预定温度时开始计算，且由此确定的退火时间可以等于0。将其中退火时间设置为0秒的退火处理称为尖峰(spike)退火处理。也就是说，在尖峰退火处理中，处理温度一达到预定温度，就将其降低。
注意，在退火处理期间(图1N)，由于存在具有大晶粒尺寸特征的第一栅极电极层34B和36B，因此可以抑制高k绝缘层34A和34B中杂质的扩散。
在退火处理(图1N)完成后，通过使用合适的CVD工艺在半导体衬底10的表面上形成由合适的绝缘材料，例如二氧化硅、氮化硅等构成的绝缘层(未示出)，并以周知的方式回蚀，以便在各栅极电极结构34和36的周边侧面上形成侧壁46，如图1P所示。
在侧壁46的形成完成后，如图1Q所示，在半导体衬底10的表面上形成光致抗蚀剂层48，并通过使用光刻工艺和蚀刻工艺构图，以便将N沟道型MOS晶体管形成区“N-MOS”曝露于外部。然后，通过使用栅极电极结构34的侧壁46为掩模，在P型阱区18P中注入N型杂质，例如磷离子(P+)、砷离子(As+)等，从而在其中制造N型杂质注入区50。此后，通过使用灰化工艺、湿法剥离工艺等从半导体衬底10的表面除去已构图的光致抗蚀剂层48。
在已构图的光致抗蚀剂层48的去除完成后，如图1R所示，在半导体衬底10的表面上形成光致抗蚀剂层52，并通过使用光刻工艺和蚀刻工艺构图，以便将P沟道型MOS晶体管形成区“P-MOS”曝露于外部。然后，通过使用栅极电极结构36的侧壁40为掩模，在N型阱区22N中注入P型杂质，例如硼离子(B+)等，从而在其中制造P型杂质注入区54。注意，可以使用氟化硼(BF2)用于硼离子(B+)的注入。此后，通过使用灰化工艺、湿法剥离工艺等从半导体衬底10的表面除去已构图的光致抗蚀剂层52。
在已构图的光致抗蚀剂层52的去除完成后，对半导体衬底10进行退火处理，其中注入的N型杂质和P型杂质被激活并在各P型和N型阱区18P和22N中扩散，以便在P型阱区18P中将各N型杂质注入区50制造成源极区50S和漏极区50D，并在N型阱区22N中将各P型杂质扩散区54制造成源极区54S和漏极区54D。
注意，在退火处理(图1S)期间，由于存在具有大晶粒尺寸特征的第一栅极电极层34B和36B，因此可以抑制高k栅极绝缘层34A和36A中杂质的扩散。
此后，通过使用合适的CVD工艺在半导体衬底10的表面上形成绝缘夹层(未示出)，并在绝缘夹层中形成接触栓(未示出)，以便电连接到源极区(50S，54S)和漏极区(50D，54D)。然后，对半导体衬底10进行各种用于形成布置其上的多层布线的工艺，并且然后进行分割工艺，其中沿划片线将其切割，借此将半导体期间彼此分开，结果完成根据本发明的半导体器件第一实施例的制造。
通常，易于在栅极电极和栅极绝缘层之间的界面中建立耗尽区，结果造成MOS晶体管性能的退化。耗尽区的宽度依赖于栅极电极层的电阻。也就是说，栅极电极层的电阻越大，建立在栅极电极层和栅极绝缘层之间的界面中的耗尽区越宽。
在上述实施例中，由于第一栅极电极层(34B，36B)的晶粒尺寸大于第二栅极电极层(34C，36C)的晶粒尺寸，因此，第一栅极电极层(34B，36B)具有大于第二栅极电极层(34C，36C)的电阻。由此，第一栅极电极层(34B，36B)的厚度对抑制高k绝缘层(34A，36A)和第一栅极电极层(34B，36B)之间的界面中产生耗尽非常有效。
为了研究第一栅极电极层(34B，36B)的厚度与耗尽区宽度之间的关系，本发明人进行了一个测试。
在图2的曲线中示出了测试结果。在该曲线中，横坐标表示第一栅极电极层(34B，36B)厚度的变化，且纵坐标表示耗尽区宽度的增长，该耗尽区建立在高k绝缘层(34A，36A)和直接形成其上的第二栅极电极层(34C，36C)之间的界面中。也就是说，当第一栅极电极层(34B，36B)没有插在高k绝缘层(34A，36A)和第二栅极电极层(34C，36C)之间时，耗尽区宽度的增长自然为0％。
如图2所明示的，第一栅极电极层(34B，36B)的厚度越厚，耗尽区宽度的增长就越大。例如，当第一栅极电极层(34B，36B)具有50nm的厚度时，耗尽区的增长约为5％。
当考虑到MOS晶体管的性能时，耗尽区宽度的5％的增长是可允许的。由此，在上述实施例中，第一栅极电极层(34B，36B)的厚度不应超过约50nm。
另一方面，优选的是第二栅极电极层34C和36C变得更厚，以便使第一和第二栅极电极层(34B和34C；以及36B和36C)的二者电阻更小。也就是说，第二栅极电极层的厚度越薄，对第一和第二栅极电极层(34B和34C；以及36B和36C)二者的电阻来说第一栅极电极层(34B，36B)电阻的影响就越大。
不过，第二栅极电极层(34C，36C)的厚度不应超过约200nm，以便可以容易地进行栅极电极结构34和36的形成。也就是说，当多晶硅层38的厚度超过约200nm时，难以通过使多晶硅层38受到蚀刻工艺(图1K)来形成栅极电极结构34和36。
并且，本发明人进行了各种测试以评价根据本发明的半导体器件，如下所述。
对于栅极漏电流的评价
当由于其中杂质的扩散而在高k栅极绝缘层(34A，36A)中产生缺陷时，它们引起栅极漏电流。由此，在将根据本发明的MOS晶体管的性能评价为优良之前，应当抑制栅极漏电流。
首先，制造多个参考样品，且每个参考样品以栅极电极结构为特征，其包括高k(HfSiON)栅极绝缘层和形成其上的多晶硅电极层。将参考样品分成两组：第一组受到小数量的磷(P)剂量，而第二组受到大数量的磷(P)剂量。
注意，高k(HfSiON)栅极绝缘层具有与具有1.6nm厚度的二氧化硅层相同的厚度。
对于包括第一和第二组参考样品的每一个测量栅极漏电流。在图3的曲线图中示出了测试结果。在该曲线图中，横坐标表示栅极漏电流，且纵坐标表示积累可能性。并且，符号“○”表示所测得的包含在第一组中的参考样品的栅极漏电流，而符号“□”表示所测得的包含在第二组中的参考样品的栅极漏电流。
如图3的曲线图所明示的，当P型杂质剂量的数值增大时，栅极漏电流的数量增大，如图3的曲线图中箭头所表示的。简而言之，该测试结果证明，由于磷的剂量而在高k(HfSiON)栅极绝缘层中产生的缺陷引起了栅极漏电流。
随后，制造组A的电容样品和组B的电容样品。注意，包含在组A和B中的每个电容样品都具有约1mm的面积尺寸。
包含在组A中的每个电容样品以电极结构为特征，其包括相当于高k栅极绝缘层(34A，36A)的电介质(HfSiON)层和形成其上的且相当于第二栅极电极层(34C，36C)的电极层
包含在组B中的每个电容样品以电极结构为特征，其等于栅极电极结构(34，36)。也就是说，该电极结构包括相当于高k栅极绝缘层(34A，36A)的电介质(HfSiON)层、形成在电介质层上且相当于第一栅极电极层(34B，36B)的第一电极层和形成在第一电极层上且相当于第二栅极电极层(34C，36C)的第二电极层。
组A和B受到一定数量的磷剂量。然后，通过向电容样品施加-1伏的电压，对包含在组A和B中的每个电容样品测量漏电流。图4的曲线图示出了测试结果。在该曲线图中，横坐标表示漏电流，且纵坐标表示分布的积累可能性。并且符号“○”表示所测得的包含在组A中的电容样品的漏电流，符号“●”表示所测得的包含在组B中的电容样品的漏电流。
如图4的曲线图所明示的，与包含在组A中的电容样品的漏电流相比，包含在组B中的电容样品的漏电流变小。由此，该测试证明，可以在根据本发明的MOS晶体管中有效地抑制栅极漏电流。
对于栅极阈值电压的变化的评价
当高k栅极绝缘层(34A，36A)中产生陷阱位置时，由于电子被陷阱为止俘获而使栅极阈值电压变化。由此，在将根据本发明的MOS晶体管的性能评价为优良之前，需要抑制栅极阈值电压的变化。
首先，制造组A的N沟道型MOS晶体管样品，将其分成多个小组。这些N沟道型MOS晶体管的每一个以栅极电极结构为特征，其包括高k(HfSiON)栅极绝缘层和相当于第二栅极电极层34C的栅极电极层。
在组A中，包含在组A的各小组中的MOS晶体管的每个栅极电极结构受到彼此基本相同的磷剂量值，但是组A的小组可以在磷剂量的数值上彼此区别，属于包含在一个小组中的MOS晶体管的栅极电极结构的磷剂量的数值与属于包含在另一个小组中的MOS晶体管的栅极电极结构不同。
并且，通过使用根据本发明的制造方法制造组B的N沟道型MOS晶体管样品，将其分成多个小组。也就是说，这些N沟道型MOS晶体管样品的每一个以栅极电极结构为特征，其等于栅极电极结构34。也就是说，该栅极电极包括相当于高k栅极绝缘层34A的高k(HfSiON)栅层、形成在第一栅极电极层上且相当于第一栅极电极层34B的第一电极层和形成在第一电极层上且相当于第二栅极电极层34C的第二电极层。
注意，在组A和B中，高k(HfSiON)栅极绝缘层具有与具有1.6nm厚度的二氧化硅层相等的厚度。
与前述组A相似，在组B中，包含在组B各小组中的MOS晶体管的每个栅极电极结构受到彼此基本相同的磷剂量数值，但是组B的小组可以在磷剂量的数值上彼此区别，属于包含在一个小组中的MOS晶体管的栅极电极结构的磷剂量的数值与属于包含在另一个小组中的MOS晶体管的栅极电极结构不同。
对包含在组A和B中的MOS晶体管样品测量栅极阈值电压。图5的曲线图中示出了测试结果。在该曲线图中，横坐标表示磷剂量的数量，且纵坐标表示栅极阈值电压的变化。注意，在横坐标中，“MIN”表示磷剂量的最小数量；“INT1”表示磷剂量的中间数量；“INT2”表示磷剂量的中间数量。并且，符号“○”表示所测得的包含在组A中的MOS晶体管样品的栅极阈值电压，符号“●”表示所测得的包含在组B中的MOS晶体管样品的栅极阈值电压。
如从图5的曲线图中所明示的，包含在组B的小组中的MOS晶体管的栅极阈值电压基本不变，其特征在于，磷剂量的数量落入磷剂量的最小数量“MIN”和磷剂量的中间数量“INT1”之间的范围内。相反地，包含在组A中的MOS晶体管的栅极阈值电压显著变化，其特征在于磷剂量的中间数量“INT1”。该测试结果证明，根据本发明可以有效地抑制栅极阈值电压的变化。
对于栅极滞后特性的评价
当高k栅极绝缘层(34A，36A)中产生陷阱位置时，由于电子被陷阱位置俘获而使栅极阈值电压表现出滞后特性。当然，在将根据本发明的MOS晶体管评价为优良之前应当将滞后特性的宽度变小。
首先，制造组A的N沟道型MOS晶体管样品。这些N沟道型MOS晶体管样品的每一个的特征在于栅极电极结构，其包括高k(HfSiON)栅极电极层和相当于第二栅极电极层34C的栅极电极层。这些栅极电极结构的每一个受到一个磷剂量(P)的数量。
同时，通过使用根据本发明的制造方法制造组B的N沟道型MOS晶体管样品。也就是说，这些N沟道型MOS晶体管样品的每一个的特征在于栅极电极结构，其等于栅极电极结构34。也就是说，栅极电极包括相当于高k栅极绝缘层34A的高k(HfSiON)栅层、形成在第一栅极电极层上并相当于第一栅极电极层34B的第一电极层和形成在第一电极层上并相当于第二栅极电极层34C的第二电极层。这些栅极电极结构的每一个受到与包含在组A中的MOS晶体管的栅极电极结构基本相同数量的磷剂量。
注意，在组A和B中，高k(HfSiON)栅极绝缘层具有与具有1.6nm厚度的二氧化硅层相等的厚度。
向包含在组A和B中的每个MOS晶体管施加-2伏的栅极电压，并逐渐升高到+2伏。然后，将栅极电压从+2伏逐渐降低到-2伏。在-2伏和+2伏之间改变栅极电压的同时，通过使用电容/电压测量法测量滞后特性的宽度。图6的柱状图示出了测试结果。如从该柱状图中所明示的，与包含在组A中的MOS晶体管相比，包含在组B中的MOS晶体管的滞后特性宽度变小了-40％。由此，该测试结果证明，根据本发明可以显著提高滞后特性。
对TDDB寿命的评价
虽然向栅极电极大于介电击穿电压的电压自然会引起栅极绝缘层的介电击穿，但是通过对栅极电极连续施加小于介电击穿电压的电压时也可能发生栅极绝缘层的介电击穿。将连续向栅极电极施加小于介电击穿电压的电压直到发生栅极绝缘层的介电击穿为止的时间周期定义为随时间变化的介电击穿(TDDB)寿命。
当高k栅极绝缘层(34A，36A)中产生缺陷和陷阱位置时，TDDB寿命可能会过早的缩短。由此，在将根据本发明的MOS晶体管的性能评价为优良之前，必须尽可能地延长TDDB寿命。
首先，制造组A的N沟道型MOS晶体管样品。这些N沟道型MOS晶体管样品的每一个的特征在于栅极电极结构，其包括高k(HfSiON)栅极电极层和相当于第二栅极电极层34C的栅极电极层。这些栅极电极结构的每一个受到一个磷剂量(P)的数量。
同时，通过使用根据本发明的制造方法制造组B的N沟道型MOS晶体管样品。也就是说，这些N沟道型MOS晶体管样品的每一个的特征在于栅极电极结构，其等于栅极电极结构34。也就是说，栅极电极包括相当于高k栅极绝缘层34A的高k(HfSiON)栅层、形成在第一栅极电极层上并相当于第一栅极电极层34B的第一电极层和形成在第一电极层上并相当于第二栅极电极层34C的第二电极层。这些栅极电极结构的每一个具有与包含在组A中的MOS晶体管的栅极电极结构基本相同数量的磷剂量。
注意，在组A和B中，高k(HfSiON)栅极绝缘层具有与具有1.6nm厚度的二氧化硅层相等的厚度。
对包含在组A中的MOS晶体管在110℃的气体温度下进行TDDB寿命测试。在该TDDB寿命测试中，将组A分成两组：第一组MOS晶体管，其每一个经受连续施加的2.4伏的栅极电压作为应力电压；且第二组MOS晶体管，其每一个经受施加的2.6伏的栅极电压作为应力电压。
类似的，对包含在组B中的MOS晶体管在110℃的气体温度下进行TDDB寿命测试。在该TDDB寿命测试中，将组B分成两组：第一小组MOS晶体管，其每一个经受连续施加的2.4伏的栅极电压作为应力电压；和第二小组MOS晶体管，其每一个经受施加的2.6伏的栅极电压作为应力电压。
在图7的曲线图中示出了测试结果。在该曲线图中，横坐标表示TDDB寿命的时间(Tbd)，且纵坐标表示TDDB寿命的分布。并且，符号“○”表示所测得的包含在组A中的MOS晶体管样品的TDDB寿命，且符号“●”表示所测得的包含在组B中的MOS晶体管样品的TDDB寿命。如从图7的曲线图所明示的，该测试结果证明，与包含在组A中的MOS晶体管相比，包含在组B中的MOS晶体管TDDB寿命延长了。
对PBTI寿命的评价
当向栅极电极连续施加应力电压时，MOS晶体管的特性会波动。对栅极电极连续施加应力电压直到MOS晶体管的特性波动超过标称范围可允许的限度为止(例如10％)，将这个时间周期定义为正向偏置温度可靠性(PBTI)寿命。
当高k栅极绝缘层(34A，36A)中产生缺陷和陷阱位置时，会使PBTI寿命过早地缩短。由此，在将根据本发明的MOS晶体管的性能评价为优良之前，必须尽可能地延长PBTI寿命。
首先，制造组A的N沟道型MOS晶体管样品。这些N沟道型MOS晶体管样品的每一个的特征在于栅极电极结构，其包括高k(HfSiON)栅极电极层和相当于第二栅极电极层34C的栅极电极层。这些栅极电极结构的每一个受到一个磷剂量(P)的数量。
同时，通过使用根据本发明的制造方法制造组B的N沟道型MOS晶体管样品。也就是说，这些N沟道型MOS晶体管样品的每一个的特征在于栅极电极结构，其等于栅极电极结构34。也就是说，栅极电极包括相当于高k栅极绝缘层34A的高k(HfSiON)栅层、形成在第一栅极电极层上并相当于第一栅极电极层34B的第一电极层和形成在第一电极层上并相当于第二栅极电极层34C的第二电极层。这些栅极电极结构的每一个受到与包含在组A中的MOS晶体管的栅极电极结构基本相同数量的磷剂量。
注意，在组A和B中，高k(HfSiON)栅极绝缘层具有与具有1.6nm厚度的二氧化硅层相等的厚度。
对包含在组A中的MOS晶体管在110℃的气体温度下进行PBTI寿命测试。在该PBTI寿命测试中，将组A分成三组：第一小组MOS晶体管，其每一个经受连续施加的1.3伏的栅极电压作为应力电压；第二小组MOS晶体管，其每一个经受施加的1.5伏的栅极电压作为应力电压；和第三小组MOS晶体管，其每一个经受施加的1.8伏的栅极电压作为应力电压。
类似的，对包含在组B中的MOS晶体管在110℃的气体温度下进行PBTI寿命测试。在该TDDB寿命测试中，将组B分成三组：第一小组MOS晶体管，其每一个经受连续施加的1.3伏的栅极电压作为应力电压；第二小组MOS晶体管，其每一个经受施加的1.5伏的栅极电压作为应力电压；和第三小组MOS晶体管，其每一个经受施加的1.8伏的栅极电压作为应力电压。
在图8的曲线图中示出了测试结果。在该曲线图中，横坐标表示施加到MOS晶体管栅极电极的应力电压(Vdd)，且纵坐标表示MOS晶体管的PBTI寿命。并且，符号“○”表示所测得的包含在组A中的MOS晶体管样品的PBTI寿命，且符号“●”表示所测得的包含在组B中的MOS晶体管样品的PBTI寿命。如从图8的曲线图所明示的，该测试结果证明，与包含在组A中的MOS晶体管相比，包含在组B中的MOS晶体管PBTI寿命延长了。
接着，下面将参考图9A至9D阐明用于制造根据本发明的以互补MOS晶体管为特征的半导体器件第二实施例的制造工艺。
在图9A中，标记56表示例如得自于p-型单晶硅晶片的p-型半导体衬底。类似于前述半导体衬底10，通过在其中形成划片线将半导体衬底56的表面分成多个芯片区，在图9A的截面中示出了一个芯片区的一部分。在该图中，标记58通常表示元件隔离层，通过STI(浅沟隔离)法将其形成在芯片区有关芯片区中，以便在芯片区的表面上限定P沟道型MOS晶体管形成区“P-MOS”和N沟道型晶体管形成区“N-MOS”。
已经参考图1A至1E的情况以实质上相同的方式处理了半导体衬底56。由此，半导体衬底56包括制作其中的P型阱区60P和N型阱区62N，以及形成在其表面上的高k绝缘层64。简而言之，图9A相当于图1E。
在高k绝缘层64的形成完成后，如图9B所示，通过使用合适的CVD法、在约400℃至约600℃范围内的低处理温度下，在高k绝缘层64上形成非晶硅层66，借此可以有效地抑制包含在高k绝缘层64中的铝元素或稀土元素与包含在非晶硅层66中的硅元素之间的反应，结果抑制了高k绝缘层64中陷阱位置的产生。注意，在非晶硅层66形成期间，在所进行的CVD法中将硅烷气体(SiH4或Si2H6)引入CVD反应室中。
当非晶硅层66生长到至多50nm时，另外将锗烷(GeH4)气体引入到CVD反应室中，从而在非晶硅层66上形成硅/锗(SiGe)层68，如图9B所示。注意，由于前文中所述的原因，非晶硅层66的厚度不应超过50nm。
当硅/锗层68生长到至多100nm的厚度时，停止另外引入的锗烷(GeH4)气体，并将处理温度升高到600℃以上，以便在硅/锗层68上形成多晶硅层70，直到多晶硅层70生长到至多100nm为止，如图9C所示。在多晶硅层70形成期间，600℃以上的处理温度在非晶硅层66中引起结晶，以致于非晶硅层66重组为多晶硅层。注意，由于前文所述的原因，硅/锗层68和多晶硅层70的厚度不应超过200nm。
注意，类似于上述第一实施例，下部多晶硅层66的特征在于其平均晶粒尺寸大于在600℃以上的高处理温度下形成上部多晶硅层70的平均晶粒尺寸。
在下部多晶硅层66形成后，完成中间硅/锗层68和多晶硅层70，以实质上与图1H至1N以及图1P至1S所述的相同方式进一步处理半导体衬底56。
具体地，在相当于步骤图1H的步骤中，在N沟道型MOS晶体管形成区“N-MOS”的层66、68和70中注入N型杂质，例如磷离子(P+)、砷离子(As+)等。并且，在相当于图1L的步骤中，在P沟道型MOS晶体管形成区(P-MOS)的层66、68和70中注入P型杂质，例如硼离子(B+)等。此后，对半导体衬底56进行退火处理，其中N型和P型杂质被激活并在层66、68和70中扩散，从而减小了层66、68和70的电阻。注意，在第二实施例中，在退火处理期间，由于中间硅/锗层68中锗原子(Ge)的存在，可以提高杂质的激活率，由此可以有效地实现层66、68和70的电阻的减小。
类似于上述第一实施例，在退火工艺期间，由于下部多晶硅层64的大晶粒尺寸，因此可以抑制高k绝缘层64中杂质的扩散，结果抑制了高k绝缘层64中缺陷的产生。
并且，在相当于图1K步骤的步骤中，在各P型和N型阱区60P和62N的表面上限定栅极电极结构72和74。
在第二实施例中，栅极电极结构72获得了多层结构，其包括得自于高k绝缘层64的高k栅极绝缘层72A、得自于下部多晶硅层66的第一栅极电极层72B、得自于中间硅/锗层68的第二栅极电极层72C和得自于上部多晶硅层70的第三栅极电极层72D，且第一、第二和栅极电极层72B、72C和72D的特征在于在其中扩散N型杂质。
类似的，栅极电极结构74获得了多层结构，其包括得自于高k绝缘层64的高k栅极绝缘层74A、得自于下部多晶硅层66的第一栅极电极层74B、得自于中间硅/锗层68的第二栅极电极层74C和得自于上部多晶硅层70的第三栅极电极层74D，且第一、第二和栅极电极层74B、74C和74D的特征在于在其中扩散P型杂质。
而且，在相当于图1L至1N步骤的步骤中，通过使用栅极电极结构72为掩模在P型阱区60P中制造LDD区76N，并通过使用栅极电极结构74为掩模在N型阱区62N中制造LDD区78P。
此后，在相当于图1P步骤的步骤中，早每个栅极电极结构72和74的周边侧面上形成侧壁80。然后，在相当于1Q至1S步骤的步骤中，通过使用栅极电极结构72的侧壁80为掩模在P型阱区60P中制造源极和漏极区82S和82D，并通过使用栅极电极结构74的侧壁80为掩模在N型阱区62N中制造源极和漏极区84S和84D。
此后，通过使用合适的CVD法在半导体衬底56的表面上形成绝缘夹层(未示出)，并在绝缘夹层中形成接触栓(未示出)，以便电连接到源极区(82S，84S)和漏极区(82D，84D)。然后，对半导体衬底56进行各种用于形成布置其上的多层布线的工艺，然后进行分割工艺，其中沿划片线将其切割，借此将半导体器件彼此分开，结果完成根据本发明的半导体器件第二实施例的制造。
最后，对本领域技术人员来说将理解，前面的描述是器件的优选实施例，在不脱离其精神和范围的情况下，可以对本发明进行各种改变和修改。

Claims (18)

1.一种半导体器件，包括：
半导体衬底(10；56)；和
提供在所述半导体衬底表面上的至少一个电极结构(34，36；72，74)，
其中所述电极结构构造成多层电极结构，包括：
绝缘层(34A，36A；72A，74A)，其形成在所述半导体衬底的表面上，并由显现出大于二氧化硅的介电常数的介电材料构成；
形成在所述绝缘层上并由多晶材料构成的下电极层(34B，36B；72B，74B)；
形成在所述下电极层上并由多晶材料构成的上电极层(36C，36C；72D，74D)，所述下电极层的特征在于其多晶材料的平均晶粒尺寸大于所述上电极层多晶材料的平均晶粒尺寸。
2.如权利要求1所述的半导体器件，其中所述多晶材料是多晶硅。
3.如权利要求1所述的半导体器件，其中所述下电极层(34B，36B；72B，74B)具有小于约50nm的厚度。
4.如权利要求1所述的半导体器件，其中所述上电极层(34B，36B；72D，74D)具有小于约200nm的厚度。
5.如权利要求1所述的半导体器件，其中所述绝缘层(34A，36A；72A，74A)由氧化铝、氮化铝、氮氧化铝和硅化铝构成。
6.如权利要求1所述的半导体器件，其中所述绝缘层(34A，36A；72A，74A)由选自由氧化物、氮化物、氮氧化物、铝酸盐和硅酸盐构成的组中的一种来构成，它们得自于锆(Zr)、铪(Hf)、钽(Ta)、钇(Y)和镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
7.如权利要求2所述的半导体器件，其中通过使用化学气相淀积法在落入400℃至600℃范围内的处理温度下将所述下电极层(34B，36B；72B，74B)形成为非晶硅层，并在高于600℃的处理温度下在所述非晶硅层中引起结晶，结果形成所述下电极层。
8.如权利要求2所述的半导体器件，其中所述多层电极结构(72，74)还进一步包括在所述下电极层(72B，74B)和所述上电极层(72D，74D)之间插入的中间电极层(72C，74C)，且所述中间电极层形成为硅/锗层。
9.如权利要求8所述的半导体器件，其中所述下电极层(72B，74B)具有小于约50nm的厚度，且所述中间电极层(72C，74C)和所述上电极层(72D，74D)二者具有小于约200nm的厚度。
10.如权利要求1所述的半导体器件，特征在于至少一个金属氧化物半导体晶体管，其中所述多层电极结构限定为用于所述金属氧化物半导体晶体管的多层栅极电极结构，所述绝缘层(34A，36A；72A，74A)用作栅极绝缘层，所述下电极层(34B，36B；72B，74B)用作下栅极电极层，所述上电极层(34C，36C；72D，74D)用作上栅极电极层。
11.如权利要求10的半导体器件，其中所述多晶材料是多晶硅。
12.如权利要求10所述的半导体器件，其中所述下栅极电极层(34B，36B；72B，74B)具有小于约50nm的厚度。
13.如权利要求10所述的半导体器件，其中所述上栅极电极层(34B，36B；72D，74D)具有小于约200nm的厚度。
14.如权利要求10所述的半导体器件，其中所述栅极绝缘层(34A，36A；72A，74A)由氧化铝、氮化铝、氮氧化铝和硅化铝构成。
15.如权利要求10所述的半导体器件，其中所述栅极绝缘层(34A，36A；72A，74A)由选自由氧化物、氮化物、氮氧化物、铝酸盐和硅酸盐构成的组中的一种来构成，它们得自于锆(Zr)、铪(Hf)、钽(Ta)、钇(Y)和镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
16.如权利要求11所述的半导体器件，其中通过使用化学气相淀积法在落入400℃至600℃范围内的处理温度下将所述下栅极电极层(34B，36B；72B，74B)形成为非晶硅层，并在高于600℃的处理温度下在所述非晶硅层中引起结晶，结果形成所述下栅极电极层。
17.如权利要求11所述的半导体器件，其中所述多层电极结构(72，74)还进一步包括在所述下栅极电极层(72B，74B)和所述上栅极电极层(72D，74D)之间插入的中间栅极电极层(72C，74C)，且所述中间栅极电极层形成为硅/锗层。
18.如权利要求17所述的半导体器件，其中所述下栅极电极层(72B，74B)具有小于约50nm的厚度，且所述中间栅极电极层(72C，74C)和所述上栅极电极层(72D，74D)二者具有小于约200nm的厚度。
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