KR20080110366A - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation)를 이용하여 고전압 트랜지스터의 드리프트를 형성한다는 것으로, 이를 위하여 본 발명은, 고전압 웰을 구비한 반도체 기판 상에 패드 절연막을 형성하는 단계와, 패드 절연막의 일부를 패터닝하여 반도체 기판의 일부를 오픈시키는 단계와, 반도체 기판의 오픈된 영역을 식각한 후 트렌치를 형성하는 단계와, 패터닝된 패드 절연막을 마스크로 한 제 1 이온 주입 공정을 실시하여 트렌치가 형성된 반도체 기판 상에 제 1 드리프트를 형성하는 단계와, 트렌치에 소자 분리용 물질을 갭필하여 소자 분리막을 형성하는 단계와, 패터닝된 패드 절연막을 제거한 후 소자 분리막의 일부가 오버랩되도록 게이트 전극을 형성하는 단계와, 게이트 전극에 의해 드러나고 반도체 기판의 일부 영역에 제 2 이온 주입 공정을 실시하여 제 1 드리프트와 연결되는 제 2 드리프트를 형성하는 단계를 포함한다.
반도체, 드리프트, 고전압
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 게이트 형성 과정을 도시한 공정 단면도이며,
도 2a 내지 도 2e는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 게이트 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 반도체 기판 202 : 소자 분리막
204 : 게이트 절연막 206 : 캡핑막
208 : 게이트
본 발명은 반도체 제조 방법에 관한 것으로, 특히 고유전상수 물질로 이루어진 게이트 절연막을 구비한 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자가 고집적화되고 MOSFET(MOS Field Effect Transistor) 피쳐 사이즈가 감소됨에 따라 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 그에 따라 게이트와 채널과의 사이에서의 커패시턴스를 증가시고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막의 두께도 얇게 형성할 필요가 있다.
그러나, 지금까지 대표적으로 사용되어 온 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막은 그 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되며, 게이트 절연막의 신뢰서을 확보하기 어렵다.
따라서, 실리콘 산화막 또는 실리콘 산화질화막으로 게이트 절연막을 구성하는 경우에는 이들의 두께를 낮추는데 한계가 있다.
상기와 같은 문제를 극복하기 위하여, 기존의 실리콘 산화막 또는 실리콘 산화질화막을 대체할 수 있는 것으로서, 얇은 등가 산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있는 고유전상수(high-k)를 가지는 물질로 이루어지는 고유전막에 관한 연구가 활발히 이루어지고 있다. 그러나, MOSFET 반도체 소자의 게이트 절연막으로서 고유전막을 사용하는 경우 다수의 벌크 트랩과 반도체 기판과 게이트 절연막과의 인터페이스에서의 인터페이스 트랩으로 인하여 게이트 유전막 아래의 반도체 기판에 형성되는 채널 영역에서의 전자 이동도가 감소하고, 기존의 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막에 비하여 한계 전압(threshold voltage, Vt)값이 비정상적으로 높아지는 문제가 있다.
이러한 문제점을 극복하고, 폴리실리콘으로 형성되는 게이트가 적용한 소자의 문제점인 폴리 결핍 효과(poly depletion effect)를 줄이기 위하여 풀리 실리사 이드(FUSI : Fully Silicide) 게이트 및 메탈 게이트를 적용한 MOSFET 소자의 구조를 개발되었다.
이하, 첨부된 도면을 참조하여 종래의 문제점을 상세히 설명하기로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 게이트 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 액티브 영역을 정의하기 위한 소자 분리막(100)이 형성된 반도체 기판(102)을 제공한다. 이때 반도체 기판(102)은 실리콘 기판 또는 SOI 기판이며, P형 또는 N형 불순물이 도핑되어 있다.
그런 다음, 도 1b에 도시된 바와 같이, 반도체 기판(102) 상에 고유전상수를 갖는 물질, 예컨대 HfO2를 증착하여 게이트 절연막(104)을 형성한다. 이때, 게이트 절연막(104)은 액티브 영역 상에만 형성된다.
이와 같이, 반도체 기판(102) 상에 고유전상수를 가지는 물질, 예컨대 HfO2를 이용하여 게이트 절연막(104)을 형성하는 경우 반도체 기판의 실리콘(Si)과 HfO2가 반응하여 유전율이 낮은 절연막이 발생되고, 이로 인해 게이트 절연막의 등가 산화막 두께(E.O.T)가 증가 및 캐리어의 이동 속도 감소 등이 발생되어 소자의 특성을 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위해 게이트를 형성하기 전에 어닐 공정을 실시해줌으로서, 반도체 기판(102)의 실리콘(Si)과 HfO2가 반응하여 유전율이 낮은 절연막이 형성되는 것을 방지할 수 있다.
이후, 도 1c에 도시된 바와 같이, 결과물 상에 도전형 물질, 예컨대 금속 물 질 또는 풀리 실리사이드를 이용하여 금속 또는 풀리 실리사이드 게이트(106)를 형성한다.
그러나, 상기와 같이 풀리 실리사이드 또는 금속 게이트(106)를 적용한 MOSFET에 HfO2 계열 고유전상수를 갖는 물질을 이용하여 게이트 절연막(104)을 형성한 경우 HfO2와 같은 고유전상수를 갖는 물질과 폴리실리콘과의 계면에서의 Hf-Si 결합에 의한 페르미 준위 피닝(fermi-level pinning) 현상으로 Vt 증가되어 소자의 특성을 악화시키는 문제점 있다.
즉, 고유전상수를 갖는 물질인 HfO2의 내부 트랩 사이트(trap site)로 인하여 금속 또는 풀리 실리사이드 게이트(106)의 일함수(workfunction)가 변화되기 때문에 반도체 소자의 성능이 악화되는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 고유전상수를 갖는 물질로 게이트 절연막 형성 후에 저유전상수를 갖는 절연체의 생성을 방지할 수 있을 뿐만 아니라 페르미 준위 피닝 현상을 야기되는 것을 방지할 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 소자 분리막에 의해 액티브 영역이 정의된 반도체 기판을 제공하는 단계와, 상기 액티브 영역 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 캡핑막을 형성하는 단계와, 상기 결과물 상에 어닐 공정을 실시한 후 상기 액티브 영역의 일부에 게이트를 형성 하는 단계를 포함한다.
본 발명에서의 상기 게이트 절연막은, 상기 고유전상수를 갖는 금속산화물을 이용하여 형성되며, 원자 점층(ALD : Atomic Layer Deposition) 방법으로 형성되는 것을 특징으로 한다.
또한, 본 발명에서의 상기 캡핑막은, CVD, PVD 또는 스퍼터링 방식으로 형성되는 것이 바람직하며, 비결정 실리콘을 이용하여 형성되는 것을 특징한다.
본 발명에서의 상기 캡핑막 두께는, 2nm∼5nm가 바람직하다.
한편, 본 발명에서의 상기 어닐 공정은, 플로린 가스 또는 플로린 가스를 포함하는 혼합 가스를 이용하여 실시하는 것이 바람직하며, 상기 어닐 공정 시 온도는, 350℃∼750℃가 바람직하다.
본 발명에서의 상기 게이트는, 풀리 실리사이드 게이트이거나, TaN, TiN, HfN 또는 La 금속을 이용하여 형성되는 금속 게이트인 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 소자에서의 게이트 형성 과정에 대하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 게이트 형성 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 소자 분리막(202)에 의해 액티브 영역이 정의된 반도체 기판(200)을 제공한다. 이때, 반도체 기판(200)은 실리콘 기판 또는 SOI 기판이며, P형 또는 N형 불순물이 도핑되어 있거나, P형 및 N형 웰이 형성되어 있다.
그런 다음, 도 2b에 도시된 바와 같이, 금속 산화물과 같은 고유전상수를 갖는 물질을 이용하여 게이트 절연막(204)을 반도체 기판(200)의 액티브 영역 상에 형성한다. 금속 산화물을 포함하는 게이트 절연막(204)은 원자 점층(ALD : Atomic Layer Deposition) 공정으로 형성되며, 고유전상수를 갖는 금속 산화물의 예로는 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 질화알루미늄 산화물(AlxOyNz), 하프늄 알루미늄 산화물(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3) 또는 란탈륨 산화물(LaO2) 등이 있다. 이들은 단독으로 혹은 2이상의 물질을 혼합하여 사용할 수도 있다.
이후, 도 2c에 도시된 바와 같이, 게이트 산화막(204) 상부에 박막의 캡핑막(206)을 형성한다. 이때, 캡핑막(206)은 비결정(amorphous) 실리콘을 이용하여 2nm∼5nm의 두께로 형성되며, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 또는 스퍼터링 공정 등의 방법으로 형성된다.
이와 같이, 고유전상수를 갖는 물질인 게이트 절연막(204)을 형성한 후 비결정 실리콘을 이용하여 캡핑막(206)을 형성해줌으로서, 게이트 절연막(204)과 이후 형성되는 게이트 물질간의 반응을 억제시켜 게이트의 일함수가 변하는 현상을 억제시킬 수 있다.
그런 다음, 도 2d에 도시된 바와 같이, 도 2c의 결과물 상에 어닐 공정을 실시한다. 이때, 어닐 공정은 플로린(F) 가스 또는 플로린 가스가 포함된 혼합가스의 분위기에서 진행되며, 350℃∼750℃의 온도에서 진행된다.
이와 같이, 어닐 공정을 실시해줌으로서, 게이트 절연막(204)인 고유전상수를 갖는 물질 내부에서 발생되는 트랩 사이트를 막을 수 있다.
이후, 도 2e에 도시된 바와 같이, 액티브 영역 상에 금속 또는 풀리 실리사이드 게이트(208)를 형성한다. 금속 게이트(208)는 TaN, TiN, HfN 또는 La 금속을 이용하여 형성된다.
이와 같이, 금속 또는 풀리 실리사이드 게이트(208)를 형성해줌으로서, 등가 산화막 두께(E.O.T)를 줄일 수 있다.
본 발명에 따르면, 고유전상수를 갖는 물질을 이용하여 게이트 절연막(204)을 형성한 후 비결정 실리콘을 이용하여 캡핑막(206)을 게이트 절연막(204) 상에 형성해 주고, 이후 어닐 공정을 실시해 줌으로서, 저유전상수를 갖는 절연체가 생기는 현상을 방지할 수 있을 뿐만 아니라 페르미 준위 피닝 현상이 야기되는 것을 방지할 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 고유전상수를 갖는 물질인 게이트 절연막을 형성한 후 비결정 실리콘을 이용하여 캡핑막을 형성해 줌으로서, 게이트 절연막과 이후 형성되는 게이트 물질간의 반응을 억제시켜 게이트의 일함수가 변하는 현 상을 억제시킬 수 있을 뿐만 아니라 저유전상수를 갖는 절연체가 생성되는 것을 방지할 수 있어 반도체 소자의 성능을 향상시킬 수 있다.
또한, 본 발명은 고유전상수를 갖는 게이트 절연막과 캡핑막을 형성한 후 플로린 가스 분위기에서의 어닐 공정을 실시해줌으로서, 게이트 절연막 내부의 트랩 사이트를 막을 수 있는 효과가 있다.
더욱이, 본 발명은 금속 또는 풀리 실리사이드 게이트를 형성해줌으로서, 등가 산화막 두께(E.O.T)를 효과적으로 줄일 수 있다.
Claims (10)
- 소자 분리막에 의해 액티브 영역이 정의된 반도체 기판을 제공하는 단계와,상기 액티브 영역 상에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 캡핑막을 형성하는 단계와,상기 결과물 상에 어닐 공정을 실시한 후 상기 액티브 영역의 일부에 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트 절연막은, 고유전상수를 갖는 금속산화물을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 게이트 절연막은, ALD 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 캡핑막은, CVD, PVD 또는 스퍼터링 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서,상기 캡핑막은, 비결정 실리콘을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 캡핑막은, 2nm∼5nm의 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 어닐 공정은, 플로린 가스 또는 플로린 가스를 포함하는 혼합 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 7 항에 있어서,상기 어닐 공정은, 350℃∼750℃의 온도로 진행되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트는, 풀리 실리사이드 게이트인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트, TaN, TiN, HfN 또는 La 금속을 이용하여 형성되는 금속 게이트인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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