JP2022536237A - 半導体超接合デバイスの製造方法 - Google Patents

半導体超接合デバイスの製造方法 Download PDF

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Abstract

半導体超接合デバイスの製造方法が開示される。この方法は、まずエピタキシャルプロセスによりｐ型カラムを形成してから、自己整合的にゲートを形成することを含む。

Description

本出願は、２０２０年５月６日に中国特許庁に出願され、出願番号が２０２０１０３７２０５６．５である中国特許出願の優先権を主張し、該出願の全ての内容を参照により本願に援用する。
本開示は半導体超接合デバイスの技術分野に関し、例えば半導体超接合デバイスの製造方法に関する。
半導体超接合デバイスは、電荷バランス技術に基づいて、オン抵抗及び寄生容量を低減することにより、極めて速いスイッチング特性を有し、スイッチング損失を低減し、より高いパワー変換効率を実現することができる。関連技術に係る半導体超接合デバイスの主な製造プロセスは、以下の通りである。まず、図１に示すように、ｎ型エピタキシャル層１０にハードマスク層１１を形成してから、フォトリソグラフィ及びエッチングを行い、ハードマスク層１１に開口を形成し、且つｎ型エピタキシャル層１０内にトレンチ１２を形成する。次に、図２に示すように、エピタキシャルプロセスにより形成されたトレンチ内にｐ型カラム１３を形成し、且つ平坦化処理を行い、その後、図３に示すように、さらに１回のフォトリソグラフィプロセス及びエッチングプロセスによりゲート誘電体層１４及びゲート１５を形成する。最後に、ｎ型エピタキシャル層１０内に、ｐ型ボディ領域１６及びｐ型ボディ領域１６内に位置するｎ型ソース領域１７を形成する。関連技術において、プレーナ型の半導体超接合デバイスであってもトレンチ型の半導体超接合デバイスであっても、ｐ型カラムを形成する時に、１回のフォトリソグラフィプロセスが必要であり、そしてゲートを形成する時に、さらなる１回のフォトリソグラフィプロセスが必要であり、フォトリソグラフィプロセスのコストが高くてアライメントずれのリスクがあるため、半導体超接合デバイスの製造コスト及び製造リスクが高い。
本開示は、半導体超接合デバイスの製造コストを低減し、且つ半導体超接合デバイスの製造リスクを低減するために、半導体超接合デバイスの製造方法を提供する。
本開示は、半導体超接合デバイスの製造方法であって、
ｎ型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりｐ型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記ｐ型カラムの位置に対応する少なくとも一つの開口を形成することと、
前記ハードマスク層をマスクとして前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第１のトレンチを形成し、前記第１のトレンチは、対応する前記開口の下方に位置するｐ型カラム領域と、前記ｐ型カラム領域の両側に位置するゲート領域を含むことと、
前記第１のトレンチのゲート領域内に犠牲誘電体層を形成することと、
前記ハードマスク層と前記犠牲誘電体層をマスクとして、前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記ｐ型カラム領域下方に位置する第２のトレンチを形成することと、
前記ｐ型カラム領域と前記第２のトレンチ内に、前記ｎ型エピタキシャル層との間にｐｎ接合構造が形成されるｐ型カラムを形成することと、
前記ハードマスク層及び前記犠牲誘電体層を除去し、前記第１のトレンチのゲート領域内にゲート誘電体層及びゲートを形成することと、
を含む、半導体超接合デバイスの製造方法を提供する。
好ましくは、前記半導体超接合デバイスの製造方法は、前記ｎ型エピタキシャル層内にｐ型ボディ領域を形成することと、前記ｐ型ボディ領域にｎ型ソース領域を形成することと、をさらに含む。
好ましくは、前記ハードマスク層は酸化シリコン層－窒化シリコン層－酸化シリコン層の積層である。
好ましくは、エッチングにより前記第１のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する。
好ましくは、前記犠牲誘電体層の材料は酸化シリコンである。
好ましくは、前記第２のトレンチの幅は、対応する前記ｐ型カラム領域の幅より大きい。
好ましくは、エッチングにより前記第２のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する。
好ましくは、ｐ型カラムを形成する前に、ｐ型イオン注入を１回行うことにより、前記第２のトレンチの下方又は前記第２のトレンチの下方及び両側の前記ｎ型エピタキシャル層内にｐ型補償領域を形成する。
好ましくは、前記ｐ型カラムの材料はp型多結晶シリコンである。
本開示に係る半導体超接合デバイスの製造方法は、ｐ型カラムを形成してから、自己整合的にゲートを形成することができ、したがって、ゲート及びｐ型カラムを形成する時に、フォトリソグラフィプロセスは１回だけ必要であり、これは半導体超接合デバイスの製造コストを大幅に低減し、且つ半導体超接合デバイスの製造リスクを低減することができる。
関連技術に係る半導体超接合デバイスの製造プロセスにおける主要構成の断面構造模式図である。 関連技術に係る半導体超接合デバイスの製造プロセスにおける主要構成の断面構造模式図である。 関連技術に係る半導体超接合デバイスの製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。 本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。
以下、本発明の実施例における図面を参照し、具体的な実施形態によって、本開示の技術案を説明する。本開示で用いられる例えば「有する」、「含む」、「備える」等の用語は、一又は複数の他の要素又はその組み合わせの存在又は追加を排除するものではない。同時に、本開示の具体的な実施形態を説明するために、図面に列挙された模式図は、本開示の前記層及び領域の厚さを拡大し、かつ列挙された図形の大きさは実際の寸法を示すわけではない。
図４から図１１は、本開示に係る半導体超接合デバイスの製造方法の一実施例の製造プロセスにおける主要構成の断面構造模式図である。
まず、図４に示すように、提供されたｎ型エピタキシャル層２０の上にハードマスク層３０を形成し、ｎ型エピタキシャル層２０は、通常、シリコンであり、ハードマスク層３０は、通常、酸化シリコン層－窒化シリコン層－酸化シリコン層の積層である。フォトリソグラフィプロセスによりｐ型カラムの位置を定義し、そして、ハードマスク層３０をエッチングし、ハードマスク層３０中に少なくとも一つの開口３１を形成し、開口３１はｐ型カラムの位置に対応し、ハードマスク層３０における開口３１の数、すなわちｐ型カラムの数は、設計された半導体超接合デバイスの仕様により決定され、本発明の実施例では２つの開口３１のみを例示的に示す。
次に、図５に示すように、ハードマスク層３０をマスクとしてｎ型エピタキシャル層２０をエッチングし、ｎ型エピタキシャル層２０内に第１のトレンチ３２を形成し、第１のトレンチ３２はハードマスク層３０中の開口と一対一に対応し、第１のトレンチ３２は、対応する開口の下方に位置するｐ型カラム領域３２ａ及びｐ型カラム領域３２ａの両側に位置するゲート領域３２ｂを含む。エッチングにより第１のトレンチ３２を形成する時に、異方性エッチングと等方性エッチングを組み合わせた方法を選択し、例えばまず異方性エッチングの方法を採用して、第１のトレンチ３２のｐ型カラム領域３２ａを形成し、そして等方性エッチングの方法を採用して第１のトレンチ３２のゲート領域３２ｂを形成する。
次に、図６に示すように、第１のトレンチのゲート領域内に犠牲誘電体層４０を形成し、犠牲誘電体層４０は、通常、酸化シリコンである。ステップは、まず堆積又は酸化により、酸化シリコンを形成し、そして、堆積された酸化シリコンをエッチバックすること、を含んでもよい。堆積により、酸化シリコンを形成する時に、酸化シリコンを第１のトレンチ全体に満たしてもよく、酸化シリコンを第１のトレンチ全体に満たさなくてもよいが、酸化シリコンを第１のトレンチのゲート領域に満たすべきである。
次に、図７に示すように、ハードマスク層３０及び犠牲誘電体層４０をマスクとしてｎ型エピタキシャル層２０をエッチングし、ｎ型エピタキシャル層２０内に第１のトレンチの下方に位置する第２のトレンチ３４を形成する。好ましくは、図８に示すように、第２のトレンチ３４の幅は、対応するｐ型カラム領域の幅より大きくてもよく、それに対応して、エッチングにより第２のトレンチ３４を形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用することができ、例示的には、まず異方性エッチングの方法を採用してエッチングし、そして等方性エッチングの方法を採用してエッチングすることができ、これにより第２のトレンチ３４の幅を増加させ、すなわち隣接する第２のトレンチ３４の間のｎ型エピタキシャル層の幅を減少させる。
次に、図９に示すように、ｐ型カラム領域と第２のトレンチ内にｐ型カラム２３を形成し、且つハードマスク層と犠牲誘電体層を除去する。ｐ型カラム２３とｎ型エピタキシャル層２０との間にｐｎ接合構造を形成し、ｐ型カラム２３の材料はp型多結晶シリコンであってもよく、通常、エピタキシャルプロセスにより形成される。好ましくは、ｐ型カラム２３を形成する前に、まずｐ型イオン注入を１回行うことができ、それにより第２のトレンチの下方又は第２のトレンチの下方及び両側のｎ型エピタキシャル層内にｐ型補償領域を形成し、より優れた電荷バランス効果を達成する。
次に、図１０に示すように、第１のトレンチのゲート領域内にゲート誘電体層２１及びゲート２２を形成し、ゲート２２はゲート誘電体層２１によりｐ型カラム２３から分離される。
次に、図１１に示すように、ｎ型エピタキシャル層２０内にｐ型ボディ領域２４を形成し、且つｐ型ボディ領域２４内にｎ型ソース領域２５を形成する。
その後、通常のプロセスによって、層間誘電体層、金属層等の構造を形成すれば、半導体超接合デバイスを得ることができる。

Claims (9)

  1. 半導体超接合デバイスの製造方法であって、
    ｎ型エピタキシャル層にハードマスク層を形成し、フォトリソグラフィプロセスによりｐ型カラムの位置を定義し、そして、前記ハードマスク層をエッチングし、前記ハードマスク層内に、前記ｐ型カラムの位置に対応する少なくとも一つの開口を形成することと、
    前記ハードマスク層をマスクとして前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記開口の幅よりも大きい幅を有する第１のトレンチを形成し、前記第１のトレンチは、対応する前記開口の下方に位置するｐ型カラム領域と、前記ｐ型カラム領域の両側に位置するゲート領域を含むことと、
    前記第１のトレンチのゲート領域内に犠牲誘電体層を形成することと、
    前記ハードマスク層と前記犠牲誘電体層をマスクとして、前記ｎ型エピタキシャル層をエッチングし、前記ｎ型エピタキシャル層内に、対応する前記ｐ型カラム領域下方に位置する第２のトレンチを形成することと、
    前記ｐ型カラム領域と前記第２のトレンチ内に、前記ｎ型エピタキシャル層との間にｐｎ接合構造が形成されるｐ型カラムを形成することと、
    前記ハードマスク層及び前記犠牲誘電体層を除去し、前記第１のトレンチのゲート領域内にゲート誘電体層及びゲートを形成することと、
    を含む、半導体超接合デバイスの製造方法。
  2. 前記ｎ型エピタキシャル層内にｐ型ボディ領域を形成することと、
    前記ｐ型ボディ領域にｎ型ソース領域を形成することと、
    をさらに含む、
    請求項１に記載の半導体超接合デバイスの製造方法。
  3. 前記ハードマスク層は酸化シリコン層－窒化シリコン層－酸化シリコン層の積層である、
    請求項１に記載の半導体超接合デバイスの製造方法。
  4. エッチングにより前記第１のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する、
    請求項１に記載の半導体超接合デバイスの製造方法。
  5. 前記犠牲誘電体層の材料は酸化シリコンである、
    請求項１に記載の半導体超接合デバイスの製造方法。
  6. 前記第２のトレンチの幅は、対応する前記ｐ型カラム領域の幅より大きい、
    請求項１に記載の半導体超接合デバイスの製造方法。
  7. エッチングにより前記第２のトレンチを形成する時に、異方性エッチングと等方性エッチングを組み合わせたエッチング方法を採用する、
    請求項６に記載の半導体超接合デバイスの製造方法。
  8. ｐ型カラムを形成する前に、ｐ型イオン注入を１回行うことにより、前記第２のトレンチの下方又は前記第２のトレンチの下方及び両側の前記ｎ型エピタキシャル層内にｐ型補償領域を形成すること、をさらに含む、
    請求項１に記載の半導体超接合デバイスの製造方法。
  9. 前記ｐ型カラムの材料はp型多結晶シリコンである、
    請求項１に記載の半導体超接合デバイスの製造方法。
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