CN113506774A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于确保半导体器件中，形成在不同类区域上的环栅晶体管具有不同阈值电压的情况下，降低半导体器件的制造难度，提高半导体器件的工作性能。所述半导体器件的制造方法包括：提供一基底；基底上形成有介质层，基底具有多类区域；在介质层位于每类区域上的部分内分别开设贯穿介质层的凹槽，并在位于每类区域上的凹槽内形成相应材质的至少一层半导体叠层；去除介质层，并至少刻蚀基底和至少一层半导体叠层，以在每类区域上均形成沿第一方向延伸的鳍状结构；基于每一鳍状结构，在每类区域上均形成环栅晶体管，以使得位于不同类区域上的环栅晶体管具有不同的阈值电压。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
在制造包括多个环栅晶体管的半导体器件的过程中，为满足实际的工作需求，通常会通过为不同的环栅晶体管制造具有不同材质的沟道的方式，以使得半导体器件所包括的不同环栅晶体管具有不同的阈值电压。
但是，采用现有的叠层外延方案很难实现在衬底上形成多种沟道材料的集成，从而使得上述半导体器件的制造难度较大。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于确保半导体器件中，形成在不同类区域上的环栅晶体管具有不同阈值电压的情况下，降低半导体器件的制造难度，提高半导体器件的工作性能。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一基底；基底上形成有介质层，基底具有多类区域；
在介质层位于每类区域上的部分内分别开设贯穿介质层的凹槽，并在位于每类区域上的凹槽内形成相应材质的至少一层半导体叠层；每层半导体叠层包括牺牲层、以及位于牺牲层上的沟道层；位于不同类区域上的沟道层为相应类的阈值调控层；
去除介质层，并至少刻蚀基底和至少一层半导体叠层，以在每类区域上均形成沿第一方向延伸的鳍状结构；
基于每一鳍状结构，在每类区域上均形成环栅晶体管，以使得位于不同类区域上的环栅晶体管具有不同的阈值电压。
与现有技术相比，本发明提供的半导体器件的制造方法中，提供的基底上形成有介质层，并且该基底具有多类区域。在此情况下，在介质层位于每类区域上的部分内分别开设了凹槽、以及在位于每类区域上的凹槽内形成有相应材质的至少一层半导体叠层。其中，每一半导体叠层均包括牺牲层、以及位于牺牲层上的沟道层。并且，位于不同类区域上的沟道层成为相应类的阈值调控层。接着在去除介质层后，至少刻蚀上述至少一层半导体叠层和基底，在每类区域上均形成鳍状结构。最后基于每一鳍状结构，在每一类区域上均形成环栅晶体管。因位于不同类区域上的环栅晶体管所包括的沟道区由相应类阈值调控层(沟道层)被刻蚀后剩余的部分制造形成，使得位于不同类区域上的沟道区具有不同的阈值调控能力，从而能够实现在所制造的半导体器件中形成在不同类区域上的环栅晶体管具有不同的阈值电压。此外，与现有的叠层外延方案通过形成同时覆盖在基底具有的多类区域上的叠层、以及采用该叠层所包括的不同膜层互为不同类环栅晶体管的沟道材料层的方式相比，本发明提供的半导体器件的制造方法，只需在基底具有的不同类区域上开设的凹槽内形成相应材质的至少一层半导体叠层就可以使得半导体器件包括多个具有不同阈值电压的环栅晶体管，故可以降低上述半导体器件的制造难度。并且，上述至少一层半导体叠层是形成在不同类区域上开设的凹槽内，并且位于每类区域上的鳍状结构是通过刻蚀至少一层半导体叠层和基底位于相应类区域内的部分而形成的，因此半导体叠层的宽度大于鳍状结构的宽度。基于此，半导体叠层形成在具有较大宽度的凹槽内，使得形成的半导体叠层所包括的沟道层具有良好的晶体质量，从而可以提高基于该沟道层形成的沟道区的质量、减少沟道区的缺陷，提高半导体器件的工作性能。
再者，因介质层和基底之间具有较高的刻蚀选择比，故在刻蚀介质层位于相应类区域上的部分形成凹槽的过程中，刻蚀剂刻蚀至基底的表面后不会继续向下刻蚀。同时，因介质层和基底之间具有较高的刻蚀选择比，故即使形成在同一类区域上的各凹槽的径向尺寸不同的情况下，也不会因负载效应而导致径向尺寸大的凹槽刻蚀深，而径向尺寸较小的凹槽刻蚀浅的问题，便于控制凹槽的深度，从而使得形成在不同凹槽内的半导体叠层的底部与基底表面的距离相等，进而能够提高所制造的半导体器件的精度。并且，半导体叠层是形成在开设于介质层的凹槽内，凹槽由介质层和基底围成，因此在形成半导体叠层的过程中，半导体叠层仅可以由基底的表面并沿着自下而上的单一方向生长，无需额外形成覆盖在凹槽侧壁上的其他保护层就可以限制半导体叠层的生长方向，从而可以进一步减小基于该半导体叠层所形成的沟道区中的缺陷，提高所制造的半导体器件的良率。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件的制造方法流程图；
图2为本发明实施例中在第一目标类区域上开设凹槽后的第一种结构示意图；
图3为本发明实施例中在第一目标类区域上开设凹槽后的第二种结构示意图；
图4为本发明实施例中在第一目标类区域上开设凹槽后的第三种结构示意图；
图5为本发明实施例中在第一目标类区域上开设凹槽后的第四种结构示意图；
图6为本发明实施例中在位于第一目标类区域上的凹槽内形成至少一层半导体叠层和保护层后的第一种结构示意图；
图7为本发明实施例中形成第一掩膜材料层后的结构示意图；
图8为本发明实施例中在形成第一掩膜层的同时在第一目标类区域上开设凹槽后的结构示意图；
图9为本发明实施例中形成第一掩膜层后的第一种结构示意图；
图10为本发明实施例中在第一目标类区域上开设凹槽后的第五种结构示意图；
图11为本发明实施例中形成第一掩膜层后的第二种结构示意图；
图12为本发明实施例中在第一目标类区域上开设凹槽后的第六种结构示意图；
图13为本发明实施例中在位于第一目标类区域上的凹槽内形成至少一层半导体叠层和保护层后的第二种结构示意图；
图14为本发明实施例中在位于第一目标类区域上的凹槽内形成至少一层半导体叠层和保护层后的第三种结构示意图；
图15为本发明实施例中在第一目标类区域上开设凹槽后的第七种结构示意图；
图16为本发明实施例中在第一目标类区域上开设凹槽后的第八种结构示意图；
图17为本发明实施例中在位于第一目标类区域上的凹槽内形成至少一层半导体叠层和保护层后的第四种结构示意图；
图18为本发明实施例中在位于第一目标类区域上的凹槽内形成至少一层半导体叠层和保护层后的第五种结构示意图；
图19为本发明实施例中去除第一掩膜层后的结构示意图；
图20为本发明实施例中去除介质层后的第一种结构示意图；
图21为本发明实施例中去除介质层后的第二种结构示意图；
图22为本发明实施例中形成鳍状结构后的第一种结构示意图；
图23为本发明实施例中形成鳍状结构后的第二种结构示意图；
图24为本发明实施例中形成鳍状结构后的第三种结构示意图；
图25为本发明实施例中形式刻蚀填充层后的第一种结构示意图；
图26为本发明实施例中形式刻蚀填充层后的第二种结构示意图；
图27为本发明实施例中形成鳍状结构后的第四种结构示意图；
图28为本发明实施例中形成鳍状结构后的第五种结构示意图；
图29为本发明实施例中形成鳍状结构后的第六种结构示意图；
图30为本发明实施例中形成隔离材料后的第一种结构示意图；
图31为本发明实施例中形成隔离材料后的第二种结构示意图；
图32为本发明实施例中形成浅槽隔离后的第一种结构示意图；
图33为本发明实施例中形成浅槽隔离后的第二种结构示意图。
附图标记：11为基底，111为衬底，112为应变缓冲层，12为第一类区域，13为第二类区域，14为第三类区域，15为介质层，16为凹槽，17为半导体叠层，171为牺牲层，172为沟道层，18为保护层，19为第一掩膜材料层，191为第一掩膜层，20为鳍状结构，201为鳍部，21为刻蚀填充层，22为隔离材料，221为浅槽隔离。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有更好的栅控性能，使其成为3nm以下技术节点的器件结构的强有力候选者。在实际的应用过程中，为满足实际的工作需求，在制造具有多个环栅晶体管的半导体器件时，通常需要通过为不同的环栅晶体管(不同的环栅晶体管的导电类型可以相同，也可以不同)制造具有不同材质的沟道的方式，以使得半导体器件所包括的不同环栅晶体管具有不同的阈值电压。
此外，由于传统硅材料晶体管性能饱和，使得其工作电压不能低于0.7V。同时，半导体器件因小尺度量子效应造成沟道的迁移率退化。并且，半导体器件的尺寸不断微缩带来的应变工程出现饱和效应，使得半导体器件的性能退化。而锗硅、锗等高迁移率材料具有高载流子迁移率的特点，因此需要引入高迁移率材料取代传统硅材料来制造沟道，以维持环栅晶体管驱动性能的持续提升、以及其功耗的降低。具体的，对于CMOS器件来说，当采用锗硅或锗高迁移率材料制造CMOS器件所包括的PMOS环栅晶体管(下文简称PMOS晶体管)中的导电沟道时，可以提高PMOS晶体管中的导电沟道的载流子迁移率，进而提升PMOS晶体管的性能。但是，当采用上述高迁移率材料制造NMOS环栅晶体管(下文简称NMOS晶体管)中的导电沟道时，则存在界面态较差、源漏接触电阻高等问题。因此，锗硅或锗高迁移率材料一般作为PMOS晶体管的导电沟道。而NMOS晶体管采用应变硅、较低锗含量的锗硅或Ⅲ-Ⅴ族材料制造导电沟道。
不管是为了满足多阈值电压的需求而集成了具有不同沟道材料的多个环栅晶体管的半导体器件来说，还是为了提高工作性能而集成了具有不同沟道材料的PMOS晶体管和NMOS晶体管的CMOS器件来说，往往需要在衬底上形成多种沟道材料的集成，然后基于多种沟道材料分别制造相应的环栅晶体管具有的沟道。
目前，现有的制造方法大多通过叠层外延方案实现在衬底上形成多种沟道材料的集成，以完成上述半导体器件的制造。具体的，以制造包括一类NMOS晶体管和一类PMOS晶体管的CMOS器件为例，简单介绍通过叠层外延方案制造该CMOS器件的过程：首先可以采用外延生长工艺在衬底具有的N阱区和P阱区上形成至少两层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层。接着采用光刻和刻蚀工艺，对至少两层叠层和衬底进行刻蚀，在N阱区和P阱区上分别形成至少一个鳍状结构。然后，再依次进行浅槽隔离、牺牲栅、栅极侧墙、源/漏区的形成操作、以及牺牲栅的去除和牺牲层位于沟道形成区内部分的去除操作后，可以实现NMOS晶体管和PMOS晶体管具有的沟道区的制造。其中，因上述至少两层叠层同时形成在N阱区和P阱区上，故可以通过采用叠层中牺牲层/沟道层互为形成NMOS晶体管和PMOS晶体管的沟道区的材料层的情况下，可以在释放操作后，实现具有不同沟道材料的NMOS和PMOS晶体管的制造。例如：在牺牲层的材质为硅、且沟道层的材质为锗硅的情况下，可以采用分别释放的方式，去除位于N阱区上的牺牲栅，以及去除牺牲层形成在N阱区上、且位于沟道形成区内的部分，使得沟道层保留在N阱区上、且位于沟道形成区内的部分形成PMOS晶体管具有的沟道区。在去除P阱区上的牺牲栅，以及去除沟道层形成在P阱区上、且位于沟道形成区内的部分，使得牺牲层保留在P阱区上、且位于沟道形成区内的部分形成NMOS晶体管具有的沟道区。
由上述内容可知，在通过上述叠层外延方案，并采用牺牲层/沟道层互为形成NMOS晶体管和PMOS晶体管的沟道区的材料层的情况下，仅可以实现具有不同沟道材料的一类NMOS晶体管和一类PMOS晶体管的制造。当制造具有不同沟道材料的至少三个环栅晶体管的半导体器件，或者CMOS器件具有多类NMOS晶体管和/或多类PMOS晶体管时，则需要通过增加每层叠层所包括的膜层的层数来实现。可以想到的是，半导体器件包括的不同类环栅晶体管的类数越多，需要在衬底上集成的沟道材料的种类越多。相应的，每层叠层中膜层的层数越多，使得各类环栅晶体管的沟道区在沿着垂直于衬底方向上的高度各异，从而增大了半导体器件的制造难度。此外，采用牺牲层/沟道层互为形成NMOS晶体管和PMOS晶体管的沟道区的材料层的情况下，在分别释放获得NMOS晶体管和PMOS晶体管的沟道区的过程中，很难同时确保牺牲层和沟道层都具有良好的品质，从而导致所制造的半导体器件的工作性能较差。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，在介质层位于每类区域上的部分内分别开设了凹槽、以及在位于每类区域上的凹槽内形成有相应材质的至少一层半导体叠层。其中，每一半导体叠层均包括牺牲层、以及位于牺牲层上的沟道层。并且，位于不同类区域上的沟道层成为相应类的阈值调控层。接着在去除介质层后，至少刻蚀上述至少一层半导体叠层和基底，在每类区域上均形成鳍状结构。最后基于每一鳍状结构，在每一区域上均形成环栅晶体管。因位于不同类区域上的环栅晶体管所包括的沟道区由相应类阈值调控层(沟道层)被刻蚀后剩余的部分制造形成，使得位于不同类区域上的沟道区具有不同的阈值调控能力，从而能够实现在所制造的半导体器件中形成在不同类区域上的环栅晶体管具有不同的阈值电压。此外，本发明实施例提供的半导体器件的制造方法，只需在基底具有的不同类区域上开设的凹槽内形成相应材质的至少一层半导体叠层就可以使得半导体器件包括多个具有不同阈值电压的环栅晶体管，故可以降低上述半导体器件的制造难度。
如图1所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图33示出的操作的剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一基底。基底上形成有介质层。基底具有多类区域。
具体的，如图2和图4所示，上述基底11可以为其上未形成有任何膜层的衬底111。例如：基底11可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等半导体衬底。或者，上述基底11还可以为其上形成有一些膜层的衬底。示例性的，如图3和图5所示，基底11可以包括衬底111、以及形成在衬底111上的应变缓冲层112。该应变缓冲层112的材质可以根据实际应用场景设置，此处不做具体限定。例如：该应变缓冲层112的材质为锗硅、锗、Ⅲ-Ⅴ族材料中的任一种或几种的组合。此外，应变缓冲层112可以为单层结构，也可以为多层结构。具体的，应变缓冲层112的结构也可以根据实际应用场景设置。例如：当应变缓冲层112为单层结构时，该应变缓冲层112可以为锗硅层或锗层等。又例如：当应变缓冲层112为多层结构时，应变缓冲层112可以是由不同锗含量的多个锗硅层构成的多层结构。
值得注意的是，与基底为其上未形成有任何膜层的衬底相比，当基底包括衬底和应变缓冲层时，应变缓冲层的存在可以向后续形成在不同类区域上的半导体叠层所包括的沟道层提供应力，从而使得基于该沟道层形成的沟道区中产生应变，进而提高载流子在环栅晶体管中的迁移率，提升半导体器件的性能。
此外，基底具有的区域的类数可以根据实际应用场景设置，此处不做具体限定。具体的，在制造的半导体器件包括多个环栅晶体管、且多个环栅晶体管中的至少两个具有不同的阈值电压的情况下，基底具有的区域的类数等于大小不同的阈值电压的个数。例如：如图2和图3所示，在所制造的半导体器件为具有至少两个环栅晶体管的半导体器件，并且上述至少两个环栅晶体管具有两个大小不同的阈值电压的情况下，基底11具有两类区域(第一类区域12和第二类区域13)。又例如：如图4和图5所示，在所制造的半导体器件为具有至少三个环栅晶体管的半导体器件，并且上述至少三个环栅晶体管具有三个大小不同的阈值电压的情况下，基底11具有三类区域(第一类区域12、第二类区域13和第三类区域14)。
其中，基底具有的每类区域的数量可以分别为一个、也可以为多个。具体的，每类区域的个数可以根据具有相应阈值电压的环栅晶体管的个数进行设置。例如：在半导体器件包括两个具有xV阈值电压的第一环栅晶体管、三个具有yV阈值电压的第二环栅晶体管、以及四个具有zV阈值电压的第三环栅晶体管，并且x≠y≠z的情况下，基底可以具有两个第一类区域、三个第二类区域和四个第三类区域。
对于形成在基底上的介质层来说，该介质层的材质可以根据实际需求进行设置。例如：该介质层的材质可以为二氧化硅、氮化硅或碳氧化硅等。此外，介质层可以为单层结构，也可以为多层结构。具体的，当介质层为单层结构时，该介质层可以为二氧化硅层、氮化硅层等。当介质层为多层结构时，该介质层可以为由二氧化硅层/氮化硅层/碳氧化硅层构成的叠层等。再者，因介质层的厚度决定了凹槽的深度，从而影响后续形成在凹槽内的半导体叠层的厚度和层数，进而影响后续基于该半导体叠层所包括的沟道层形成的沟道区的厚度、以及沟道区具有的纳米线或片的层数，故可以根据实际应用场景中对沟道区的厚度、以及沟道区具有的纳米线或片的层数的要求来设置介质层的厚度。
如图2至图19所示，在介质层15位于每类区域上的部分内分别开设贯穿介质层15的凹槽16，并在位于每类区域上的凹槽16内形成相应材质的至少一层半导体叠层17。每层半导体叠层17包括牺牲层171、以及位于牺牲层171上的沟道层172。位于不同类区域上的沟道层172为相应类的阈值调控层。
具体来说，上述凹槽内形成的半导体叠层的层数可以根据实际应用场景中对形成在该类区域上的环栅晶体管所具有的纳米线或片的层数进行确定。例如：形成在该类区域上的环栅晶体管具有两层纳米线或片的情况下，则需要在位于该类区域上的凹槽内形成两层半导体叠层。其中，位于不同类区域上的凹槽内形成的半导体叠层的数量可以相同，也可以不同。
此外，如图6和图19所示，形成在每类区域上的凹槽16内的至少一层半导体叠层17的总厚度可以小于或等于介质层15的厚度。应理解，当每个凹槽16内形成的至少一层半导体叠层17的总厚度小于或等于介质层15的厚度时，便于在凹槽16内外延半导体叠层17时，控制各半导体叠层17所包括的牺牲层171和沟道层172的厚度，进而可以提高半导体器件的精度。
至于半导体叠层所包括的牺牲层和沟道层的材质来说，沟道层的材质可以为硅、锗硅、锗、锗锡或Ⅲ-Ⅴ族材料。并且，如图12、图13和图19所示，位于同类区域上的牺牲层171和沟道层172的材质之间需要具有一定的刻蚀选择比，以防止后续去除牺牲层171位于沟道形成区内的部分时，对位于同类区域上沟道层172造成影响。例如：在沟道层172的材质为硅的情况下，位于同类区域上的牺牲层171的材质可以为锗硅或锗。
对于位于不同类区域上的沟道层和牺牲层来说，位于不同类区域上的沟道层和牺牲层的材质之间可以相同，也可以不同。此外，对于位于不同类区域上的牺牲层来说，位于不同类区域上的牺牲层的材质之间可以相同，也可以不同。
例如：在半导体器件包括具有不同沟道材料的一类NMOS晶体管和一类PMOS晶体管，并且NMOS晶体管形成在基底具有的第一类区域上、PMOS晶体管形成在基底具有的第二类区域上的情况下，形成在第一类区域上的半导体叠层所包括的牺牲层的材质可以为Si1- aGea，沟道层的材质可以为Si1-bGeb。形成在第二类区域上的半导体叠层所包括的牺牲层的材质可以为Si1-cGec，沟道层的材质可以为Si1-dGed。其中，a≠b，c≠d。并且，a可以小于、等于或大于d。b可以小于、等于或大于c。a可以等于或不等于c。具体的，a、b、c和d的具体值可以根据相应的环栅晶体管具有的阈值电压的大小和实际应用场景设置。
而对于位于不同类区域上的沟道层的具体材质可以根据后续形成的相应环栅晶体管的导电类型、以及其具有的阈值电压的要求进行设置。具体的，可以根据环栅晶体管的导电类型，将上述各类区域上形成的沟道层的材质至少分为以下两种情况进行阐述：
在一种示例中，在位于不同类区域上的环栅晶体管的导电类型相同的情况下，位于不同类区域上的沟道层的材质不同。
可以理解的是，当位于不同类区域上的环栅晶体管的导电类型不同时，需要位于不同类区域上的环栅晶体管具有的沟道区由不同的材质制造形成，以实现在位于不同类区域上的环栅晶体管具有的阈值电压不同。基于此，在位于不同类区域上的沟道层的材质不同的情况下，后续基于不同类区域上的沟道层所形成的各沟道区的材质也不同。因不同材质的沟道区具有不同的载流子迁移率和导电性能，因此在位于不同类区域上的环栅晶体管所包括的沟道区的材质不同的情况下，利于实现在不同类区域上形成具有不同阈值电压的环栅晶体管。
例如：在半导体器件包括三个PMOS晶体管，并且这三个PMOS晶体管分别具有三个不同的阈值电压的情况下，这三个PMOS晶体管所对应的沟道层的材质可以分别为Si1-aGea、Si1-bGeb、Si1-cGec。其中，a≠b≠c。a、b和c的具体值可以根据相应PMOS晶体管的阈值电压的大小进行设置。
在另一种示例中，上述基底具有M类第一区域和P类第二区域。位于第一区域上的环栅晶体管的导电类型与位于第二区域上的环栅晶体管的导电类型不同。位于第一区域上的沟道层的材质和位于第二区域上的沟道层的材质相同或不同。在M＝1，且P为大于等于2的正整数的情况下，位于不同类第二区域上的沟道层的材质不同。在M为大于等于2的正整数，且P＝1的情况下，位于不同类第一区域上的沟道层的材质不同。在M和P均为大于等于2的正整数的情况下，位于不同类第一区域上的沟道层的材质不同，位于不同类第二区域上的沟道层的材质不同。
可以理解的是，当位于第一区域的环栅晶体管的导电类型与位于第二区域上的环栅晶体管的导电类型不同时，需要位于各类第一区域上的环栅晶体管具有的沟道区由不同的材质制造形成。并且，需要位于各类第二区域上的环栅晶体管具有的沟道区由不同的材质制造形成，以确保在不同类区域形成具有不同阈值电压的环栅晶体管。而位于第一区域上的环栅晶体管与位于第二区域上的环栅晶体管，二者所具有的沟道区的材质可以相同，也可以不同。基于此，在具有多类第一区域和/或多类第二区域的情况下，需要在不同类第一区域和/或不同类第二区域上分别形成相应材质的沟道层，以满足相应导电类型下，位于不同类区域上的环栅晶体管具有不同的阈值电压。
例如：在半导体器件包括两个NMOS晶体管和三个PMOS晶体管，并且，上述两个NMOS晶体管、以及三个PMOS晶体管分别具有不同的阈值电压的情况下，这两个NMOS晶体管所对应的沟道层的材质可以分别为Si1-aGea、Si1-bGeb。其中，a≠b。上述三个PMOS晶体管所对应的沟道层的材质可以分别为Si1-bGeb、Si1-cGec、Si1-dGed。其中，b≠c≠d。a、b、c和d的具体值可以根据相应环栅晶体管的阈值电压的大小进行设置。
需要说明的是，前文所述的不同沟道层(或牺牲层)的材质不同，可以是不同沟道层(或牺牲层)由不同元素组成的材质制造形成。例如：形成在第一类区域上的沟道层(或牺牲层)的材质可以为硅，而形成在第二类区域上的沟道层(或牺牲层)的材质为锗。或者，也可以是不同沟道层(或牺牲层)由相同元素组成的材质制造形成，但是沟道层(或牺牲层)内相应元素的含量不同。例如：形成在第一类区域上的沟道层(或牺牲层)的材质可以为Si1- aGea，而形成在第二类区域上的沟道层(或牺牲层)的材质为Si1-bGeb，其中，a≠b。
此外，位于不同类区域上的环栅晶体管的导电类型不管是相同，还是不同，只要在确保不同环栅晶体管的阈值电压满足工作要求的情况下，又根据环栅晶体管的导电类型，在位于不同类区域上的凹槽内形成相应材质的沟道层。例如：位于第一区域上的环栅晶体管为NMOS晶体管，位于第二区域的环栅晶体管为PMOS晶体管的情况下，形成在位于第一区域上的凹槽内的沟道层的材质为应变硅、较低锗含量的锗硅或Ⅲ-Ⅴ族材料。而形成在位于第二区域上的凹槽内的沟道层的材质为锗硅、锗等高迁移率材料。此时，除了能够使得位于第一区域和第二区域的环栅晶体管具有满足工作要求的阈值电压外，还可以提高位于第二区域上的环栅晶体管内载流子的迁移率，提升所制造的半导体器件的工作性能。
在一种示例中，上述在介质层位于每类区域上的部分内分别开设贯穿介质层的凹槽，并在位于每类区域上的凹槽内形成相应材质的至少一层半导体叠层，可以包括以下步骤：
如图2至图5所示，刻蚀介质层15位于第一目标类区域上的部分，以在第一目标类区域上形成贯穿介质层15的凹槽16。
其中，上述第一目标类区域可以为基底具有的多类区域中的任一类其上待形成凹槽的区域。例如：在所制造的半导体器件包括具有不同沟道材料和阈值电压的一个PMOS晶体管和一个NMOS晶体管的情况下，若PMOS晶体管形成在基底具有的第一类区域上，NMOS晶体管形成在基底具有的第二类区域上，则第一目标类区域可以为第一类区域，也可以为第二类区域。
示例性的，可以先采用光刻工艺，在介质层上形成光刻掩膜层。该光刻掩膜层暴露的部分为介质层位于第一目标类区域上的部分。接着在光刻掩膜层的掩膜作用下，可以采用干法刻蚀或湿法腐蚀工艺，自上而下对介质层位于第一目标类区域上的部分进行刻蚀，直至刻蚀到基底的表面，形成位于第一目标类区域上的凹槽。
值得注意的是，因干法刻蚀是利用电场对离子体进行引导和加速，使其具备一定能量。当其加速后的离子轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。虽然采用干法刻蚀可以加快刻蚀速率，但是在采用干法刻蚀工艺刻穿介质层后，高能离子会轰击并损伤基底的表面，使得基底表面存在较多的晶格损伤。而湿法腐蚀是利用腐蚀液与被刻蚀物发生化学反应，并生成各种生成物。这些生成物会随着腐蚀液被排出，从而实现对被刻蚀物的刻蚀。虽然腐蚀液在刻穿介质层后同样会与基底表面接触，但腐蚀液不会与基底表面发生化学反应。基于此，与采用干法刻蚀工艺相比，采用湿法刻蚀工艺在第一目标类区域上形成凹槽可以降低刻蚀对基底表面的损伤，因此无需额外采用牺牲氧化等方式修复上述损伤，就可以直接在凹槽内形成品质良好的半导体叠层，从而可以在确保半导体器件具有较高良率的同时，简化半导体器件的制造过程。此外，与干法刻蚀相比，湿法腐蚀工艺可以实现介质层与基底之间具有更高的选择比，使得刻蚀液在刻穿介质层后可以停止在基底的表面，便于控制凹槽的深度，从而使得形成在不同凹槽内的半导体叠层的底部与基底表面的距离相等，进而能够提高所制造的半导体器件的精度。
如图6至图19所示，在介质层15，或介质层15和第一掩膜层191的保护作用下，在位于第一目标类区域上的凹槽16内形成相应材质的至少一层半导体叠层17。上述第一掩膜层191至少覆盖在已形成的至少一层半导体叠层17上。
在一种示例中，上述在介质层，或介质层和第一掩膜层的保护作用下，在位于第一目标类区域上的凹槽内形成相应材质的至少一层半导体叠层，可以包括：如图6至图19所示，在介质层15，或介质层15和第一掩膜层191的保护作用下，在位于第一目标类区域上的凹槽16内，依次交替外延相应材质的牺牲层171和沟道层172，直至在位于第一目标类区域上的凹槽16内形成相应材质的至少一层半导体叠层17。具体的，根据至少一层半导体叠层17的总厚度和重复次数的不同，上述半导体叠层17的形成情况也不同。
示例性的，如图6所示，当第一次在位于第一目标类区域上的凹槽16内形成至少一层半导体叠层17时，可以仅在介质层15的保护作用下，通过外延生长的方式由凹槽16的槽底沿着自下而上的方向依次交替外延相应材质的牺牲层171和沟道层172，直至在凹槽16内形成相应层数的半导体叠层17。如图7至图19所示，当基底11具有N(N为大于等于2的正整数)类区域，且第2～N次在位于第一目标类区域上的凹槽16内形成至少一次半导体叠层17时，可以在介质层15和第一掩膜层191的保护作用下，并采用上述工艺形成至少一层半导体叠层17。
其中，如图8至图10、以及图15至图17所示，上述第一掩膜层191可以为用于暴露第一目标类区域的第一掩膜层，即该第一掩膜层191覆盖在介质层15位于除第一目标类区域之外的其他类区域上的部分和所有已形成的至少一层半导体叠层17上。或者，如图11和图18所示，上述第一掩膜层191可以包括多个仅覆盖在相应已形成的至少一层半导体叠层17上的第一掩膜层。
在实际的应用过程中，在基底具有N类区域，且重复次数大于等于1、且小于等于N-1的情况下，根据上述第一掩膜层结构的不同，可以将第一掩膜层的形成过程分为以下两种：
在一种示例中，如图7至图9所示，上述基底11具有N类区域，其中，N为大于等于2的正整数。在重复次数大于等于1、且小于等于N-1的情况下，刻蚀介质层15位于第一目标类区域上的部分，以在第一目标类区域上形成贯穿介质层15的凹槽16前，上述半导体器件的制造方法还可以包括：如图7所示，形成覆盖在介质层15和已形成的至少一层半导体叠层17上的第一掩膜材料层19。如图8至图10所示，对第一掩膜材料层进行图案化处理，形成用于暴露第一目标类区域的第一掩膜层191。
示例性的，可以通过物理气相沉积或化学气相沉积等工艺，形成上述第一掩膜材料层。接着可以通过光刻和刻蚀工艺，对第一掩膜材料层进行图案化处理，形成上述第一掩膜层。其中，该第一掩膜层的材质可以根据实际应用场景设置此处不做具体限定。例如：第一掩膜层的材质可以为二氧化硅、氮化硅、碳氧化硅等。
需要说明的是，如图8所示，在第一掩膜层191的材质和介质层15的材质相同的情况下，在对第一掩膜材料层进行图案化处理的过程中，可以同时刻蚀介质层15位于第一目标类区域上的部分，从而可以通过一次光刻和刻蚀工艺，就可以完成对第一掩膜材料层和介质层15的刻蚀操作，从而可以简化半导体器件的制造过程，提高半导体器件的制造效率。
此外，如图6至图19所示，在第一掩膜层191为用于暴露第一目标类区域的第一掩膜层191的情况下，当重复次数增加后，下一次操作对应的第一目标类区域与上一次操作对应的第一目标类区域不同，则需要在形成与下一次操作对应的第一掩膜层191前，去除上一次操作对应的第一掩膜层191。基于此，在重复次数大于等于2、且小于等于N-1的情况下，形成覆盖在介质层15和已形成的至少一层半导体叠层17上的第一掩膜材料层19前，上述半导体器件的制造方法还包括：去除已形成的第一掩膜层191。具体的，可以通过湿法腐蚀等工艺去除已形成的第一掩膜层191。
例如：以基底具有三类区域、且需要分别在这三类区域上形成材质不同的半导体叠层17的情况下，在重复两次操作后，在执行第三次操作前，还需要先去除第二次操作过程中形成的第一掩膜层。
在另一种示例中，上述基底具有N类区域，其中，N为大于等于2的正整数。并且，在重复次数大于等于1、且小于等于N-1的情况下，在刻蚀介质层位于第一目标类区域上的部分，以在第一目标类区域上形成贯穿介质层的凹槽前，上述半导体器件的制造方法还可以包括：如图7所示，形成覆盖在介质层15和已形成的至少一层半导体叠层17上的第一掩膜材料层19。如图11和图16所示，对第一掩膜材料层进行图案化处理，形成覆盖在已形成的至少一层半导体叠层17上的第一掩膜层191。
示例性的，可以采用化学气相沉积或物理气相沉积等工艺形成覆盖在介质层和已形成的至少一层半导体叠层上的第一掩膜材料层。接着可以采用光刻和刻蚀工艺，对第一掩膜材料层进行刻蚀，仅保留第一掩膜材料层位于已形成的至少一层半导体叠层上的部分，获得第一掩膜层。其中，上述第一掩膜层的材质需要与介质层的材质之间具有一定的刻蚀选择比，以防止刻蚀第一掩膜材料层形成第一掩膜层的过程中，刻蚀剂对介质层造成影响。
此外，因在重复执行上述操作的过程中所形成的第一掩膜层的材质相同。并且，随着重复次数的增加，其上形成有半导体叠层的区域的类数越多，因此需要为每次操作形成不同的第一掩膜层，以覆盖全部已形成的至少一层半导体叠层，故在重复次数等于2～N的情况下，还需要在形成与下一次操作对应的第一掩膜层前，去除上一次操作对应的第一掩膜层。基于此，在重复次数大于等于2、且小于等于N-1的情况下，形成覆盖在介质层和已形成的至少一层半导体叠层上的第一掩膜材料层前，上述半导体器件的制造方法还包括：去除已形成的第一掩膜层。具体的，去除第一掩膜层的具体操作，可以参考前文，此处不再赘述。
由上述内容可知，在第一掩膜层为包括多个仅形成在相应至少一层半导体叠层上的第一掩膜层的情况下，每次均需要执行两次光刻和刻蚀工艺，才可以形成第一掩膜层、以及在介质层位于第一目标类区域上的部分内开设凹槽。
示例性的，如图6至图19所示，当至少一层半导体叠层17的总厚度小于介质层15的厚度时，位于每类区域上的凹槽16内还可以形成有保护层18。该保护层18位于至少一层半导体叠层17上。保护层18的顶部高度小于或等于介质层15的顶部高度。保护层18的材质与牺牲层171的材质相同。
可以理解的是，每层半导体叠层中，沟道层形成在牺牲层的上方。基于此，在每类区域上的凹槽内形成位于至少一层半导体叠层上的保护层后，凹槽内位于最上方的膜层不再为沟道层，而是保护层。在此情况下，在刻蚀形成鳍状结构时，保护层的存在可以防止刻蚀剂对位于最上方的沟道层造成损伤，从而可以进一步提高沟道区的质量，提升半导体器件的工作性能。并且，在保护层的材质与牺牲层的材质相同的情况下，在后续去除牺牲层位于沟道形成区内的部分时，可以一同去除保护层位于沟道形成区内的部分，降低半导体器件的制造难度，提高半导体器件的制造效率。
在实际的应用过程中，若在每类区域上的凹槽内还形成有上述保护层的情况下，可以采用外延生长的方式形成上述保护层。并且，不管第一掩膜层的结构为如图15所示，还是如图16所示，其均需要形成在位于至少一层半导体叠层上的保护层上。
值得注意的是，如图8和图10所示，当第2～N次在位于第一目标类区域上的凹槽16内形成半导体叠层17(或半导体叠层17和保护层18)时，可以用于外延半导体叠层17(或半导体叠层17和保护层18)的外延界面除了包括基底11位于第一目标类区域的部分的表面外，还包括已形成的半导体叠层17(或保护层18)的顶部表面。基于此，如图10、图12、图15和图16所示，在重复下一次操作前，至少在已形成的半导体叠层17(或保护层18)上形成第一掩膜层191可以使下一次重复操作过程中仅由位于第一目标类区域上的凹槽16内自下而上外延形成半导体叠层17(或半导体叠层17和保护层18)，新外延的半导体叠层17(或半导体叠层17和保护层18)不会与已形成的半导体叠层17(或保护层18)接触，从而可以防止下一次外延半导体叠层17(或半导体叠层17和保护层18)的过程中对已形成的半导体叠层17(或保护层18)造成影响，进而可以提高所制造的半导体器件的良率。
如图7至图19所示，重复上述步骤，直至在介质层15位于每类区域上的部分内分别开设贯穿介质层15的凹槽16，并在位于每类区域上的凹槽16内形成相应材质的至少一层半导体叠层17。
具体来说，在介质层位于第一目标类区域上部分开设凹槽，并在位于第一目标类区域上的凹槽内形成半导体叠层(或半导体叠层和保护层)。上述两个步骤的重复次数可以根据基底具有的区域的类数、以及实际应用场景进行设置。例如：在基底具有三类区域，且需要分别在这三类区域上形成材质不同的半导体叠层的情况下，在依次执行一次上述两个步骤后，还需要重复执行两次上述两个步骤，才能够在基底具有的三类区域上分别形成材质不同的半导体叠层。
需要说明的是，在位于每类区域上的凹槽内形成相应材质的至少一层半导体叠层后，并在去除介质层前，上述半导体器件的制造方法还包括：去除已形成的第一掩膜层，以便于进行后续操作。
示例性的，可以采用湿法腐蚀等工艺去除第一掩膜层。具体的，湿法腐蚀工艺所采用的腐蚀液可以根据第一掩膜层的材质进行选择。例如：当第一掩膜层的材质为二氧化硅时，湿法腐蚀工艺所使用的腐蚀液可以为氢氟酸。
如图20至图29所示，去除介质层，并至少刻蚀基底11和至少一层半导体叠层17，以在每类区域上均形成沿第一方向延伸的鳍状结构20。
示例性的，如图20和图21所示，可以采用湿法腐蚀等工艺去除介质层。如图22至图24所示，在形成有保护层的情况下，可以采用侧墙转移和刻蚀工艺依次刻蚀保护层、至少一层半导体叠层和基底11，形成沿第一方向延伸的鳍状结构20。其中，上述第一方向可以为平行于基底11表面的任一方向。此外，因去除介质层后基底11未被保护层和至少一层半导体叠层覆盖的部分得以暴露，并且基底11的顶部与保护层的顶部存在高度差，故在侧墙的掩膜作用下，对保护层、半导体叠层和基底11进行刻蚀后，基底11上会出现类似于台阶状的结构。再者，因基底11的组成结构不同，故形成的鳍状结构20的组成也不相同。具体的，如图22所示，在基底11仅包括衬底111的情况下，每一鳍状结构20包括部分衬底111、相应半导体叠层和保护层被刻蚀后剩余的部分。如图23所示，在基底11包括衬底111和应变缓冲层112、且应变缓冲层112的厚度较大的情况下，每一鳍状结构20包括部分应变缓冲层112、相应半导体叠层和保护层被刻蚀后剩余的部分。如图24所示，在基底11包括衬底111和应变缓冲层、且应变缓冲层的厚度较小的情况下，每一鳍状结构20包括相应保护层、相应半导体叠层、应变缓冲层以及部分衬底111被刻蚀后剩余的部分。
需要说明的是，在未形成有保护层的情况下，可以采用上述方式依次刻蚀至少一层半导体叠层和基底，形成沿第一方向延伸的鳍状结构。相应的，因基底的组成结构不同而分别形成的三种鳍状结构中均不再包括保护层被刻蚀后剩余的部分。
此外，在形成鳍状结构的过程中，上述基底被刻蚀的深度可以根据半导体叠层(或半导体叠层和保护层)的厚度、后续形成的浅槽隔离的厚度、以及实际应用场景进行设置。
在一种示例中，在去除介质层后，并在至少刻蚀基底和至少一层半导体叠层，以在每类区域上均形成沿第一方向延伸的鳍状结构前，上述半导体器件的制造方法还可以包括：如图25和图26所示，在基底11位于相邻至少一层半导体叠层17之间的部分上形成刻蚀填充层21。刻蚀填充层21的顶部至少与至少一层半导体叠层17的顶部平齐。
示例性的，在形成有保护层的情况下，可以通过物理气相沉积或化学气相沉积等工艺形成覆盖在基底和保护层上的刻蚀填充材料。接着可以采用化学机械抛光等工艺对刻蚀填充材料进行平坦化处理，直至露出保护层的顶部，获得刻蚀填充层。此时，刻蚀填充层的顶部与保护层的顶部平齐。其中，该刻蚀填充层的材质可以根据实际应用场景设置。例如：刻蚀填充层的材质可以为非晶硅。
需要说明的是，在未形成有保护层的情况下，可以采用上述方式形成顶部与至少一层半导体叠层的顶部平齐的刻蚀填充层。
示例性的，在基底上形成有刻蚀填充层、且未形成有保护层的情况下，上述至少刻蚀基底和至少一层半导体叠层，以在每类区域上均形成沿第一方向延伸的鳍状结构，可以包括：如图27至图29所示，刻蚀至少一层半导体叠层、刻蚀填充层和基底11，以在每类区域上均形成沿第一方向延伸的鳍状结构20。具体的，可以采用前文所述的工艺至少刻蚀半导体叠层、刻蚀填充层和基底11，形成鳍状结构20，此处不再赘述。
值得注意的是，因形成的刻蚀填充层的顶部与半导体叠层(或保护层)的顶部平齐，故在半导体叠层(或保护层)上形成光刻掩膜或侧墙掩膜的过程中，光刻胶或侧墙材料可以仅形成在刻蚀填充层和半导体叠层(或保护层)的表面，而无须填充在相邻半导体叠层之间的空隙内，从而可以节省光刻胶和侧墙材料。此外，在刻蚀形成鳍状结构的过程中，因半导体叠层(或保护层)和刻蚀填充层二者之间不再有高度差，故鳍状结构后，基底上不会再形成如图22至图24所示的台阶状的结构。
如图30至图33所示，基于每一鳍状结构20，在每类区域上均形成环栅晶体管(图中未示出)，以使得位于不同类区域上的环栅晶体管具有不同的阈值电压。
在一种示例中，上述基于每一鳍状结构，在每类区域上均形成环栅晶体管，可以包括以下步骤：
如图30至图33所示，在基底11位于相邻鳍状结构20之间的部分上形成浅槽隔离221。鳍状结构20暴露在浅槽隔离221外的部分为鳍部201。鳍部201具有源/漏区形成区和沟道形成区。
示例性的，可以采用化学气相沉积或物理气相沉积等工艺形成用于制造浅槽隔离的隔离材料。该隔离材料的厚度和材质可以根据实际应用场景设置。例如：隔离材料的材质可以为二氧化硅或氮化硅等绝缘材料。如图30和图31所示，接着可以对隔离材料22进行平坦化处理，以使得剩余的隔离材料22的各个区域的顶部平齐，便于在后续执行完回刻处理后，在不同的鳍状结构20之间获得顶部平齐的浅槽隔离，提高半导体器件的良率。接着对形成有鳍状结构20和剩余的隔离材料22的基底11进行退火处理。该退火处理的处理温度和处理时间可以根据实际应用场景设置，此处不做具体限定。最后，如图32和图33所示，对剩余的隔离材料进行回刻处理，获得浅槽隔离221。该浅槽隔离221的顶部可以与基底11被刻蚀部分的顶部平齐，或者也可以低于基底11被刻蚀部分的顶部。
接着在沟道形成区的外周形成沿第二方向延伸的牺牲栅。第二方向不同于第一方向。并在源/漏区形成区形成源/漏区。
示例性的，可以采用化学气相沉积等方式，在鳍部和浅槽隔离上沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留栅极材料位于沟道形成区外周的部分，获得沿第二方向延伸的牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。上述第二方向可以为平行于基底表面、且不同于第一方向的任一方向。优选的，第二方向与第一方向正交。此外，在形成牺牲栅后，可以采用上述方式在牺牲栅沿宽度方向的侧壁处形成栅极侧墙。栅极侧墙的宽度和材质可以根据实际应用场景设置。例如：栅极侧墙的材质可以为氮化硅等绝缘材料。
之后，可以去除鳍部位于源/漏区形成区的部分，再在源/漏区形成区外延生长获得满足要求的源/漏区。该源/漏区的材质可以为硅、锗硅或锗等半导体材料。然后，可以采用化学气相沉积等方式，形成覆盖在源/漏区和牺牲栅上的介质材料。接着可以采用化学机械抛光等方式，对介质材料进行减薄，直至露出牺牲栅的顶部。相应的，剩余的介质材料仅覆盖在源/漏区上，从而获得层间介质层。其中，层间介质层的材质和厚度可以根据实际应用场景设置，此处不做具体限定。
然后，去除牺牲栅、以及牺牲层位于沟道形成区内的部分，使得沟道层位于沟道形成区内的部分形成环栅晶体管具有的沟道区。具体来说，根据位于不同类区域上的牺牲层和沟道层的材质之间的刻蚀选择比的不同，可以将形成沟道区的方式至少分为以下两种：
在一种示例中，在位于不同类区域上的牺牲层和沟道层的材质之间的刻蚀选择比大于10:1的情况下，可以同时去除位于不同类区域上的牺牲栅、以及同时去除牺牲层形成在不同类区域上、且位于沟道形成内的部分。
例如：在半导体器件包括位于第一类区域上的NMOS晶体管和位于第二类区域上的PMOS晶体管，并且NMOS晶体管对应的沟道层的材质为Si、牺牲层的材质为Si0.75Ge0.25，PMOS晶体管对应的沟道区的材质为Si0.55Ge0.45、牺牲层的材质为Si0.8Ge0.2的情况下，可以在同时去除位于第一类区域和第二类区域上的牺牲栅后，同时去除位于牺牲层形成在第一类区域和第二类区域上、且位于沟道形成区内的部分。
又例如：在基底包括衬底和应变缓冲层，该应变缓冲层的材质为Si0.5Ge0.5。同时，在半导体器件包括位于第一类区域上的NMOS晶体管和位于第二类区域上的PMOS晶体管，并且NMOS晶体管对应的沟道层的材质为Si0.75Ge0.25、牺牲层的材质为Si0.5Ge0.5，PMOS晶体管对应的沟道区的材质为Si0.25Ge0.75、牺牲层的材质为Si0.5Ge0.5的情况下，可以在同时去除位于第一类区域和第二类区域上的牺牲栅后，同时去除位于牺牲层形成在第一类区域和第二类区域上、且位于沟道形成区内的部分。
在另一种示例中，在位于不同类区域上的牺牲层与沟道层之间的刻蚀选择比小于等于10:1的情况下，上述去除牺牲栅，以及去除牺牲层位于沟道形成区内的部分，可以包括以下步骤：形成覆盖在基底具有的多类区域上方的第二掩膜层，该第二掩膜层用于暴露位于第二目标类区域上的牺牲栅。在第二掩膜层的作用下，去除位于第二目标类区域上的牺牲栅、以及相应牺牲层位于沟道形成区内的部分。去除已形成的第二掩膜层。重复上述步骤，直至在基底具有的每类区域上均形成沟道区。
具体来说，上述第二目标类区域可以为基底具有的任一类其上待释放沟道区的区域。例如：半导体器件包括位于第一类区域上的NMOS晶体管和位于第二类区域上的PMOS晶体管，并且NMOS晶体管对应的沟道层(或牺牲层)与PMOS晶体管对应的牺牲层(或沟道层)的材质相同或相近时，上述第二目标类区域可以为第一类区域或第二类区域。
示例性的，如前文所述，在形成源/漏区和层间介质层后，可以通过物理气相沉积或化学气相沉积等工艺形成覆盖在基底具有的所有类区域上方的第二掩膜材料层。接着通过光刻和刻蚀工艺，对第二掩膜材料层进行刻蚀，形成第二掩膜层。该第二掩膜层仅暴露出位于第二目标类区域上的牺牲层，而对于位于其他类区域上的牺牲栅和已释放的沟道区有保护作用。基于此，在第二掩膜层的掩膜作用下，可以采用湿法腐蚀等工艺，仅依次去除位于该第二目标类区域上的牺牲栅、以及去除牺牲层形成在该第二目标类区域上、且位于沟道形成区内的部分。此外，可以想到的是，因第二掩膜层为用于暴露第二目标类区域的第二掩膜层。并且，当重复次数增加后，下一次释放操作对应的第二目标类区域与上一次释放操作对应的第二目标类区域不同，故需要在形成与下一次释放操作对应的第二掩膜层前，去除上一次释放操作对应的第二掩膜层。最后，可以根据基底具有的区域的类数、以及实际需求确定上述操作的重复次数，并按照相应重复次数依次执行上述操作，直至在基底具有的每类区域上均形成沟道区。
值得注意的是，在位于不同类区域上的牺牲层与沟道层之间的刻蚀选择比小于等于10:1的情况下，在去除牺牲层形成在其中一类区域上、且位于沟道形成区内的部分时，会对位于不同类区域上的沟道层造成影响，因此在上述情况下可以对位于不同区域上的沟道区分别进行释放，以使得位于每类区域上的沟道区均具有良好的质量。
最后，形成环绕在沟道区外周的栅堆叠结构，获得环栅晶体管。
示例性的，接着可以采用原子层沉积等工艺依次形成环绕在沟道区外周的栅介质层和栅极，从而获得栅堆叠结构。其中，栅介质层所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅介质层的厚度可以根据实际需求进行设置，此处不做具体限定。栅极所含有的材料可以为TiN、TaN或TiSiN等导电材料。此外，位于不同类区域上的环栅晶体管可以具有不同材质或厚度的栅堆叠结构。
需要说明的是，可以通过多种方式来形成上述牺牲栅、源/漏区、介质层和栅堆叠结构。如何形成上述结构并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明提供的实施例。本领域普通技术人员完全可以设想别的方式来制造上述结构。
此外，为了简化附图，图6至图19、以及图30至图33仅示出了在未形成有应变缓冲层的情况下执行完相应操作后的结构示意图，并不代表这些操作仅可以在未形成有应变缓冲层的情况下才可以进行。再者，图6至图33均示出了在形成有保护层的情况下执行完相应操作后的结构示意图，并不代表这些操作仅可以在形成有保护层的情况下才可以完成。
由上述内容可知，本发明实施例提供的半导体器件的制造方法中，提供的基底上形成有介质层，并且该基底具有多类区域。在此情况下，在介质层位于每类区域上的部分内分别开设了凹槽、以及在位于每类区域上的凹槽内形成有相应材质的至少一层半导体叠层。其中，每一半导体叠层均包括牺牲层、以及位于牺牲层上的沟道层。并且，位于不同类区域上的沟道层成为相应类的阈值调控层。接着在去除介质层后，至少刻蚀上述至少一层半导体叠层和基底，在每类区域上均形成鳍状结构。最后基于每一鳍状结构，在每一类区域上均形成环栅晶体管。因位于不同类区域上的环栅晶体管所包括的沟道区由相应类阈值调控层(沟道层)被刻蚀后剩余的部分制造形成，使得位于不同类区域上的沟道区具有不同的阈值调控能力，从而能够实现在所制造的半导体器件中形成在不同类区域上的环栅晶体管具有不同的阈值电压。此外，与现有的叠层外延方案通过形成同时覆盖在基底具有的多类区域上的叠层、以及采用该叠层所包括的不同膜层互为不同类环栅晶体管的沟道材料层的方式相比，本发明实施例提供的半导体器件的制造方法，只需在基底具有的不同类区域上开设的凹槽内形成相应材质的至少一层半导体叠层就可以使得半导体器件包括多个具有不同阈值电压的环栅晶体管，故可以降低上述半导体器件的制造难度。并且，上述至少一层半导体叠层是形成在不同类区域上开设的凹槽内，并且位于每类区域上的鳍状结构是通过刻蚀至少一层半导体叠层和基底位于相应类区域内的部分而形成的，因此半导体叠层的宽度大于鳍状结构的宽度。基于此，半导体叠层形成在具有较大宽度的凹槽内，使得形成的半导体叠层所包括的沟道层具有良好的晶体质量，从而可以提高基于该沟道层形成的沟道区的质量、减少沟道区的缺陷，提高半导体器件的工作性能。
再者，因介质层和基底之间具有较高的刻蚀选择比，故在刻蚀介质层位于相应类区域上的部分形成凹槽的过程中，刻蚀剂刻蚀至基底的表面后不会继续向下刻蚀。同时，因介质层和基底之间具有较高的刻蚀选择比，故即使形成在同一类区域上的各凹槽的径向尺寸不同的情况下，也不会因负载效应而导致径向尺寸大的凹槽刻蚀深，而径向尺寸较小的凹槽刻蚀浅的问题，便于控制凹槽的深度，从而使得形成在不同凹槽内的半导体叠层的底部与基底表面的距离相等，进而能够提高所制造的半导体器件的精度。并且，半导体叠层是形成在开设于介质层的凹槽内，凹槽由介质层和基底围成，因此在形成半导体叠层的过程中，半导体叠层仅可以由基底的表面并沿着自下而上的单一方向生长，无需额外形成覆盖在凹槽侧壁上的其他保护层就可以限制半导体叠层的生长方向，从而可以进一步减小基于该半导体叠层所形成的沟道区中的缺陷，提高所制造的半导体器件的良率。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一基底；所述基底上形成有介质层，所述基底具有多类区域；
在所述介质层位于每类所述区域上的部分内分别开设贯穿所述介质层的凹槽，并在位于每类所述区域上的凹槽内形成相应材质的至少一层半导体叠层；每层所述半导体叠层包括牺牲层、以及位于所述牺牲层上的沟道层；位于不同类所述区域上的所述沟道层为相应类的阈值调控层；
去除所述介质层，并至少刻蚀所述基底和所述至少一层半导体叠层，以在每类所述区域上均形成沿第一方向延伸的鳍状结构；
基于每一所述鳍状结构，在每类所述区域上均形成环栅晶体管，以使得位于不同类所述区域上的环栅晶体管具有不同的阈值电压。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述至少一层半导体叠层的总厚度小于或等于所述介质层的厚度。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，当至少一层半导体叠层的总厚度小于所述介质层的厚度时，位于每类所述区域上的凹槽内还形成有保护层，所述保护层位于所述至少一层半导体叠层上，所述保护层的顶部高度小于或等于所述介质层的顶部高度，所述保护层的材质与所述牺牲层的材质相同。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在所述介质层位于每类所述区域上的部分内分别开设贯穿所述介质层的凹槽，并在位于每类所述区域上的凹槽内形成相应材质的至少一层半导体叠层，包括：
刻蚀所述介质层位于第一目标类区域上的部分，以在所述第一目标类区域上形成贯穿所述介质层的所述凹槽；
在所述介质层，或所述介质层和第一掩膜层的保护作用下，在位于所述第一目标类区域上的所述凹槽内形成相应材质的至少一层半导体叠层；所述第一掩膜层至少覆盖在已形成的所述至少一层半导体叠层上；
重复上述步骤，直至在所述介质层位于每类所述区域上的部分内分别开设贯穿所述介质层的凹槽，并在位于每类所述区域上的凹槽内形成相应材质的至少一层半导体叠层；
所述位于每类所述区域上的凹槽内形成相应材质的至少一层半导体叠层后，所述去除所述介质层前，所述半导体器件的制造方法还包括：
去除已形成的所述第一掩膜层。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述在所述介质层，或所述介质层和第一掩膜层的保护作用下，在位于所述第一目标类区域上的所述凹槽内形成相应材质的至少一层半导体叠层，包括：
在所述介质层，或所述介质层和第一掩膜层的保护作用下，在位于所述第一目标类区域上的所述凹槽内，依次交替外延相应材质的所述牺牲层和所述沟道层，直至在位于所述第一目标类区域上的所述凹槽内形成相应材质的至少一层所述半导体叠层。
6.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述基底具有N类区域，其中，N为大于等于2的正整数；
在重复次数大于等于1、且小于等于N-1的情况下，所述刻蚀所述介质层位于第一目标类区域上的部分，以在所述第一目标类区域上形成贯穿所述介质层的所述凹槽前，所述半导体器件的制造方法还包括：
形成覆盖在所述介质层和已形成的所述至少一层半导体叠层上的第一掩膜材料层；
对所述第一掩膜材料层进行图案化处理，形成用于暴露所述第一目标类区域的所述第一掩膜层；
在重复次数大于等于2、且小于等于N-1的情况下，所述形成覆盖在所述介质层和已形成的所述至少一层半导体叠层上的第一掩膜材料层前，所述半导体器件的制造方法，还包括：
去除已形成的所述第一掩膜层。
7.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述基底具有N类区域，其中，N为大于等于2的正整数；
在重复次数大于等于1、且小于等于N-1的情况下，所述刻蚀所述介质层位于第一目标类区域上的部分，以在所述第一目标类区域上形成贯穿所述介质层的所述凹槽前，所述半导体器件的制造方法还包括：
形成覆盖在所述介质层和已形成的所述至少一层半导体叠层上的第一掩膜材料层；
对所述第一掩膜材料层进行图案化处理，形成覆盖在已形成的所述至少一层半导体叠层上的所述第一掩膜层；
在重复次数大于等于2、且小于等于N-1的情况下，所述形成覆盖在所述介质层和已形成的所述至少一层半导体叠层上的第一掩膜材料层前，所述半导体器件的制造方法，还包括：
去除已形成的所述第一掩膜层。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在位于不同类所述区域上的所述环栅晶体管的导电类型相同的情况下，位于不同类所述区域上的所述沟道层的材质不同。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述基底具有M类第一区域和P类第二区域；位于所述第一区域上的所述环栅晶体管的导电类型与位于所述第二区域上的所述环栅晶体管的导电类型不同；位于所述第一区域上的所述沟道层的材质和位于所述第二区域上的所述沟道层的材质相同或不同
在M＝1，且P为大于等于2的正整数的情况下，位于不同类所述第二区域上的所述沟道层的材质不同；
在M为大于等于2的正整数，且P＝1的情况下，位于不同类所述第一区域上的所述沟道层的材质不同；
在M和P均为大于等于2的正整数的情况下，位于不同类所述第一区域上的所述沟道层的材质不同，位于不同类所述第二区域上的所述沟道层的材质不同。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述基底包括衬底、以及形成在所述衬底上的应变缓冲层；所述应变缓冲层的材质为锗硅、锗、Ⅲ-Ⅴ族材料中的任一种或几种的组合；和/或，
所述沟道层的材质为硅、锗硅、锗、锗锡或Ⅲ-Ⅴ族材料。
11.根据权利要求1～10任一项所述的半导体器件的制造方法，其特征在于，所述去除所述介质层后，所述至少刻蚀所述基底和所述至少一层半导体叠层，以在每类所述区域上均形成沿第一方向延伸的鳍状结构前，所述半导体器件的制造方法还包括：
在所述基底位于相邻所述至少一层半导体叠层之间的部分上形成刻蚀填充层；所述刻蚀填充层的顶部至少与所述至少一层半导体叠层的顶部平齐；
所述至少刻蚀所述基底和所述至少一层半导体叠层，以在每类所述区域上均形成沿第一方向延伸的鳍状结构，包括：
刻蚀所述至少一层半导体叠层、所述刻蚀填充层和所述基底，以在每类所述区域上均形成沿第一方向延伸的所述鳍状结构。
12.根据权利要求1～10任一项所述的半导体器件的制造方法，其特征在于，所述基于每一所述鳍状结构，在每类所述区域上均形成环栅晶体管，包括：
在所述基底位于相邻所述鳍状结构之间的部分上形成浅槽隔离；所述鳍状结构暴露在所述浅槽隔离外的部分为鳍部；所述鳍部具有源/漏区形成区和沟道形成区；
在所述沟道形成区的外周形成沿第二方向延伸的牺牲栅；所述第二方向不同于所述第一方向；
在源/漏区形成区形成源/漏区；
去除所述牺牲栅、以及所述牺牲层位于所述沟道形成区内的部分，使得所述沟道层位于所述沟道形成区内的部分形成所述环栅晶体管具有的沟道区；
形成环绕在所述沟道区外周的栅堆叠结构，获得所述环栅晶体管。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，在位于不同类所述区域上的所述牺牲层与所述沟道层之间的刻蚀选择比小于等于10:1的情况下，所述去除所述牺牲栅，以及去除所述牺牲层位于所述沟道形成区内的部分，包括：
形成覆盖在所述基底具有的多类区域上方的第二掩膜层，所述第二掩膜层用于暴露位于第二目标类区域上的所述牺牲栅；
在所述第二掩膜层的作用下，去除位于所述第二目标类区域上的所述牺牲栅、以及相应所述牺牲层位于所述沟道形成区内的部分；
去除已形成的所述第二掩膜层；
重复上述步骤，直至在所述基底具有的每类所述区域上均形成所述沟道区。
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