CN115548016A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于在半导体器件包括的至少两个晶体管具有的阈值电压的绝对值不同的情况下，降低该半导体器件的制造难度。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。沿平行于第一环栅晶体管包括的第一栅堆叠结构的宽度方向，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。沿平行于第二环栅晶体管包括的第二栅堆叠结构的宽度方向，第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
在实际的应用过程中，半导体器件包括的多个晶体管往往具有不同的分工。在不同晶体管的分工不同的情况下，不同的晶体管具有的阈值电压的绝对值可能不同。
而当半导体器件包括的至少两个晶体管具有的阈值电压的绝对值不同时，采用现有的制造方法制造上述半导体器件的制造难度较大，导致半导体器件的良率较低。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于在半导体器件包括的至少两个晶体管具有的阈值电压的绝对值不同的情况下，降低该半导体器件的制造难度，提高该半导体器件的良率。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。
沿平行于半导体基底表面的方向，上述半导体基底包括第一区域和第二区域。上述第一环栅晶体管形成在第一区域上。沿平行于第一环栅晶体管包括的第一栅堆叠结构的宽度方向，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。上述第二环栅晶体管形成在第二区域上。沿平行于第二环栅晶体管包括的第二栅堆叠结构的宽度方向，第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度。
与现有技术相比，本发明提供的半导体器件中，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。并且，相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。基于此，以相邻两列第一晶体管的间距小于相邻两列第二沟道部的间距为例进行说明，在制造本发明提供的半导体器件的过程中，若同时形成第一栅堆叠结构和第二栅堆叠结构，并在第一栅堆叠结构包括的第一栅介质层和第二栅堆叠结构包括的第二栅介质层上，均形成厚度等于第二栅堆叠结构包括的第二栅极厚度的栅极材料后，因相邻两列第二沟道部的间距与第二栅堆叠结构的规格相匹配，故第二栅介质层上可以形成正常形成相应厚度的第二栅极。但是因相邻两列第一沟道部的间距较小，从而导致第一栅极填充在相邻第一沟道部之间的部分的厚度较小。或者，在第一栅介质层将相邻第一沟道部的间隙填充满的情况下，第一栅极无法填充至相邻第一沟道部之间，从而使得第一栅极和第二栅极在相应间隙处的填充厚度并不相同，进而利于使得第一环栅晶体管和第二环栅晶体管具有的阈值电压的绝对值不同。
另外，在相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距的情况下，第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度，利于使得第一沟道区的宽度与第二沟道区的宽度大致相同，使得用于制造第一沟道区的第一鳍状结构和用于制造第二沟道区的第二鳍状结构的宽度大致相同，利于降低通过自对准双重成像等技术在同一半导体基底上形成第一鳍状结构和第二鳍状结构的难度。同时，由上述内容可知，本发明提供的半导体器件在制造过程中，无须采用操作过程较为繁琐的多次“淀积-刻蚀-淀积”的方式形成第一栅堆叠结构和第二栅堆叠结构，也无须采用工艺复杂程度高的偶极子阈值调控技术在相应界面处形成偶极子对，仅通过相应第一沟道部和相应第二沟道部的宽度差、以及相邻两个第一沟道部的间隔与相邻两个第二沟道部的间隔的差值，就可以使得第一环栅晶体管和第二环栅晶体管具有的阈值电压的绝对值不同，从而可以降低半导体器件的制造难度，提高半导体器件的良率。
本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一半导体基底。沿平行于半导体基底表面的方向，半导体基底包括第一区域和第二区域。
在第一区域上形成第一环栅晶体管，并在第二区域上形成第二环栅晶体管。沿平行于第一环栅晶体管包括的第一栅堆叠结构的宽度方向，第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部。沿平行于第二环栅晶体管包括的第二栅堆叠结构的宽度方向，第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部。相邻两列第二沟道部的间距不同于相邻两列第一沟道部的间距。第二沟道区中至少一列第二沟道部的宽度不同于第一沟道区中至少一列第一沟道部的宽度。
与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果，可以参考前文所述的半导体器件的有益效果，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1中的(1)和(2)部分为本发明实施例中在半导体基底上形成交替层叠的牺牲材料层和沟道材料层后的两种结构示意图；
图2为本发明实施例中在半导体基底上形成交替层叠的牺牲材料层和沟道材料层后的一种结构纵向断面示意图；
图3为本发明实施例中在第一区域和第二区域上形成宽度不同的沟槽后的结构纵向断面示意图；
图4为本发明实施例中形成覆盖在半导体基底和沟槽的隔离材料后的结构纵向断面示意图；
图5为本发明实施例中在第一区域和第二区域上形成宽度不同的隔离层后的结构纵向断面示意图；
图6为本发明实施例中对交替层叠的牺牲材料层和沟道材料层、以及半导体基底进行第二图案化处理后的一种结构纵向断面示意图；
图7为本发明实施例中对交替层叠的牺牲材料层和沟道材料层、以及半导体基底进行第二图案化处理后的另一种结构纵向断面示意图；
图8为本发明实施例中形成浅槽隔离结构后的结构示意图；
图9为本发明实施例中形成浅槽隔离结构后的结构纵向断面示意图；
图10为本发明实施例中形成牺牲栅后的结构示意图；
图11为本发明实施例中形成栅极侧墙后的结构示意图；
图12为本发明实施例中去除第一鳍状结构、第二鳍状结构和第三鳍状结构位于源形成区和漏形成区内的部分后的结构示意图；
图13为本发明实施例中形成第一内侧墙和第二内侧墙后的第一种结构示意图；
图14为本发明实施例中形成第一内侧墙和第二内侧墙后的第二种结构示意图；
图15为本发明实施例中形成第一内侧墙和第二内侧墙后的第三种结构示意图；
图16为本发明实施例中形成第一源区、第一漏区、第二源区、第二漏区、第三源区和第三漏区后的结构示意图；
图17为本发明实施例中形成介电层后的结构纵向断面示意图；
图18为本发明实施例中去除牺牲栅后的结构纵向断面示意图；
图19为本发明实施例中形成第一沟道区、第二沟道区和第三沟道区后的第一种结构纵向断面示意图；
图20为本发明实施例中形成第一沟道区、第二沟道区和第三沟道区后的第二种结构纵向断面示意图；
图21为本发明实施例中形成第一晶体管、第二晶体管和第三晶体管后的结构纵向断面示意图；
图22为本发明实施例提供的半导体器件的制造方法示意图。
附图标记：11为半导体基底，111为第一区域，112为第二区域，113为第三区域，12为牺牲材料层，121为牺牲层，13为沟道材料层，131为沟道层，14为沟槽，15为隔离材料，151为隔离层，16为第一鳍状结构，17为第二鳍状结构，18为第三鳍状结构，19为浅槽隔离结构，20为源形成区，21为漏形成区，22为过渡区，23为牺牲栅，24为栅极侧墙，25为第一内侧墙，26为第二内侧墙，27为第三内侧墙，28为第一源区，29为第一漏区，30为第二源区，31为第二漏区，32为第三源区，33为第三漏区，34为介电层，35为第一沟道区，351为第一沟道部，36为第二沟道区，361为第二沟道部，37为第三沟道区，371为第三沟道部，38为第一栅堆叠结构，381为第一栅介质层，382为第一栅极，39为第二栅堆叠结构，391为第二栅介质层，392为第二栅极，40为第三栅堆叠结构，401为第三栅介质层，402为第三栅极。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在实际的半导体器件的制造过程中，通常会采用多次“淀积-刻蚀-淀积”的方式以在半导体器件中不同晶体管包括的沟道上形成整体厚度均不相同和/或不同材料的栅堆叠结构，使得不同的晶体管对应不同的阈值调控参数，实现对半导体器件中不同晶体管的阈值电压的调控。随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。针对于环栅晶体管，其包括的沟道中相邻两层纳米线或片之间和纳米线或片与半导体衬底之间的空间较小。而在较小的空间内形成整体厚度均不相同和/或不同材料的栅堆叠结构的难度较大，导致半导体器件的良率和性能降低。
针对于上述技术问题，本领域技术人员研发了另外两种实现对半导体器件中不同的晶体管具有不同阈值电压的调控技术。其中一种是采用不占空间的偶极子阈值调控技术。具体的，在不同类区域上形成相应环栅晶体管包括的沟道和栅介质层后，在每层栅介质层上形成相应厚度和相应材质的偶极子层，并通过退火处理将偶极子层中的关键元素(例如：氧化镧偶极子层中的镧元素)推到界面处，使得不同类区域对应不同的阈值调控参数。最后再去除剩余的偶极子层，在实现对不同环栅晶体管的阈值电压调控的同时并未减小栅极的形成空间。另外一种是采用自对准双重成像(Self-aligned Double Patterning，可缩写为SADP)等技术，其通过在不同类区域上形成具有不同宽度的纳米线或片、且相邻纳米线或片的横向间距不同等方式，实现不同类区域对应不同的阈值调控参数。
但是，上述偶极子阈值调控技术的工艺复杂度较高，并且通过SADP等技术形成具有不同宽度的纳米线或片、且相邻纳米线或片之间的横向间距不同的沟道的难度较大，导致难以通过现有的制造方法使得不同类区域上的晶体管对应不同的阈值调控参数。
为了解决上述技术问题，本发明实施例提供了一种半导体器件。如图19至图21所示，该半导体器件包括：半导体基底11、第一环栅晶体管和第二环栅晶体管。
如图19至图21所示，沿平行于半导体基底11表面的方向，上述半导体基底11包括第一区域111和第二区域112。上述第一环栅晶体管形成在第一区域111上。沿平行于第一环栅晶体管包括的第一栅堆叠结构38的宽度方向，第一环栅晶体管包括的第一沟道区35具有至少两列间隔设置的第一沟道部351。上述第二环栅晶体管形成在第二区域112上。沿平行于第二环栅晶体管包括的第二栅堆叠结构39的宽度方向，第二环栅晶体管包括的第二沟道区36具有至少两列间隔设置的第二沟道部361。相邻两列第二沟道部361的间距不同于相邻两列第一沟道部351的间距。第二沟道区36中至少一列第二沟道部361的宽度不同于第一沟道区35中至少一列第一沟道部351的宽度。
具体来说，上述半导体基底的具体结构可以根据实际应用场景设置。例如：该半导体基底可以为硅衬底、锗硅衬底、锗衬底、绝缘体上硅衬底等其上未形成有其它结构的半导体衬底。又例如：若本发明实施例提供的半导体器件包括的第一环栅晶体管和第二环栅晶体管应用至集成电路包括的第二层或更高层的环栅晶体管，则半导体基底可以至少包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介电层。在此情况下，半导体基底所包括的各部分的材料可以根据实际需求设置，只要能够应用至本发明实施例提供的半导体器件中均可。
至于半导体基底包括的第一区域和第二区域，二者之间的边界为虚拟边界。第一区域和第二区域可以相邻，也可以间隔开。具体的，第一区域为第一环栅晶体管形成在半导体基底上的区域，因此可以根据实际应用场景中对第一环栅晶体管的形成位置和规格等信息确定第一区域在半导体基底上的具体位置和规格等。同时，第二区域为第二环栅晶体管形成在半导体基底上的区域，因此可以根据实际应用场景中对第二环栅晶体管的形成位置和规格等信息确定第二区域在半导体基底上的具体位置和规格等。
至于上述第一环栅晶体管和第二环栅晶体管，从导电类型方面来讲，第一环栅晶体管和第二环栅晶体管的导电类型可以相同。换句话说，第一环栅晶体管和第二环栅晶体管可以均为N型晶体管或P型晶体管。或者，第一环栅晶体管和第二环栅晶体管的导电类型也可以不同。在此情况下，第一环栅晶体管可以为N型晶体管，此时第二环栅晶体管为P型晶体管。或，第一环栅晶体管可以为P型晶体管，此时第二环栅晶体管为N型晶体管。
从结构方面来讲，第一环栅晶体管包括的第一沟道区，其具有的第一沟道部的列数可以仅为两列，也可以为至少三列。第一沟道区具有的第一沟道部的具体列数、每列第一沟道部的具体宽度、以及相邻两列第一沟道部的间距可以根据实际需求进行设置，此处不做具体限定。具体的，如图19所示，第一沟道区35包括的每列第一沟道部351的可以宽度相同。当然，如图20所示，也可以是至少一个第一沟道部351的宽度与第一沟道区35中的其余第一沟道部351的宽度不同。另外，每列第一沟道部可以仅包括一层第一纳米线或片，或者也可以包括至少两层第一纳米线或片。其中，如图19和图20所示，第一沟道部351包括的每层第一纳米线或片均与半导体基底11之间具有空隙。如图19和图20所示，当第一沟道部351包括至少两层第一纳米线或片的情况下，沿平行于半导体基底11的厚度方向，每列第一沟道部351包括的至少两层第一纳米线或片间隔设置。
另外，第一环栅晶体管包括的第一源区和第一漏区可以分别包括仅与相应第一沟道部连接、且间隔设置的至少两个有源部。或者，如图16至图21所示，第一环栅晶体管包括一个第一源区28和一个第一漏区29。第一沟道区35位于第一源区28和第一漏区29之间、且每列第一沟道部351均分别与第一源区28和第一漏区29接触。
如图21所示，第一环栅晶体管包括的第一栅堆叠结构38包括至少环绕在每层第一纳米线或片外周的第一栅介质层381、以及形成在第一栅介质层381上的第一栅极382。在一些情况下，上述第一栅介质层381还可以形成在半导体基底11与第一栅极382之间。
从材料方面来说，第一沟道区、第一源区和第一漏区的材料可以为硅、锗硅、锗或三五族化合物等半导体材料。第一源区和第一漏区的材料可以相同，也可以不同。其中，当第一源区和第一漏区的材料相同时，可以在统一操作步骤中同时形成第一源区和第一漏区，简化第一环栅晶体管的制造过程。另外，第一沟道区的材料可以分别与第一源区和第一漏区的材料相同，也可以不同。第一栅介质层的材料可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的绝缘材料。第一栅极的材料可以为多晶硅、TiN、TaN或TiSiN等导电材料。
至于上述第二环栅晶体管，第二环栅晶体管包括的第二沟道区，其具有的第二沟道部的列数可以仅为两列，也可以为至少三列。第二沟道区具有的第二沟道部的具体列数、每列第二沟道部的具体宽度、以及相邻两列第二沟道部的间距可以根据实际需求进行设置，此处不做具体限定。具体的，第二沟道区包括的第二沟道部的列数可以与第一沟道区包括的第一沟道部的列数相同，也可以不同。另外，如图19所示，第二沟道区36包括的每列第二沟道部361的可以宽度相同。当然，也可以是至少一个第二沟道部的宽度与第二沟道区中的其余第二沟道部的宽度不同。再者，每列第二沟道部可以仅包括一层第二纳米线或片，或者也可以包括至少两层第二纳米线或片。其中，如图19和图20所示，第二沟道部361包括的每层第二纳米线或片均与半导体基底11之间具有空隙。如图19和图20所示，当第二沟道部361包括至少两层第二纳米线或片的情况下，沿平行于半导体基底11的厚度方向，每列第二沟道部361包括的至少两层第二纳米线或片间隔设置。
另外，第二环栅晶体管包括的第二源区和第二漏区可以分别包括仅与相应第二沟道部连接、且间隔设置的至少两个有源部。或者，如图16至图21所示，第二环栅晶体管包括一个第二源区30和一个第二漏区31。第二沟道区36位于第二源区30和第二漏区31之间、且每列第二沟道部361均分别与第二源区30和第二漏区31接触。
如图21所示，第二环栅晶体管包括的第二栅堆叠结构39，其可以包括至少环绕在每层第二纳米线或片外周的第二栅介质层391、以及形成在第二栅介质层391上的第二栅极392。在一些情况下，上述第二栅介质层391还可以形成在半导体基底11与第二栅极392之间。
具体的，第二环栅晶体管包括的各结构的材料可以分别参考前文所述的第一环栅晶体管包括的各结构的材料，此处不再赘述。
由上述内容可知，如图19至图21所示，本发明实施例提供的半导体器件中，第一环栅晶体管包括的第一沟道区35具有至少两列间隔设置的第一沟道部351。第二环栅晶体管包括的第二沟道区36具有至少两列间隔设置的第二沟道部361。并且，相邻两列第二沟道部361的间距不同于相邻两列第一沟道部351的间距。在实际的应用过程中，第一栅堆叠结构38需要通过每个第一纳米线或片与相邻结构之间的空隙环绕在每个第一纳米线或片的外周，并且第二栅堆叠结构39需要通过每个第二纳米线或片与相邻结构之间的空隙环绕在每个第二纳米线或片的外周。在此情况下，可以根据实际应用场景中对第一环栅晶体管和第二环栅晶体管具有的阈值电压的要求，以第一栅堆叠结构38和第二栅堆叠结构39中厚度较大的一者，来设置相邻两列第二沟道部361的间距与相邻两列第一沟道部351的间距中较大的一者。此时，间距较大的一者对应的栅堆叠结构可以正常填充，而间距较小的一者对应的栅堆叠结构无法正常填充在相邻两列沟道部之间。
具体的，如图19至图21所示，以相邻两列第一晶体管的间距小于相邻两列第二沟道部361的间距为例进行说明，在制造本发明实施例提供的半导体器件的过程中，若同时形成第一栅堆叠结构38和第二栅堆叠结构39，并在第一栅堆叠结构38包括的第一栅介质层381和第二栅堆叠结构39包括的第二栅介质层391上，均形成厚度等于第二栅堆叠结构39包括的第二栅极392厚度的栅极材料后，因相邻两列第二沟道部361的间距与第二栅堆叠结构39的规格相匹配，故第二栅介质层391上可以形成正常形成相应厚度的第二栅极392。但是因相邻两列第一沟道部351的间距较小，从而导致第一栅极382填充在相邻两列第一沟道部351之间的部分的厚度较小。或者，在第一栅介质层381将相邻两列第一沟道部351的间隙填充满的情况下，第一栅极382无法填充至相邻第一沟道部351之间，从而使得第一栅极382和第二栅极392在相应间隙处的填充厚度并不相同，进而利于使得第一环栅晶体管和第二环栅晶体管具有的阈值电压的绝对值不同。
另外，如图9至图21所示，在相邻两列第二沟道部361的间距不同于相邻两列第一沟道部351的间距的情况下，第二沟道区36中至少一列第二沟道部361的宽度不同于第一沟道区35中至少一列第一沟道部351的宽度，利于使得第一沟道区35的宽度与第二沟道区36的宽度大致相同，使得用于制造第一沟道区35的第一鳍状结构16和用于制造第二沟道区36的第二鳍状结构17的宽度大致相同，利于降低通过自对准双重成像等技术在同一半导体基底11上形成第一鳍状结构16和第二鳍状结构17的难度。同时，由上述内容可知，本发明实施例提供的半导体器件在制造过程中，无须采用操作过程较为繁琐的多次“淀积-刻蚀-淀积”的方式形成第一栅堆叠结构38和第二栅堆叠结构39，也无须采用工艺复杂程度高的偶极子阈值调控技术在相应界面处形成偶极子对，仅通过相应第一沟道部351和相应第二沟道部361的宽度差、以及相邻两个第一沟道部351的间隔与相邻两个第二沟道部361的间隔的差值，就可以使得第一环栅晶体管和第二环栅晶体管具有的阈值电压的绝对值不同，从而可以降低半导体器件的制造难度，提高半导体器件的良率。
在实际的应用过程中，如图19至图21所示，上述第一沟道区35的宽度等于所有第一沟道部351的总宽度与相邻两个第一沟道部351的间隔的总宽度之和。例如：如图19和图20所示，在第一沟道区35包括两列第一沟道部351的情况下，第一沟道区35的宽度等于这两列第一沟道部351的总宽度与这两列第一沟道部351的间隔宽度之和。同理，上述第二沟道区36的宽度等于所有第二沟道部361的总宽度与相邻两个第二沟道部361的间隔的总宽度之和。基于此，第一沟道区35的宽度可以与第二沟道区36的宽度相同。在此情况下，当第一沟道区35和第二沟道区36的宽度相同时，可以采用自对准双重成像等技术，并在同一掩膜层的掩膜作用下同时形成上述第一鳍状结构16和第二鳍状结构17，可以进一步降低半导体器件的制造难度，同时还可以简化半导体器件的制造过程。
在一种示例中，如图13至图15所示，上述第一环栅晶体管还可以包括第一内侧墙25。该第一内侧墙25形成在第一栅堆叠结构38和第一源区28之间、以及第一栅堆叠结构38和第一漏区29之间，以至少将第一栅堆叠结构38的部分区域分别与第一源区28和第一漏区29隔离开，提高第一环栅晶体管的电学特性。
其中，如图13和图14所示，第一内侧墙25可以仅形成在第一栅堆叠结构38和第一源区28的部分区域之间、以及第一栅堆叠结构38和第一漏区29的部分区域之间。或者，如图15所示，第一栅堆叠结构38和第一源区28之间、以及第一栅堆叠结构38和第一漏区29之间具有第一中间区域。第一内侧墙25还可以填充满第一中间区域。具体的，第一内侧墙25在第一栅堆叠结构38和第一源区28之间、以及第一栅堆叠结构38和第一漏区29之间的具体形成位置可以根据实际制造过程、以及实际需求进行设置。第一内侧墙25的实际制造过程可以参考下文，此处不做赘述。至于第一内侧墙的材料可以为氧化硅或氮化硅等绝缘材料。
如图13至图15所示，上述第二环栅晶体管还可以包括第二内侧墙26。该第二内侧墙26形成在第二栅堆叠和第二源区30之间、以及第二栅堆叠结构39和第二漏区31之间，以至少将第二栅堆叠结构39的部分区域分别与第二源区30和第二漏区31隔离开，提高第二环栅晶体管的电学特性。
其中，如图13和图14所示，第二内侧墙26可以仅形成在第二栅堆叠结构39和第二源区30的部分区域之间、以及第二栅堆叠结构39和第二漏区31的部分区域之间。或者，如图15所示，第二栅堆叠结构39和第二源区30之间、以及第二栅堆叠结构39和第二漏区31之间具有第二中间区域。第二内侧墙26还可以填充满第二中间区域。具体的，第二内侧墙26在第二栅堆叠结构39和第二源区30之间、以及第二栅堆叠结构39和第二漏区31之间的具体形成位置可以根据实际制造过程、以及实际需求进行设置。第二内侧墙26的实际制造过程可以参考下文，此处不做赘述。至于第二内侧墙26的材料可以参考第一内侧墙的材料。
在一种示例中，如图17至图21所示，上述半导体器件还可以包括浅槽隔离结构19、栅极侧墙24和介电层34。其中，上述浅槽隔离结构19形成在半导体基底11上，用于将半导体基底11具有的不同有源区隔离开，防止漏电。浅槽隔离结构19的厚度可以根据实际情况设置。浅槽隔离结构19的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。上述栅极侧墙24至少形成在第一栅堆叠结构38和第二栅堆叠结构39沿长度方向的两侧，以至少将第一栅堆叠结构38和第二栅堆叠结构39与后续形成的其它导电结构隔离开，提高半导体器件的电学稳定性。栅极侧墙24的材料可以为氧化硅或氮化硅等绝缘材料。上述介电层34覆盖在半导体基底11上、且其顶部与第一栅堆叠结构38和第二栅堆叠结构39的顶部平齐。在实际制造过程中，该介电层34的存在可以至少保护第一源区28、第一漏区29、第二源区30和第二漏区31不受后续操作的影响，进一步提高半导体器件的良率。介电层34的材料可以为氧化硅或氮化硅等绝缘材料。
在实际的应用过程中，因本发明实施例提供的半导体器件，其制备过程可以与常规环栅晶体管的制造工艺所兼容，故可以在同一半导体基底上同时形成第一环栅晶体管、第二环栅晶体管和第三环栅晶体管。该第三环栅晶体管为常规环栅晶体管。在此情况下，如图21所示，半导体基底11还包括第三区域113。上述第三环栅晶体管形成在第三区域113上，第三环栅晶体管包括的第三沟道区37具有一列第三沟道部371。其中，第三区域可以位于第一区域和第二区域之间，也可以位于第一区域背离第二区域的一侧，还可以位于第二区域112背离第一区域111的一侧。第三区域113的具体位置和规格等可以根据实际应用场景对第三环栅晶体管的形成位置和规格等信息确定，此处不做具体限定。
如图16至图21所示，该第三环栅晶体管包括的第三沟道部371可以仅包括一层第三纳米线或片，也可以包括沿半导体基底11的厚度方向间隔设置的至少两层第三纳米线或片。其中，位于底层的第三纳米线或片与半导体基底11具有空隙。另外，第三沟道部371位于第三源区32和第三漏区33之间。第三环栅晶体管包括的第三栅堆叠结构40，其包括至少环绕在每层第三纳米线或片外周的第三栅介质层401、以及形成在第三栅介质层401上的第三栅极402。其中，第三环栅晶体管包括的各结构的材料可以分别参考前文所述的第一环栅晶体管包括的各结构的材料，此处不再赘述。
如图14和图15所示，该第三环栅晶体管还可以包括第三内侧墙27。该第三内侧墙27形成在第三栅堆叠结构40和第三源区32之间、以及第三栅堆叠结构40和第三漏区33之间。第三内侧墙的有益效果和材料可以分别参考前文所述的第一内侧墙25的有益效果、以及第一内侧墙25的材料。
如图22所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图1至图21示出的操作的断面图或立体图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一半导体基底。如图2所示，沿平行于半导体基底11表面的方向，半导体基底11包括第一区域111和第二区域112。具体的该半导体基底11的结构和材料等信息可以参考前文。
如图21所示，在第一区域111上形成第一环栅晶体管，并在第二区域112上形成第二环栅晶体管。沿平行于第一环栅晶体管包括的第一栅堆叠结构38的宽度方向，第一环栅晶体管包括的第一沟道区35具有至少两列间隔设置的第一沟道部351。沿平行于第二环栅晶体管包括的第二栅堆叠结构39的宽度方向，第二环栅晶体管包括的第二沟道区36具有至少两列间隔设置的第二沟道部361。相邻两列第二沟道部361的间距不同于相邻两列第一沟道部351的间距。第二沟道区36中至少一列第二沟道部361的宽度不同于第一沟道区35中至少一列第一沟道部351的宽度。
具体的，第一环栅晶体管和第二环栅晶体管的结构、各结构的相对位置关系、各结构的规格、以及各结构的材料等信息可以参考前文。
在实际的应用过程中，上述在第一区域上形成第一环栅晶体管，并在第二区域上形成第二环栅晶体管可以包括以下步骤：
如图8和图9所示，在第一区域111上形成第一鳍状结构16，并在第二区域112上形成与第一鳍状结构16宽度相同的第二鳍状结构17。第一鳍状结构16和第二鳍状结构17均包括沿半导体基底11的厚度方向交替层叠的牺牲层121和沟道层131、以及贯穿交替层叠的牺牲层121和沟道层131的隔离层151。交替层叠的牺牲层121和沟道层131中位于最底层的膜层为牺牲层121。第一鳍状结构16包括的隔离层151和第二鳍状结构17包括的隔离层151的宽度不同。
具体的，第一鳍状结构包括的沟道层是用于制造相应第一纳米线或片的膜层，因此第一鳍状结构包括的沟道层的材料、厚度和层数等信息可以参考第一纳米线或片的材料、厚度、以及每列第一沟道部包括的第一纳米线或片的层数等信息进行设置。第一鳍状结构包括的隔离层所在的位置会形成相邻两列第一沟道部之间的空隙，因此可以根据第一沟道区包括的第一沟道部的列数、相邻两列第一沟道部的间距、以及每列第一沟道部的宽度分别确定第一鳍状结构包括的隔离层的数量、每个隔离层的宽度、以及每个隔离层在第一鳍状结构内的位置。例如：如图6所示，在第一沟道区包括两个第一沟道部，并且每个第一沟道部的宽度相同时，第一鳍状结构包括一个隔离层151，该隔离层151的几何中心线与第一鳍状结构的几何中心线重合。或者，图7所示，在第一沟道区包括两个第一沟道部，并且每个第一沟道部的宽度不同时，第一鳍状结构包括一个隔离层151，该隔离层151的几何中心线与第一鳍状结构的几何中心线并不在同一直线上。
相应的，第二鳍状结构包括的沟道层是用于制造相应第二纳米线或片的膜层，因此第二鳍状结构包括的沟道层的材料、厚度和层数等信息可以参考第二纳米线或片的材料、厚度、以及每列第二沟道部包括的第二纳米线或片的层数等信息进行设置。第二鳍状结构包括的隔离层所在的位置会形成相邻两列第二沟道部之间的空隙，因此可以根据第二沟道区包括的第二沟道部的列数、相邻两列第二沟道部的间距、以及每列第二沟道部的宽度分别确定第二鳍状结构包括的隔离层的数量、每个隔离层的宽度、以及每个隔离层在第二鳍状结构内的位置。例如：如图6所示，在第二沟道区包括两个第二沟道部，并且每个第二沟道部的宽度相同时，第二鳍状结构包括一个隔离层151，该隔离层151的几何中心线与第二鳍状结构的几何中心线重合。或者，在第二沟道区包括两个第二沟道部，并且每个第二沟道部的宽度不同时，第二鳍状结构包括一个隔离层151，该隔离层151的几何中心线与第二鳍状结构的几何中心线并不在同一直线上。
另外，上述交替层叠的牺牲层和沟道层中，位于最顶层的膜层可以为牺牲层，也可以为沟道层。其中，在位于最顶层的膜层为牺牲层的情况下，该牺牲层的存在可以在形成第一鳍状结构和第二鳍状结构的过程中，保护位于其下面的沟道层不受刻蚀等操作的影响，提高第一沟道区和第二沟道区的形成质量。至于上述牺牲层的材料，其可以是与沟道层材料不同的任一种半导体材料。例如：在沟道层的材料为Si时，牺牲层的材料可以为Si0.5Ge0.5。
在实际的制造过程中，上述第一鳍状结构和第二鳍状结构可以同时形成，也可以在不同的操作步骤中分步形成。其中，第一鳍状结构和第二鳍状结构的具体形成顺序可以根据实际应用场景设置，此处不做具体限定。
其中，当第一鳍状结构和第二鳍状结构同时形成时，形成第一鳍状结构和第二鳍状结构可以包括以下步骤：
如图1中的(1)部分和(2)部分、以及图2所示，沿半导体基底11的厚度方向，在半导体基底11上形成交替层叠的牺牲材料层12和沟道材料层13。
示例性的，可采用外延生长等工艺形成上述牺牲材料层和沟道材料层。其中，牺牲材料层为用于形成上述牺牲层的膜层，并且沟道材料层为用于形成上述沟道层的膜层，因此可以根据前文所述的第一鳍状结构和第二鳍状结构中牺牲层和沟道层的分布情况确定半导体基底上形成的牺牲材料层和沟道材料层的形成情况。例如：如图6所示，在第一鳍状结构和第二鳍状结构均包括两层牺牲层121和两层沟道层131的情况下，如图1中的(1)部分所示，需要在半导体基底11上形成两层牺牲材料层12和两层沟道材料层13。或者，如图1中的(2)部分所示，需要在半导体基底11上形成三层牺牲材料层12和两层沟道材料层13。其中，位于最顶层和最底层的膜层均为牺牲材料层12。
如图3所示，对交替层叠的牺牲材料层12和沟道材料层13进行第一图案化处理，以形成贯穿交替层叠的牺牲材料层12和沟道材料层13的至少两个宽度不同的沟槽14。
示例性的，可以采用光刻和刻蚀等工艺，形成上述至少两个沟槽。后续会在每个沟槽内填充满相应隔离层，因此可以根据第一鳍状结构第二鳍状结构包括的隔离层的数量和宽度等信息确定需要形成沟槽的数量和宽度等信息，此处不做赘述。
如图5所示，形成填充满每个沟槽的隔离层151。
示例性的，如图4所示，可以采用原子层沉积等工艺，形成覆盖在交替层叠的牺牲材料层12和沟道材料层13上、以及填充在沟槽内的隔离材料15。如图5所示，接着可以采用化学机械抛光等工艺对隔离材料进行平坦化处理，以去除隔离材料位于沟槽之外的部分，使得剩余的隔离材料形成隔离层151。
如图6和图7所示，对交替层叠的牺牲材料层和沟道材料层、以及半导体基底11进行第二图案化处理，以形成第一鳍状结构16和第二鳍状结构17。其中，如图8所示，第一鳍状结构16和第二鳍状结构17均具有源形成区20、漏形成区21、以及位于源形成区20和漏形成区21之间的过渡区22。
示例性的，可以采用SADP等技术形成覆盖在交替层叠的牺牲材料层和沟道材料层、以及隔离层上的掩膜层。如图6和图7所示，接着在掩膜层的掩膜作用下进行上述第二图案化处理。其中，掩膜层覆盖在每个隔离层151上的子图案的几何中心线是否与隔离层151的几何中心线重合可以根据隔离层151在第一鳍状结构或第二鳍状结构内的位置进行确定。另外，半导体基底11被刻蚀的深度可以根据后续形成的浅槽隔离结构的厚度进行确定。
如图8和图9所示，可以采用化学气相沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构19。该浅槽隔离结构19的材料等信息可以参考前文，此处不再赘述。
如图21所示，在获得第一鳍状结构和第二鳍状结构后，基于第一鳍状结构形成第一环栅晶体管，并基于第二鳍状结构形成第二环栅晶体管。
在实际的应用过程中，通常采用替代栅工艺形成第一环栅晶体管包括的第一栅堆叠结构和第二环栅晶体管包括的第二栅堆叠结构，以提高所制造的第一栅堆叠结构和第二栅堆叠结构的形成质量。在此情况下，上述基于第一鳍状结构形成第一环栅晶体管，并基于第二鳍状结构形成第二环栅晶体管可以包括以下步骤：
如图10所示，可以采用化学气相沉积和刻蚀等工艺，先形成横跨在第一鳍状结构16包括的过渡区、以及第二鳍状结构17包括的过渡区上的牺牲栅23。该牺牲栅23的材质可以为多晶硅等便于去除的材料。
示例性的，如图11所示，在形成牺牲栅23后，可以采用化学气相沉积和刻蚀等工艺，形成至少位于牺牲栅23沿长度方向两侧的栅极侧墙24，以至少将后续形成的第一栅堆叠结构和第二栅堆叠结构与其他导电结构隔离开，提高半导体器件的电学特性。其中，上述牺牲栅23的长度方向平行于第一鳍状结构16和第二鳍状结构17的长度方向。该栅极侧墙24的厚度可以根据实际需求进行设置，此处不做具体限定。该栅极侧墙24的材质可以为氧化硅或氮化硅等绝缘材料。
如图16所示，对第一鳍状结构位于源形成区和漏形成区内的部分进行处理，以形成第一环栅晶体管包括的第一源区28和第一漏区29；并对第二鳍状结构位于源形成区和漏形成区内的部分进行处理，以形成第二环栅晶体管包括的第二源区30和第二漏区31。
示例性的，以先形成第一源区和第一漏区为例进行说明，先形成至少覆盖在第二区域上的第一掩膜层。接着在第一掩膜层的掩膜作用下，采用离子注入工艺先对第一鳍状结构包括的源形成区和漏形成区进行处理，形成第一源区和第一漏区后，去除第一掩膜层。再形成至少覆盖在区域上的第二掩膜层，并在第二掩膜层的掩膜作用下，采用离子注入工艺对第二鳍状结构包括的源形成区和漏形成区进行处理，形成第二源区和第二漏区。最后去除第二掩膜层。
或者，还可以采用源漏外延的方式形成第一源区、第一漏区、第二源区和第二漏区。在此情况下，上述形成第一源区和第一漏区可以包括步骤：如图12所示，去除第一鳍状结构位于源形成区和漏形成区内的部分。如图16所示，采用外延生长工艺，在第一鳍状结构位于过渡区的部分沿长度方向的两侧分别形成第一源区28和第一漏区29。
另外，上述形成第二源区和第二漏区可以包括步骤：如图12所示，去除第二鳍状结构17位于源形成区和漏形成区内的部分。如图16所示，采用外延生长工艺，在第二鳍状结构17位于过渡区的部分沿长度方向的两侧分别形成第二源区30和第二漏区31。
具体的，如图12所示，可以采用干法或湿法刻蚀等工艺同时去除第一鳍状结构位于源形成区和漏形成区内的部分、以及第二鳍状结构位于源形成区和漏形成区内的部分。然后在相应掩膜层的掩膜作用下，先形成第一源区和第一漏区，或先形成第二源区和第二漏区。
需要说明的是，第一源区和第一漏区的形成工艺，可以与第二源区和第二漏区的形成工艺可以相同，可以不同。例如：采用离子注入的工艺形成第一源区和第一漏区，采用源漏外延工艺形成第二源区和第二漏区。另外，当第一环栅晶体管和第二环栅晶体管的导电类型相同、且采用相同制造工艺的情况下，也可以不用形成上述相应掩膜层，同时形成第一源区、第一漏区、第二源区和第二漏区。
在一种示例中，在采用外延生长等工艺形成第一源区和第一漏区的情况下，在去除第一鳍状结构位于源形成区和漏形成区内的部分后，并采用外延生长工艺，在第一鳍状结构位于过渡区的部分沿长度方向的两侧分别形成第一源区和第一漏区前，上述半导体器件的制造方法可以包括步骤：沿牺牲栅的长度方向，对第一鳍状结构包括的牺牲层和/或隔离层位于过渡区的部分的两侧边缘区域进行刻蚀，以使得第一鳍状结构包括的牺牲层和/或隔离层的剩余部分的侧壁相对于牺牲栅的侧壁向内凹入，形成第一凹口。如图13至图15所示，形成填充满第一凹口的第一内侧墙25。
具体的，如图13所示，在所制造的半导体器件包括的第一内侧墙25形成在相邻两列第一沟道部之间的情况下，可以仅对第一鳍状结构包括的隔离层位于过渡区的部分的两侧边缘区域进行刻蚀。此时，只有第一鳍状结构包括的隔离层的剩余部分的侧壁相对于牺牲栅23的侧壁向内凹入。
如图14所示，在所制造的半导体器件所包括的第一内侧墙25形成在同一第一沟道部包括的相邻第一纳米线或片之间、以及第一纳米线或片与半导体基底11之间的情况下，可以仅对第一鳍状结构包括的牺牲层位于过渡区的部分的两侧边缘区域进行刻蚀。此时，只有第一鳍状结构包括的牺牲层的剩余部分的侧壁相对于牺牲栅23的侧壁向内凹入。
如图15所示，在所制造的半导体器件包括的第一内侧墙25填充满位于第一栅堆叠结构和第一源区之间、以及第一栅堆叠结构和第一漏区之间的第一中间区域时，可以对第一鳍状结构包括的牺牲层和隔离层位于过渡区的部分的两侧边缘区域进行刻蚀。此时，第一鳍状结构包括的牺牲层和隔离层的剩余部分的侧壁均相对于牺牲栅23的侧壁向内凹入。
在根据实际应用场景的要求形成了相应形貌的第一凹口后，可采用化学气相沉积和刻蚀工艺，在第一凹口内填充满第一内侧墙。该第一内侧墙的材料需要与隔离层的材料需要具有一定的刻蚀选择比，以防止第一内侧墙在后续去除隔离层的过程中受到影响，提高第一内侧墙的形成质量。例如：在隔离层的材料为氮化硅的情况下，第一内侧墙的材料可以为氧化硅。
在一种示例中，在采用外延生长等工艺形成第二源区和第二漏区的情况下，在去除第二鳍状结构位于源形成区和漏形成区内的部分后，采用外延生长工艺，在第二鳍状结构位于过渡区的部分沿长度方向的两侧分别形成第二源区和第二漏区前，上述半导体器件的制造方法还可以包括步骤：沿牺牲栅的长度方向，对第二鳍状结构包括的牺牲层和/或隔离层位于过渡区的部分的两侧边缘区域进行刻蚀，以使得第二鳍状结构包括的牺牲层和/或隔离层的剩余部分的侧壁相对于牺牲栅的侧壁向内凹入，形成第二凹口。如图13至图15所示，形成填充满第二凹口的第二内侧墙26。
具体的，形成第二凹口时被刻蚀的具体对象可以参考前文所述的形成第一凹口时的被刻蚀对象的分析过程，此处不再赘述。另外，第二内侧墙的材料需要与隔离层的材料也需要具有一定的刻蚀选择比。
如图17所示，在至少形成第一源区28、第一漏区、第二源区30和第二漏区后，可采用化学气相沉积和化学机械抛光等工艺，形成至少覆盖在第一区域111和第二区域112上的介电层34。该介电层34的顶部与牺牲栅23的顶部平齐。
如图18所示，接着可采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅，以使得第一鳍状结构位于过渡区内的部分、以及第二鳍状结构位于过渡区内的部分暴露在外。
如图19和图20所示，可采用干法刻蚀或湿法刻蚀等工艺，选择性去除第一鳍状结构包括的牺牲层位于过渡区内的部分，使得第一鳍状结构包括的沟道层形成第一沟道区35；并选择性去除第二鳍状结构包括的牺牲层位于过渡区内的部分，使得第二鳍状结构包括的沟道层形成第二沟道区36。
如图19和图20所示，可采用干法刻蚀或湿法刻蚀等工艺，去除第一鳍状结构包括的隔离层位于过渡区内的部分、以及第二鳍状结构包括的隔离层位于过渡区内的部分。
需要说明的是，上述牺牲层位于过渡区内的部分、以及隔离层位于过渡区内的部分，二者的去除顺序可以互换。本发明实施例中对二者的去除顺序不做具体限定。
如图21所示，可以采用原子层沉积等工艺，形成环绕在第一沟道区35外周的第一栅堆叠结构38，获得第一环栅晶体管；并形成环绕在第二沟道区36外周的第二栅堆叠结构39，获得第二环栅晶体管。
在一种示例中，如前文所述，本发明实施例提供的半导体器件的制造方法可以与常规环栅晶体管的制造工艺所兼容。基于此，在所制造的半导体器件还包括第三环栅晶体管的情况下，如图2所示，半导体基底11还具有第三区域113。并且，在提供半导体基底11后，上述半导体器件的制造方法还包括：如图21所示，在第三区域113上形成第三环栅晶体管。第三环栅晶体管包括的第三沟道区37具有一列第三沟道部371。
其中，本发明实施例提供的制造方法，对第三环栅晶体管的具体形成过程不做具体限定。示例性的，如图6至图9所示，可以在形成第一鳍状结构16第二鳍状结构17的过程中，在第三区域113上形成第三鳍状结构18。该第三鳍状结构18的宽度与第一鳍状结构16和第二鳍状结构17的宽度可以相同。另外，第三鳍状结构18也包括交替层叠的牺牲层121和沟道层131。但是第三鳍状结构18不包括隔离层151。其次，如图10和图11所示，在采用替代栅工艺制造第三栅堆叠结构的情况下，牺牲栅23和栅极侧墙24还横跨在第三鳍状结构18位于过渡区的部分上。另外，如图16所示，可采用离子注入或源漏外延等工艺形成第三源区32和第三漏区33。其中，第三源区32和第三漏区33的形成顺序与第一源区、第一漏区、第二源区和第二漏区的形成顺序，可以根据实际需求进行设置，此处不做具体限定。再者，如图17至图20所示，在形成介电层34并去除牺牲栅23后，可以同时去除第一鳍状结构、第二鳍状结构和第三鳍状结构包括的牺牲层121位于过渡区内的部分，同时形成第一沟道区35、第二沟道区36和第三沟道区37。如图21所示，最后采用原子层沉积等工艺形成第三栅堆叠结构40。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种半导体器件，其特征在于，包括：
半导体基底；沿平行于半导体基底表面的方向，所述半导体基底包括第一区域和第二区域；
第一环栅晶体管，形成在所述第一区域上；沿平行于所述第一环栅晶体管包括的第一栅堆叠结构的宽度方向，所述第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部；
第二环栅晶体管，形成在所述第二区域上；沿平行于所述第二环栅晶体管包括的第二栅堆叠结构的宽度方向，所述第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部；相邻两列所述第二沟道部的间距不同于相邻两列所述第一沟道部的间距；所述第二沟道区中至少一列所述第二沟道部的宽度不同于所述第一沟道区中至少一列第一沟道部的宽度。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道区的宽度等于所有所述第一沟道部的总宽度与相邻两个所述第一沟道部的间隔的总宽度之和；
所述第二沟道区的宽度等于所有所述第二沟道部的总宽度与相邻两个所述第二沟道部的间隔的总宽度之和；
所述第一沟道区的宽度与所述第二沟道区的宽度相同。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道区包括的每列第一沟道部的宽度相同；和/或，
所述第二沟道区包括的每列第二沟道部的宽度相同。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管包括一个第一源区和一个第一漏区；所述第一沟道区位于所述第一源区和所述第一漏区之间、且每列所述第一沟道部均分别与所述第一源区和所述第一漏区接触；
所述第二环栅晶体管包括一个第二源区和一个第二漏区；所述第二沟道区位于所述第二源区和所述第二漏区之间、且每列所述第二沟道部均分别与所述第二源区和所述第二漏区接触。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一环栅晶体管还包括第一内侧墙，所述第一内侧墙形成在所述第一栅堆叠结构和所述第一源区之间、以及所述第一栅堆叠结构和所述第一漏区之间；
所述第二环栅晶体管还包括第二内侧墙，所述第二内侧墙形成在所述第二栅堆叠和所述第二源区之间、以及所述第二栅堆叠结构和所述第二漏区之间。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一栅堆叠结构和所述第一源区之间、以及所述第一栅堆叠结构和所述第一漏区之间具有第一中间区域；所述第一内侧墙填充满所述第一中间区域；和/或，
所述第二栅堆叠结构和所述第二源区之间、以及所述第二栅堆叠结构和所述第二漏区之间具有第二中间区域；所述第二内侧墙填充满所述第二中间区域。
7.根据权利要求1所述的半导体器件，其特征在于，沿平行于所述半导体基底的厚度方向，每列所述第一沟道部包括至少两层间隔设置的第一纳米线或片；和/或，
沿平行于所述半导体基底的厚度方向，每列所述第二沟道部包括至少两层间隔设置的第二纳米线或片。
8.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管和所述第二环栅晶体管的导电类型不同。
9.根据权利要求1～8任一项所述的半导体器件，其特征在于，所述半导体基底还包括第三区域；
所述半导体器件还包括形成在所述第三区域上的第三环栅晶体管，所述第三环栅晶体管包括的第三沟道区具有一列第三沟道部。
10.一种半导体器件的制造方法，其特征在于，包括：
提供一半导体基底；沿平行于半导体基底表面的方向，所述半导体基底包括第一区域和第二区域；
在所述第一区域上形成第一环栅晶体管，并在所述第二区域上形成第二环栅晶体管；沿平行于所述第一环栅晶体管包括的第一栅堆叠结构的宽度方向，所述第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部；沿平行于所述第二环栅晶体管包括的第二栅堆叠结构的宽度方向，所述第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部；相邻两列所述第二沟道部的间距不同于相邻两列所述第一沟道部的间距；所述第二沟道区中至少一列所述第二沟道部的宽度不同于所述第一沟道区中至少一列第一沟道部的宽度。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成第一环栅晶体管，并在所述第二区域上形成第二环栅晶体管，包括：
在所述第一区域上形成第一鳍状结构，并在所述第二区域上形成与所述第一鳍状结构宽度相同的第二鳍状结构；所述第一鳍状结构和所述第二鳍状结构均包括沿所述半导体基底的厚度方向交替层叠的牺牲层和沟道层、以及贯穿所述交替层叠的牺牲层和沟道层的隔离层；所述交替层叠的牺牲层和沟道层中位于最底层的膜层为所述牺牲层；所述第一鳍状结构包括的隔离层和所述第二鳍状结构包括的隔离层的宽度不同；
基于所述第一鳍状结构形成所述第一环栅晶体管，并基于所述第二鳍状结构形成所述第二环栅晶体管。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成第一鳍状结构，并在所述第二区域上形成与所述第一鳍状结构宽度相同的第二鳍状结构，包括：
沿所述半导体基底的厚度方向，在所述半导体基底上形成交替层叠的牺牲材料层和沟道材料层；
对所述交替层叠的牺牲材料层和沟道材料层进行第一图案化处理，以形成贯穿所述交替层叠的牺牲材料层和沟道材料层的至少两个宽度不同的沟槽；
形成填充满每个所述沟槽的所述隔离层；
对所述交替层叠的牺牲材料层和沟道材料层、以及所述半导体基底进行第二图案化处理，以形成所述第一鳍状结构和所述第二鳍状结构。
13.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述第一鳍状结构包括的隔离层的几何中心线与所述第一鳍状结构的几何中心线重合；和/或，
所述第二鳍状结构包括的隔离层的几何中心线与所述第二鳍状结构的几何中心线重合。
14.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述第一鳍状结构和所述第二鳍状结构均具有源形成区、漏形成区、以及位于源形成区和所述漏形成区之间的过渡区；
所述基于所述第一鳍状结构形成所述第一环栅晶体管，并基于所述第二鳍状结构形成所述第二环栅晶体管，包括：
形成横跨在所述第一鳍状结构包括的过渡区、以及所述第二鳍状结构包括的过渡区上的牺牲栅；
对所述第一鳍状结构位于所述源形成区和漏形成区内的部分进行处理，以形成所述第一环栅晶体管包括的第一源区和第一漏区；并对所述第二鳍状结构位于所述源形成区和所述漏形成区内的部分进行处理，以形成所述第二环栅晶体管包括的第二源区和第二漏区；
去除所述牺牲栅；
选择性去除所述第一鳍状结构包括的牺牲层位于所述过渡区内的部分，使得所述第一鳍状结构包括的沟道层形成所述第一沟道区；并选择性去除所述第二鳍状结构包括的牺牲层位于所述过渡区内的部分，使得所述第二鳍状结构包括的沟道层形成第二沟道区；
去除所述第一鳍状结构包括的隔离层位于过渡区内的部分、以及第二鳍状结构包括的隔离层位于过渡区内的部分；
形成环绕在所述第一沟道区外周的所述第一栅堆叠结构，获得所述第一环栅晶体管；并形成环绕在所述第二沟道区外周的第二栅堆叠结构，获得所述第二环栅晶体管。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述对所述第一鳍状结构位于所述源形成区和漏形成区内的部分进行处理，以形成所述第一环栅晶体管包括的第一源区和第一漏区，包括：去除所述第一鳍状结构位于所述源形成区和漏形成区内的部分；采用外延生长工艺，在所述第一鳍状结构位于所述过渡区的部分沿长度方向的两侧分别形成所述第一源区和第一漏区；
所述对所述第二鳍状结构位于所述源形成区和漏形成区内的部分进行处理，以形成所述第二环栅晶体管包括的第二源区和第二漏区，包括：去除所述第二鳍状结构位于所述源形成区和漏形成区内的部分；采用外延生长工艺，在所述第二鳍状结构位于所述过渡区的部分沿长度方向的两侧分别形成所述第二源区和第二漏区。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述去除所述第一鳍状结构位于所述源形成区和漏形成区内的部分后，所述采用外延生长工艺，在所述第一鳍状结构位于所述过渡区的部分沿长度方向的两侧分别形成所述第一源区和第一漏区前，所述半导体器件的制造方法包括：
沿所述牺牲栅的长度方向，对所述第一鳍状结构包括的牺牲层和/或隔离层位于过渡区的部分的两侧边缘区域进行刻蚀，以使得所述第一鳍状结构包括的牺牲层和/或隔离层的剩余部分的侧壁相对于所述牺牲栅的侧壁向内凹入，形成第一凹口；
形成填充满所述第一凹口的第一内侧墙；
和/或，
所述去除所述第二鳍状结构位于所述源形成区和漏形成区内的部分后，所述采用外延生长工艺，在所述第二鳍状结构位于所述过渡区的部分沿长度方向的两侧分别形成所述第二源区和第二漏区前，所述半导体器件的制造方法包括：
沿所述牺牲栅的长度方向，对所述第二鳍状结构包括的牺牲层和/或隔离层位于过渡区的部分的两侧边缘区域进行刻蚀，以使得所述第二鳍状结构包括的牺牲层和/或隔离层的剩余部分的侧壁相对于所述牺牲栅的侧壁向内凹入，形成第二凹口；
形成填充满所述第二凹口的第二内侧墙。
17.根据权利要求10～16任一项所述的半导体器件的制造方法，其特征在于，所述半导体基底还具有第三区域；
所述提供一半导体基底后，所述半导体器件的制造方法还包括：在所述第三区域上形成第三环栅晶体管；所述第三环栅晶体管包括的第三沟道区具有一列第三沟道部。
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