CN116230771A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于简化三维叠层互补晶体管的制造过程，降低三维叠层互补晶体管的制造难度，进而利于提升三维叠层互补晶体管的工作性能。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。上述第一环栅晶体管形成在半导体基底上。第一环栅晶体管包括的沟道区的材料为单晶半导体材料。第二环栅晶体管形成在第一环栅晶体管的上方、且与第一环栅晶体管间隔设置。第二环栅晶体管包括的沟道区的材料为多晶半导体材料。第二环栅晶体管和第一环栅晶体管构成三维叠层互补晶体管。所述半导体器件的制造方法用于制造所述半导体器件。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
三维叠层互补晶体管包括垂直堆叠的N型晶体管和P型晶体管，消除了N型晶体管和P型晶体管的横向间距，其允许进一步增大有效沟道宽度，从而利于提升半导体器件的工作性能和集成度。
但是，现有的三维叠层互补晶体管的制造过程较为繁琐，并对处理工艺要求较高，导致制造三维叠层互补晶体管的难度较大，不利于提升三维叠层互补晶体管的工作性能。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于简化三维叠层互补晶体管的制造过程，降低三维叠层互补晶体管的制造难度，进而利于提升三维叠层互补晶体管的工作性能。
为了实现上述目的，第一方面，本发明提供了一种半导体器件，该半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。
上述第一环栅晶体管形成在半导体基底上。第一环栅晶体管包括的沟道区的材料为单晶半导体材料。第二环栅晶体管形成在第一环栅晶体管的上方、且与第一环栅晶体管间隔设置。第二环栅晶体管包括的沟道区的材料为多晶半导体材料。第二环栅晶体管和第一环栅晶体管构成三维叠层互补晶体管。
采用上述技术方案的情况下，与多晶半导体材料相比，单晶半导体材料具有更高的导电性，因此在三维叠层互补晶体管包括的第一环栅晶体管中沟道区的材料为单晶半导体材料的情况下，可以降低第一环栅晶体管的导通电阻，利于提高第一环栅晶体管的电学性能。另外，形成在第一环栅晶体管上方的第二环栅晶体管中沟道区的材料为多晶半导体材料。基于此，在实际的应用过程中，因多晶半导体材料可以通过沉积非晶半导体材料、并对非晶半导体材料进行低温退火处理的方式形成。换句话说，在至少形成第一环栅晶体管、以及将第一环栅晶体管与第二环栅晶体管隔离开的层间介质层后，可以采用沉积工艺直接在层间介质层上形成用于制造第二环栅晶体管包括的沟道区的图案结构(该图案结构至少包括第一介质层和非晶半导体层)，并通过低温退火工艺就可以获得沟道区包括的多晶半导体层，从而无须采用工艺复杂的现有顺序(sequential)集成方式在底层的第一环栅晶体管上键合半导体衬底，并基于该半导体衬底集成第二环栅晶体管，降低三维叠层互补晶体管的制造难度。并且，也无须像现有单片(monolithic)集成方式需要对制造第一环栅晶体管和第二环栅晶体管的相应膜层同时进行处理，降低分别制造第一环栅晶体管和第二环栅晶体管时的纵横比，进而降低三维叠层互补晶体管的制造难度。另外，也无须采用多次刻蚀和外延工艺形分别形成第一环栅晶体管和第二环栅晶体管的源区和漏区，简化三维叠层互补晶体管的制造过程，利于提升三维叠层互补晶体管的工作性能。
第二方面，本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
首先，提供一半导体基底。
接下来，在半导体基底上形成第一环栅晶体管。第一环栅晶体管包括的沟道区的材料为单晶半导体材料。
接下来，形成位于第一环栅晶体管的上方、且与第一环栅晶体管间隔设置的第二环栅晶体管。第二环栅晶体管包括的源区、漏区和沟道区的材料均为多晶半导体材料。第二环栅晶体管和第一环栅晶体管构成三维叠层互补晶体管。
本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件在制造过程中的结构示意图一；
图2为本发明实施例提供的半导体器件在制造过程中的结构示意图二；
图3为本发明实施例提供的半导体器件在制造过程中的结构示意图三；
图4为本发明实施例提供的半导体器件在制造过程中的结构示意图四；
图5为本发明实施例提供的半导体器件在制造过程中的结构示意图五；
图6为本发明实施例提供的半导体器件在制造过程中的结构示意图六；
图7为本发明实施例提供的半导体器件在制造过程中的结构示意图七；
图8为本发明实施例提供的半导体器件在制造过程中的结构示意图八；
图9为本发明实施例提供的半导体器件在制造过程中的结构示意图九；
图10为本发明实施例提供的半导体器件在制造过程中的结构示意图十；
图11为本发明实施例提供的半导体器件在制造过程中的结构示意图十一；
图12为本发明实施例提供的半导体器件在制造过程中的结构示意图十二；
图13为本发明实施例提供的半导体器件在制造过程中的结构示意图十三；
图14为本发明实施例提供的半导体器件在制造过程中的结构示意图十四；
图15为本发明实施例提供的半导体器件在制造过程中的结构示意图十五；
图16为本发明实施例提供的半导体器件在制造过程中的结构示意图十六；
图17为本发明实施例提供的半导体器件在制造过程中的结构示意图十七；
图18中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图十八和图十九；
图19为本发明实施例提供的半导体器件在制造过程中的结构示意图二十；
图20为本发明实施例提供的半导体器件在制造过程中的结构示意图二十一；
图21为本发明实施例提供的半导体器件在制造过程中的结构示意图二十二；
图22为本发明实施例提供的半导体器件在制造过程中的结构示意图二十三；
图23为本发明实施例提供的半导体器件在制造过程中的结构示意图二十四。
附图标记：11为层间介质层，12为刻蚀停止层，13为第一介质材料层，14为非晶半导体材料层，15为鳍状结构，16为源形成区，17为漏形成区，18为沟道形成区，19为图案结构，20为第一介质层，21为沟道形成层，22为非晶半导体层，23为牺牲栅，24为侧墙，25为源区，26为漏区，27为多晶半导体层，28为介电层，29为沟道区，30为纳米结构，31为栅堆叠结构，32为第二介质材料层，33为第二介质层，34为沟道形成空间，35为非晶半导体材料，36为非晶半导体覆盖层，37为掩膜层，38为纳米线/片。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
三维叠层互补晶体管包括垂直堆叠的N型晶体管和P型晶体管，消除了N型晶体管和P型晶体管的横向间距，其允许进一步增大有效沟道宽度，从而利于提升半导体器件的工作性能和集成度。
但是，现有的三维叠层互补晶体管的制造过程较为繁琐，并对处理工艺要求较高，导致制造三维叠层互补晶体管的难度较大，不利于提升三维叠层互补晶体管的工作性能。其中，现有的三维叠层互补晶体管的制造方法主要有以下两种集成方案：
第一种：采用单片(monolithic)方式制造三维叠层互补晶体管。具体的，以N型晶体管和P型晶体管均为环栅晶体管、且P型晶体管位于N型晶体管上方为例，对采用现有制造方法制造三维叠层互补晶体管的过程进行说明：首先，在半导体基底上形成鳍状结构。该鳍状结构包括至少两层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层，并且牺牲层和沟道层的材料均为半导体材料。接着，形成横跨在部分鳍状结构的牺牲栅和侧墙。并以牺牲栅和侧墙为掩膜，对鳍状结构进行选择性刻蚀，去除鳍状结构暴露在牺牲栅和侧墙之外的部分。然后，在半导体基底上形成用于制造N型晶体管包括的源区和漏区的第一半导体材料。此时，因与N型晶体管和P型晶体管对应的牺牲层和沟道层被刻蚀后剩余部分均暴露在外，这些牺牲层和沟道层的剩余部分均能够作为第一半导体材料外延生长的种子层，故第一半导体材料不仅形成在N型晶体管对应的牺牲层和沟道层被刻蚀后剩余部分的两侧，还形成在P型晶体管对应的牺牲层和沟道层被刻蚀后剩余部分的两侧。接着，还需要去除位于P型晶体管对应的牺牲层和沟道层被刻蚀后剩余部分两侧的第一半导体材料，第一半导体材料剩余的部分形成N型晶体管包括的源区和漏区。然后，形成覆盖在N型晶体管包括的源区和漏区背离基底表面上的外延隔离层；并采用外延生长工艺在外延隔离层上形成P型晶体管的源区和漏区。最后，去除牺牲栅、以及牺牲层位于栅极形成区内的部分；并形成环绕在沟道区外周的栅堆叠结构，获得三维叠层互补晶体管。
第二种：采用顺序(sequential)方式制造三维叠层互补晶体管，该方式是按照常规半导体器件的制造工艺形成底层的晶体管，并在形成底层晶体管的相应接触电极后，采用晶圆对晶圆键合技术，通过晶圆转移方式在底层晶体管的顶部覆盖一个半导体层。然后，基于该半导体层集成顶层晶体管，连接顶栅和底栅，获得三维叠层互补晶体管。
由上述第一种方式的制造过程可知，为将底层和顶层的晶体管包括的源区、漏区和沟道区隔离开，位于两个晶体管之间的垂直距离较大，因此该方式具有比较高的纵横比垂直结构，导致后续图案化鳍状结构、牺牲栅、栅极侧墙、以及源极和漏极等带来了较大的技术挑战，并且该方式对应的三维叠层互补晶体管的制造过程较为复杂。而上述第二种制造三维叠层互补晶体管的制造过程也较为复杂，对工艺的要求也较高，导致三维叠层互补晶体管的制造难度较大，不利于提升三维叠层互补晶体管的工作性能。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，形成在半导体基底上的第一环栅晶体管中沟道区的材料为单晶半导体材料，形成在第一环栅晶体管上方的第二环栅晶体管中沟道区的材料为多晶半导体材料，以简化三维叠层互补晶体管的制造过程，降低三维叠层互补晶体管的制造难度，利于提升三维叠层互补晶体管的工作性能。
第一方面，如图11和图23所示，本发明实施例提供的半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。
上述第一环栅晶体管形成在半导体基底上。第一环栅晶体管包括的沟道区的材料为单晶半导体材料。如图11和图23所示，第二环栅晶体管形成在第一环栅晶体管(图中未示出)的上方、且与第一环栅晶体管间隔设置。第二环栅晶体管包括的沟道区29的材料为多晶半导体材料。第二环栅晶体管和第一环栅晶体管构成三维叠层互补晶体管。
具体来说，本发明实施例提供的半导体基底的具体结构和材料可以根据实际应用场景设置，此处不做具体限定。示例性的，本发明实施例提供的半导体基底可以为未形成有任何结构的硅、锗硅、锗等半导体衬底。或者，半导体基底也可以为形成有一些结构的半导体衬底。例如：当本发明实施例中的三维叠层互补晶体管为半导体器件中第二层或更高层的三维叠层互补晶体管时，半导体基底包括位于三维叠层互补晶体管下方的半导体结构等。
对于上述第一环栅晶体管来说，第一环栅晶体管可以包括源区、漏区、沟道区和栅堆叠结构。其中，从结构方面来讲，第一环栅晶体管包括的沟道区位于第一环栅晶体管包括的源区和漏区之间、且分别与第一环栅晶体管包括的源区和漏区接触。第一环栅晶体管包括的沟道区可以包括至少一层纳米结构，每层纳米结构均与半导体基底之间空隙。具体的，每层纳米结构可以包括沿第一环栅晶体管包括的栅堆叠结构的宽度方向间隔排布的至少一个纳米线/片。另外，当第一环栅晶体管包括的沟道区包括至少两层纳米结构时，相邻两层纳米结构之间也具有空隙。第一环栅晶体管包括的栅堆叠结构环绕在第一环栅晶体管包括的沟道区的外周。第一环栅晶体管包括的栅堆叠结构可以包括栅介质层和栅极。第一环栅晶体管包括的栅介质层环绕在第一环栅晶体管包括的沟道区的外周，第一环栅晶体管包括的栅极形成在第一环栅晶体管包括的栅介质层上。
从材料方面来讲，第一环栅晶体管包括的源区和漏区的材料为半导体材料。具体的，第一环栅晶体管包括的源区和漏区的材料可以为多晶半导体材料，也可以为单晶半导体材料。优选的，第一环栅晶体管包括的源区和漏区的材料为单晶半导体材料，以降低第一环栅晶体管包括的源区和漏区的导通电阻，利于提升第一环栅晶体管的驱动性能。另外，第一环栅晶体管包括的沟道区的材料可以为单晶硅、单晶锗硅或单晶锗等单晶半导体材料。
至于第一环栅晶体管包括的栅堆叠结构的材料，第一环栅晶体管中栅堆叠结构包括的栅介质层的材料可以为HfO2、ZrO2、TiO2或Al2O3等绝缘材料。第一环栅晶体管中栅堆叠结构包括的栅极的材料可以为TiN、TaN或TiSiN等导电材料。
在一些情况下，第一环栅晶体管还可以包括浅槽隔离结构、侧墙和介电层。第一环栅晶体管包括的浅槽隔离结构用于将半导体基底具有的不同有源区隔离开，防止漏电。浅槽隔离结构的厚度可以根据实际情况设置。浅槽隔离结构的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。第一环栅晶体管包括的侧墙至少形成在第一环栅晶体管包括的栅堆叠结构沿自身长度方向的两侧，以将第一环栅晶体管包括的栅堆叠结构与其它导电结构隔离开，提高第一环栅晶体管的电学特性。其中，第一环栅晶体管包括的侧墙位于第一环栅晶体管包括的栅堆叠结构沿长度方向两侧的部分的厚度可以相同。第一环栅晶体管包括的侧墙的材料可以为氧化硅或氮化硅等绝缘材料。另外，第一环栅晶体管包括的介电层覆盖在半导体基底上、且其顶部与第一环栅晶体管包括的栅堆叠结构的顶部平齐。在实际制造过程中，第一环栅晶体管包括的介电层的存在可以保护第一环栅晶体管包括的源区和漏区不受后续去除牺牲栅和牺牲层等操作的影响，提高第一环栅晶体管的良率。第一环栅晶体管包括的介电层的材料可以为氧化硅或氮化硅等绝缘材料。
在一些情况下，如图1所示，上述半导体器件还可以包括覆盖在第一环栅晶体管上的层间介质层11，以将第一环栅晶体管和第二环栅晶体管间隔开，防止漏电。该层间介质层11的材料可以为氧化硅等绝缘材料。
另外，如图1所示，上述半导体器件还可以包括形成在层间介质层11和第二环栅晶体管之间的刻蚀停止层12，以防止制造第二环栅晶体管的过程中对层间介质层11造成影响，提高半导体器件的良率。该刻蚀停止层12的材料可以为不同于层间介质层11的任一种绝缘材料，只要能够应用至本发明实施例提供的半导体器件中均可。例如：在层间介质层11的材料为氧化硅的情况下，刻蚀停止层12的材料可以为氮化硅。
对于上述第二环栅晶体管来说，该第二环栅晶体管可以包括源区、漏区、沟道区和栅堆叠结构。其中，从结构方面来讲，第二环栅晶体管包括的沟道区位于第二环栅晶体管包括的源区和漏区之间、且分别与第二环栅晶体管包括的源区和漏区接触。并且，如图11和图23所示，第二环栅晶体管包括的沟道区29包括至少一层纳米结构30。具体的，在仅形成有层间介质层11的情况下，每层纳米结构30均与层间介质层11之间具有空隙。而在形成有刻蚀停止层12的情况下，每层纳米结构30均与刻蚀停止层12之间具有空隙。另外，当第二环栅晶体管包括的沟道区29包括至少两层纳米结构30的情况下，第二环栅晶体管中每相邻两层纳米结构30之间也具有空隙。其次，如图11所示，第二环栅晶体管中每层纳米结构30可以均为整体结构。换句话说，第二环栅晶体管中每层纳米结构30均为一整个纳米线/片。或者，如图22和图23所示，每层纳米结构30也可以均包括沿第一方向间隔分布的两个纳米线/片38。同一层纳米结构30包括的两个不同纳米线/片38沿半导体基底的厚度方向对齐。第一方向平行于第二环栅晶体管包括的栅堆叠结构31的长度方向。在该情况下，当第二环栅晶体管中沟道区29包括至少两层纳米结构30的情况下，不同层纳米结构30包括的处于相同列的纳米线/片38沿第二环栅晶体管中栅堆叠结构31的宽度方向对齐。
另外，如图14至图21所示，第二环栅晶体管包括的源区25和漏区26可以与第二环栅晶体管包括的沟道区29一体成型。或者，如图1至图10所示，第二环栅晶体管包括的源区25和漏区26也可以分别与第二环栅晶体管包括的沟道区29在不同的操作步骤中分步形成。
至于第二环栅晶体管包括的栅堆叠结构，其可以包括栅介质层和栅极。二环栅晶体管包括的栅介质层环绕在第二环栅晶体管包括的沟道区的外周，第二环栅晶体管包括的栅极形成在第二环栅晶体管包括的栅介质层上。其次，除了第二环栅晶体管包括的源区25、漏区26和沟道区29为图20所示的结构外，如图8至图11所示，第二环栅晶体管包括的栅堆叠结构31可以与第二环栅晶体管包括的沟道区29自对准，以进一步降低第二环栅晶体管的制造难度。
从材料方面来讲，第二环栅晶体管包括的沟道区的材料可以为多晶硅、多晶锗硅或多晶锗等多晶半导体材料。第二环栅晶体管包括的源区和漏区的材料为半导体材料。具体的，当第二环栅晶体管包括的源区和漏区与第二环栅晶体管包括的沟道区一体成型时，第二环栅晶体管包括的源区和漏区的材料与第二环栅晶体管包括的沟道区的材料相同，即第二环栅晶体管包括的源区、漏区和沟道区的材料均为多晶半导体材料。而当第二环栅晶体管包括的源区和漏区分别与第二晶体管包括的沟道区在不同的操作中分步形成时，第二环栅晶体管包括的材料可以为多晶半导体材料，也可以为单晶半导体材料。
至于第二环栅晶体管包括的栅堆叠结构的材料可以参考前文所述的第一环栅晶体管包括的栅堆叠结构的材料，此处不再赘述。
从导电类型方面来讲，第二环栅晶体管包括的沟道区可以是掺杂有杂质的掺杂沟道区。此时，第二环栅晶体管包括的沟道区内杂质的掺杂类型可以与第二环栅晶体管包括的源区和漏区的掺杂类型相同，也可以相反。其中，当第二环栅晶体管包括的沟道区内杂质的掺杂类型与第二环栅晶体管包括的源区和漏区的掺杂类型相反时，第二环栅晶体管包括的沟道区的导电类型与第二环栅晶体管包括的源区和漏区的导电类型相反，且需要第二环栅晶体管包括的沟道区内的杂质掺杂浓度分别小于第二环栅晶体管包括的源区和漏区内的杂质掺杂浓度。
又或者，第二环栅晶体管包括的沟道区的导电类型也可以为本征。
由上述内容可知，形成在第一环栅晶体管上方的第二环栅晶体管中沟道区的材料为多晶半导体材料。基于此，在实际的应用过程中，因多晶半导体材料可以通过沉积非晶半导体材料、并对非晶半导体材料进行低温退火处理的方式形成。换句话说，如图1至图23所示，在至少形成第一环栅晶体管、以及将第一环栅晶体管与第二环栅晶体管隔离开的层间介质层11后，可以采用沉积工艺直接在层间介质层11上形成用于制造第二环栅晶体管包括的沟道区29的图案结构19(该图案结构19至少包括第一介质层20和非晶半导体层22)，并通过低温退火工艺就可以获得沟道区29包括的多晶半导体层27，从而无须采用工艺复杂的现有顺序(sequential)集成方式在底层的第一环栅晶体管上键合半导体衬底，并基于该半导体衬底集成第二环栅晶体管。并且，也无须像现有单片(monolithic)集成方式需要对制造第一环栅晶体管和第二环栅晶体管的相应膜层同时进行处理，降低分别制造第一环栅晶体管和第二环栅晶体管时的纵横比，进而降低三维叠层互补晶体管的制造难度。另外，也无须采用多次刻蚀和外延工艺形分别形成第一环栅晶体管和第二环栅晶体管的源区25和漏区26，简化三维叠层互补晶体管的制造过程，利于提升三维叠层互补晶体管的工作性能。
在一些情况下，如图8所示，第二环栅晶体管还可以包括侧墙24和介电层28。第二环栅晶体管包括的侧墙24至少形成在第二环栅晶体管包括的栅堆叠结构沿自身长度方向的两侧，以将第二环栅晶体管包括的栅堆叠结构与其它导电结构隔离开，提高第二环栅晶体管的电学特性。其中，第二环栅晶体管包括的侧墙24位于第二环栅晶体管包括的栅堆叠结构沿长度方向两侧的部分的厚度可以相同。另外，第二环栅晶体管包括的介电层28覆盖在刻蚀停止层12上、且其顶部与第二环栅晶体管包括的栅堆叠结构的顶部平齐，以保护第二环栅晶体管包括的源区25和漏区26不受后续操作的影响，提高第二环栅晶体管的良率。第二环栅晶体管包括的介电层28和侧墙24的材料可以参考前文所述的第一环栅晶体管包括的介电层28和侧墙24的材料，此处不再赘述。
第二方面，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图23示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括步骤：
首先，提供一半导体基底。其中，半导体基底的具体结构可以参考前文，此处不再赘述。
接下来，在半导体基底上形成第一环栅晶体管。第一环栅晶体管包括的沟道区的材料为单晶半导体材料。
具体的，该第一环栅晶体管的结构和材料可以参考前文。另外，第一环栅晶体管的具体制造过程可以根据实际应用场景确定。下面以第一环栅晶体管中的沟道区仅包括一层纳米结构、且第一环栅晶体管包括的源区和漏区均采用外延工艺制造形成为例，对制造第一环栅晶体管的过程进行简要说明：
首先，可以采用外延工艺，形成覆盖在半导体基底上的牺牲层、以及位于牺牲层上的沟道层。接下来，可以采用光刻和刻蚀等工艺，对沟道层、牺牲层和部分半导体基底进行图案化处理，以形成Fin结构；并采用沉积和刻蚀工艺在半导体基底上形成浅槽隔离结构。其中，Fin结构暴露在浅槽隔离结构之外的部分为鳍部。沿鳍部的长度方向，鳍部包括第一半导体区、第二半导体区、以及位于第一半导体区和第二半导体区之间的第三半导体区。接下来，形成横跨在鳍部对应第三半导体区的部分上的牺牲栅和侧墙。该侧墙至少形成在牺牲栅沿自身长度方向的两侧。然后，可以在牺牲栅和侧墙的掩膜作用下，采用刻蚀工艺去除鳍部对应第一半导体区和第二半导体区的部分；并采用外延工艺，形成第一环栅晶体管包括的源区和漏区。接着，采用沉积和平坦化工艺，形成覆盖在半导体基底上的介电层，该介电层的顶部与牺牲层的顶部平齐。最后，采用刻蚀工艺去除牺牲栅、以及牺牲层对应第三半导体区的部分，获得第一环栅晶体管包括的沟道区；并可以采用原子层沉积工艺形成第一环栅晶体管包括的栅堆叠结构，从而获得第一环栅晶体管。
需要说明的是，可以通过多种方式来形成上述第一环栅晶体管。如何形成上述第一环栅晶体管并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述第一环栅晶体管。
接下来，如图11和图23所示，形成位于第一环栅晶体管的上方、且与第一环栅晶体管间隔设置的第二环栅晶体管。第二环栅晶体管包括的源区25、漏区26和沟道区29的材料均为多晶半导体材料。第二环栅晶体管和第一环栅晶体管构成三维叠层互补晶体管。
具体的，该第二环栅晶体管的结构和材料可以参考前文，此处不再赘述。
示例性的，上述形成位于第一环栅晶体管的上方、且与第一环栅晶体管间隔设置的第二环栅晶体管可以包括步骤：首先，如图2和图3、以及图14和图15所示，在第一环栅晶体管的上方至少形成图案结构19。图案结构19包括沿半导体基底的厚度方向交替层叠的第一介质层20和沟道形成层21。交替层叠的第一介质层20和沟道形成层21中，位于底层的膜层为第一介质层20。每层沟道形成层21均包括非晶半导体层22。接下来，如图7、以及图16和图17所示，对非晶半导体层进行低温退火处理，以使得非晶半导体层形成多晶半导体层27。接下来，如图10和图20所示，至少去除图案结构包括的所有第一介质层，以使得所有多晶半导体层形成第二环栅晶体管包括的沟道区29。
其中，上述图案结构包括的非晶半导体层在低温退火处理后，会形成多晶半导体层；并且，多晶半导体层用于形成第二环栅晶体管包括的沟道区。基于此，可以根据第二环栅晶体管包括的沟道区的结构确定图案结构的具体结构、图案结构包括的第一介质层和沟道形成层的层数、以及每层沟道形成层的具体结构。
具体的，根据第二环栅晶体管中的沟道区包括的每层纳米结构的不同，可以将形成第二环栅晶体管的过程至少分为以下两种：
第一种：在第二环栅晶体管中的沟道区包括的每层纳米结构均为整体结构的情况下，如图3所示，每层沟道形成层21仅包括非晶半导体层22。另外，图案结构19包括的交替层叠的第一介质层20和沟道形成层21中，位于顶层的膜层可以为第一介质层，也可以为非晶半导体层22。
具体的，在层间介质层上形成有刻蚀停止层的情况下，第一介质层的材料可以为不同于刻蚀停止层的任一种绝缘材料。在未形成有刻蚀停止层的情况下，第一介质层的材料可以为不同于层间介质层的任一种绝缘材料。其次，因位于每层非晶半导体层下方的第一介质层用于制造栅堆叠结构相应部分的形成空间，故可以根据第二环栅晶体管包括的栅堆叠结构的尺寸确定相应第一介质层的厚度。
在第一种情况下，上述在第一环栅晶体管的上方至少形成图案结构可以包括步骤：如图1所示，可以采用沉积工艺，在第一环栅晶体管的上方形成交替层叠的第一介质材料层13和非晶半导体材料层14。接下来，如图2所示，可以采用光刻和刻蚀等工艺，对交替层叠的第一介质材料层和非晶半导体材料层进行图案化处理，以形成鳍状结构15。沿鳍状结构15的长度方向，鳍状结构15具有源形成区16、漏形成区17、以及位于源形成区16和漏形成区17之间的沟道形成区18。鳍状结构15位于沟道形成区18的部分为图案结构19。
另外，在该第一种情况下，若第二环栅晶体管包括的源区和漏区均与第二环栅晶体管包括的沟道区分步形成，则在第一环栅晶体管的上方至少形成图案结构后，并在对非晶半导体层进行低温退火处理前，上述半导体器件的制造方法还包括步骤：如图4所示，可采用沉积和刻蚀工艺，形成横跨在图案结构上的牺牲栅23和侧墙24。侧墙24至少形成在牺牲栅23沿自身长度方向的两侧。如图5所示，可以在牺牲栅23和侧墙24的掩膜作用下，采用刻蚀工艺，去除鳍状结构位于源形成区和漏形成区内的部分。如图6所示，可以采用外延或沉积等工艺，在图案结构沿牺牲栅23长度方向的两侧形成第二环栅晶体管包括的源区25和漏区26。
接下来，在第一种情况下，在形成第二环栅晶体管包括的源区和漏区后，如图7所示，对每层非晶半导体层进行低温退火处理，以使得每层非晶半导体层形成相应层多晶半导体层27。其中，上述低温退火处理的温度和时间可以跟实际应用场景设置，此处不做具体限定。
示例性的，上述低温退火处理的温度大于0、且小于等于600℃。例如：低温退火处理的温度可以为200℃、300℃、400℃、500℃或600℃等。在此情况下，低温退火处理的温度在上述范围内，可以防止因温度较高而对第一环栅晶体管中的沟道区造成影响，确保第一环栅晶体管具有较高的良率。
示例性的，上述低温退火处理的退火时间可以为大于等于1h、且小于等于24h。例如：低温退火处理的退火时间可以为1h、5h、10h、15h或24h等。在此情况下，上述低温退火处理的时间在上述范围内，可以防止因时间较短使得部分非晶半导体层未形成多晶半导体层而导致第二环栅晶体管包括的沟道区的导通电阻较大，确保第二环栅晶体管具有良好的电学性能。同时，还可以防止因上述时间较长而导致低温退火处理的效率较低，利于提升第二环栅晶体管的制造效率，降低第二环栅晶体管的制造成本。
在实际的制造过程中，在形成有上述牺牲栅的情况下，在对非晶半导体层进行低温退火处理后，并在进行后续操作前，上述半导体器件的制造方法还包括步骤：如图9所示，可以采用湿法刻蚀等工艺，去除牺牲栅。此时，第一介质层20和多晶半导体层27暴露在外。
接下来，如图10所示，可以采用湿法刻蚀等工艺，去除第一介质层，获得第二环栅晶体管包括的沟道区29。最后，如图11所示，可以采用原子层沉积等工艺，形成环绕在第二环栅晶体管包括的沟道区29外周的栅堆叠结构31。
第二种：如图22所示，在第二环栅晶体管中的沟道区29包括的每层纳米结构30包括沿上述第一方向间隔分布的两个纳米线/片38的情况下，如图15所示，上述交替层叠的第一介质层20和沟道形成层21中，位于顶层的膜层为第一介质层20。图案结构19还包括形成在顶层的第一介质层20上的非晶半导体覆盖层36。并且，如图15所示，每层沟道形成层21均包括第二介质层33、以及位于第二介质层33沿第一方向两侧的非晶半导体层22。第二介质层33的材料不同于第一介质层20的材料。第一方向为平行于第二环栅晶体管包括的栅堆叠结构的长度方向。
具体来说，该第二种情况下，当形成有刻蚀停止层时，第一介质层的材料可以与刻蚀停止层的材料相同，也可以不同。当未形成有刻蚀停止层时，第一介质层的材料可以为不同于层间介质层的任一种绝缘材料。
至于第二介质层的材料，当未形成有刻蚀停止层时，第二介质层的材料为不同于第一介质层和层间介质层的任一种绝缘材料。当形成有刻蚀停止层时，第二介质层的材料为不同于第一介质层和刻蚀停止层的任一种绝缘材料。
另外，第二介质层的尺寸可以根据同一纳米结构包括的两个纳米线/片的厚度、以及二者的间距等参数进行确定。
在第二种情况下，上述在第一环栅晶体管的上方至少形成图案结构可以包括步骤：首先，如图12所示，可以采用沉积和选择性刻蚀等工艺，在第一环栅晶体管的上方形成交替层叠的第一介质层20和第二介质材料层32。接下来，如图13所示，可以采用刻蚀工艺，沿第一方向，对第二介质材料层进行选择性横向减薄处理，以使得每层第二介质材料层的剩余部分形成相应第二介质层33。第二介质层33的侧壁相对于第一介质层20的侧壁向内凹入，形成沟道形成空间34。该沟道形成空间34的宽度可以根据每个纳米线/片的宽度进行确定。然后，如图14和图15所示，可以采用沉积工艺，形成覆盖在半导体基底上的非晶半导体材料35。其中，非晶半导体材料35填充在沟道形成空间内的部分为非晶半导体层22。非晶半导体材料35位于顶层第一介质层20上的部分为非晶半导体覆盖层36。
接下来，如图16所示，对非晶半导体层进行低温退火处理，以使得每层非晶半导体层形成相应层多晶半导体层27。该低温退火处理的条件可以参考前文，此处不再赘述。
需要注意的是，如图16所示，在对非晶半导体层进行低温退火处理的同时，非晶半导体材料的其余部分形成多晶半导体材料。其中，非晶半导体材料的其余部分是指非晶半导体材料除了位于每相邻两层第一介质层之间的非晶半导体层之外的部分。
另外，在该第二种情况下，若第二环栅晶体管包括的源区和漏区均与第二环栅晶体管包括的沟道区一体成型，则在对非晶半导体层进行低温退火处理后，并在进行后续操作前，上述半导体器件的制造方法还包括步骤：如图17、以及图18中的(1)和(2)部分所示，采用扩散或离子注入等工艺，对多晶半导体材料对应第二环栅晶体管包括的源区25和漏区26的部分进行掺杂处理，以获得第二环栅晶体管包括的源区25和漏区26。其中，图18中的(1)部分是在形成第二环栅晶体管包括的源区25和漏区26后的结构在多晶半导体层27处的纵向断面示意图。图18中的(2)部分是在形成第二环栅晶体管包括的源区25和漏区26后的结构在第二介质层33处的纵向断面示意图。接下来，如图19所示，形成覆盖在第二环栅晶体管包括的源区25和漏区上的掩膜层37。该掩膜层37的材料可以为氧化硅等掩膜材料。该掩膜层37的形成工艺可以根据掩膜层37材料进行确定。例如：在掩膜层37的材料为氧化硅的情况下，可以采用沉积和刻蚀等工艺形成掩膜层37。接下来，如图20所示，在掩膜层37的掩膜作用下，对多晶半导体材料进行图案化处理，以仅保留多晶半导体层27、以及第二环栅晶体管包括的源区25和漏区。此时，如图20所示，第一介质层20和多晶半导体层27暴露在外。
接下来，如图21和图22所示，采用干法刻蚀或湿法刻蚀等工艺，去除图案结构包括的所有第一介质层和所有第二介质层，以获得第二环栅晶体管包括的沟道区29。
最后，如图23所示，可以采用原子层沉积等工艺，形成环绕在第二环栅晶体管包括的沟道区29外周的栅堆叠结构31，获得第二环栅晶体管。该栅堆叠结构31的结构和材料可以参考前文。
需要说明的是，图1至图10、以及图12至图23仅示出了层间介质层、以及位于层间介质层上的相应结构，并不代表层间介质层是半导体器件中最底层的膜层。图1至图10、以及图12至图23是省略了位于层间介质层下方结构的示意图。
本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (15)
1.一种半导体器件，其特征在于，包括：半导体基底；
形成在所述半导体基底上的第一环栅晶体管；所述第一环栅晶体管包括的沟道区的材料为单晶半导体材料；
形成在所述第一环栅晶体管的上方、且与所述第一环栅晶体管间隔设置的第二环栅晶体管；所述第二环栅晶体管包括的沟道区的材料为多晶半导体材料；所述第二环栅晶体管和所述第一环栅晶体管构成三维叠层互补晶体管。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二环栅晶体管包括的沟道区具有至少一层纳米结构；每层所述纳米结构均为整体结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二环栅晶体管包括的栅堆叠结构与所述第二环栅晶体管包括的沟道区自对准。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二环栅晶体管包括的沟道区具有至少一层纳米结构，每层所述纳米结构均包括沿第一方向间隔分布的两个纳米线/片；同一层所述纳米结构包括的两个不同所述纳米线/片沿所述半导体基底的厚度方向对齐；
所述第一方向平行于所述第二环栅晶体管包括的栅堆叠结构的长度方向。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二环栅晶体管包括的沟道区的导电类型为本征；或，
所述第二环栅晶体管包括的沟道区的导电类型与所述第二环栅晶体管包括的源区和漏区的导电类型相反，且所述第二环栅晶体管包括的沟道区内的杂质掺杂浓度分别小于所述第二环栅晶体管包括的源区和漏区内的杂质掺杂浓度。
6.根据权利要求1～5任一项所述的半导体器件，其特征在于，所述第二环栅晶体管包括的源区、漏区和沟道区的材料均为多晶半导体材料；和/或，
所述第二环栅晶体管包括的源区、漏区和沟道区一体成型。
7.一种半导体器件的制造方法，其特征在于，包括：
提供一半导体基底；
在所述半导体基底上形成第一环栅晶体管；所述第一环栅晶体管包括的沟道区的材料为单晶半导体材料；
形成位于所述第一环栅晶体管的上方、且与所述第一环栅晶体管间隔设置的第二环栅晶体管；所述第二环栅晶体管包括的源区、漏区和沟道区的材料均为多晶半导体材料；所述第二环栅晶体管和所述第一环栅晶体管构成三维叠层互补晶体管。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述形成位于所述第一环栅晶体管的上方、且与所述第一环栅晶体管间隔设置的第二环栅晶体管，包括：
在所述第一环栅晶体管的上方至少形成图案结构；所述图案结构包括沿所述半导体基底的厚度方向交替层叠的第一介质层和沟道形成层；所述交替层叠的第一介质层和沟道形成层中，位于底层的膜层为第一介质层；每层所述沟道形成层均包括非晶半导体层；
对所述非晶半导体层进行低温退火处理，以使得所述非晶半导体层形成多晶半导体层；
至少去除所述图案结构包括的所有所述第一介质层，以使得所有所述多晶半导体层形成所述第二环栅晶体管包括的沟道区。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，每层所述沟道形成层仅包括所述非晶半导体层。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述在所述第一环栅晶体管的上方至少形成图案结构包括：
在所述第一环栅晶体管的上方形成交替层叠的第一介质材料层和非晶半导体材料层；
对所述交替层叠的第一介质材料层和非晶半导体材料层进行图案化处理，以形成鳍状结构；沿所述鳍状结构的长度方向，所述鳍状结构具有源形成区、漏形成区、以及位于所述源形成区和所述漏形成区之间的沟道形成区；所述鳍状结构位于所述沟道形成区的部分为所述图案结构。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在所述第一环栅晶体管的上方至少形成图案结构后，所述对所述非晶半导体层进行低温退火处理前，所述半导体器件的制造方法还包括：
形成横跨在所述图案结构上的牺牲栅和侧墙；所述侧墙至少形成在所述牺牲栅沿自身长度方向的两侧；
去除所述鳍状结构位于所述源形成区和所述漏形成区内的部分；
在所述图案结构沿所述牺牲栅长度方向的两侧形成所述第二环栅晶体管包括的源区和漏区；
所述对所述非晶半导体层进行低温退火处理后，所述至少去除所述图案结构包括的所有所述第一介质层前，所述半导体器件的制造方法还包括：去除所述牺牲栅。
12.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述交替层叠的第一介质层和沟道形成层中，位于顶层的膜层为第一介质层；所述图案结构还包括形成在顶层的所述第一介质层上的非晶半导体覆盖层；
每层所述沟道形成层均包括第二介质层、以及位于所述第二介质层沿第一方向两侧的所述非晶半导体层；所述第二介质层的材料不同于所述第一介质层的材料；所述第一方向为平行于所述第二环栅晶体管包括的栅堆叠结构的长度方向；
所述至少去除所述图案结构包括的所有所述第一介质层，包括：去除所述图案结构包括的所有所述第一介质层和所有所述第二介质层。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述在所述第一环栅晶体管的上方至少形成图案结构，包括：
在所述第一环栅晶体管的上方形成交替层叠的所述第一介质层和第二介质材料层；
沿所述第一方向，对所述第二介质材料层进行选择性横向减薄处理，以使得每层所述第二介质材料层的剩余部分形成相应所述第二介质层；所述第二介质层的侧壁相对于所述第一介质层的侧壁向内凹入，形成沟道形成空间；
形成覆盖在半导体基底上的非晶半导体材料；所述非晶半导体材料填充在所述沟道形成空间内的部分为所述非晶半导体层；所述非晶半导体材料位于顶层所述第一介质层上的部分为所述非晶半导体覆盖层。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述对所述非晶半导体层进行低温退火处理的同时，所述非晶半导体材料的其余部分形成多晶半导体材料；
所述对所述非晶半导体层进行低温退火处理后，所述至少去除所述图案结构包括的所有所述第一介质层前，所述半导体器件的制造方法还包括：
对所述多晶半导体材料对应所述第二环栅晶体管包括的源区和漏区的部分进行掺杂处理，以获得所述第二环栅晶体管包括的源区和漏区；
在掩膜层的掩膜作用下，对所述多晶半导体材料进行图案化处理，以仅保留所述多晶半导体层、以及所述第二环栅晶体管包括的源区和漏区；所述掩膜层覆盖在所述第二环栅晶体管包括的源区和漏区上。
15.根据权利要求8～14任一项所述的半导体器件的制造方法，其特征在于，所述低温退火处理的温度大于0、且小于等于600℃；和/或，
所述低温退火处理的退火时间为大于等于1h、且小于等于24h。
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| CN202310333531.1A CN116230771A (zh) | 2023-03-30 | 2023-03-30 | 一种半导体器件及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310333531.1A CN116230771A (zh) | 2023-03-30 | 2023-03-30 | 一种半导体器件及其制造方法 |
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| CN116230771A true CN116230771A (zh) | 2023-06-06 |
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| CN (1) | CN116230771A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117352459A (zh) * | 2023-09-21 | 2024-01-05 | 北京大学 | 一种半导体结构的制备方法、半导体结构、器件及设备 |
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2023
- 2023-03-30 CN CN202310333531.1A patent/CN116230771A/zh active Pending
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