CN116454136A - 一种半导体器件及其制造方法 - Google Patents

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CN116454136A CN202310403524.4A CN202310403524A CN116454136A CN 116454136 A CN116454136 A CN 116454136A CN 202310403524 A CN202310403524 A CN 202310403524A CN 116454136 A CN116454136 A CN 116454136A
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Abstract

本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以利于使得第一环栅晶体管和第二环栅晶体管采用相同的栅堆叠结构。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管形成在半导体基底上。第二环栅晶体管形成在第一环栅晶体管的上方。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管。第一环栅晶体管和第二环栅晶体管中的一者包括的沟道区具有第一硅沟道部，另一者包括的沟道区具有第二硅沟道部、以及环绕在第二硅沟道部外周的第一含锗沟道部。第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的材料相同。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
三维叠层互补晶体管包括垂直堆叠的N型晶体管和P型晶体管，消除了N型晶体管和P型晶体管的横向间距，其允许进一步增大有效沟道宽度，从而利于提升半导体器件的工作性能和集成度。
现有的三维叠层互补晶体管中，通常需要N型晶体管和P型晶体管采用不同的栅堆叠结构，以使得N型晶体管和P型晶体管的阈值电压的绝对值相同。但是，制造上述具有不同栅堆叠结构的N型晶体管和P型晶体管的难度较大，不利于提升三维叠层互补晶体管的工作性能。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，以通过第一环栅晶体管和第二环栅晶体管的器件类型、以及二者包括的部分沟道区的不同，使得第一环栅晶体管和第二环栅晶体管对应不同的阈值调控参数，利于使得第一环栅晶体管和第二环栅晶体管采用相同的栅堆叠结构，降低三维叠层互补晶体管的制造难度，进而利于提升三维叠层互补晶体管的工作性能。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。
上述第一环栅晶体管形成在半导体基底上。上述第二环栅晶体管形成在第一环栅晶体管的上方、且与第一环栅晶体管间隔设置。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管。第一环栅晶体管和第二环栅晶体管中的一者包括的沟道区具有第一硅沟道部，另一者包括的沟道区具有第二硅沟道部、以及环绕在第二硅沟道部外周的第一含锗沟道部。第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的材料相同。
采用上述技术方案的情况下，本发明提供的半导体器件中，第二环栅晶体管形成在第一环栅晶体管的上方、且与第一环栅晶体管间隔设置。同时，第二环栅晶体管和第一环栅晶体管的导电类型相反，因此上述第一环栅晶体管和第二环栅晶体管构成三维叠层互补晶体管。在此情况下，因无结型晶体管为不具有PN结的晶体管，其包括的源区、漏区和沟道区的导电类型相同，利用栅极偏置电压改变垂直于沟道区的电场强度，使沟道区内的多数载流子累计或者耗尽，从而调制沟道区的电导控制沟道电流；而结型增强型晶体管具有PN结，其包括的源区和漏区均与沟道区的导电类型相反，利用零栅极偏压时呈截止状态、且在工作电压满足开启电压时多数载流子被吸引到沟道区从而形成导电沟道从而实现导通。由此可见，无结型晶体管和结型增强型晶体管的工作原理完全不同，通过将第一环栅晶体管和第二环栅晶体管中的一者设置为无结型晶体管、另一者设置为结型增强型晶体管可以分别对这两个晶体管的阈值电压进行调控，利于使得二者具有不同的阈值调控参数。
其次，第一环栅晶体管和第二环栅晶体管中的一者的沟道区具有第一硅沟道部、另一者具有第二硅沟道部和第一含锗沟道部。换句话说，第一环栅晶体管和第二环栅晶体管包括的沟道区的部分结构不同，利于使得这两个沟道区具有不同的导通特性，进而也利于使得第一环栅晶体管和第二环栅晶体管具有不同的阈值调控参数。并且，第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的材料相同，利于使得第一环栅晶体管和第二环栅晶体管采用相同的栅堆叠结构，从而能够在制造过程中在形成第一环栅晶体管和第二环栅晶体管包括的沟道区后同时形成二者包括的栅堆叠结构，无须为了使得第一环栅晶体管和第二环栅晶体管具有对称的阈值电压采用不同的栅堆叠结构而导致三维叠层互补晶体管的制造难度较大，降低三维叠层互补晶体管的制造难度，进而利于提升三维叠层互补晶体管的工作性能。
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：首先，提供一半导体基底。接下来，在半导体基底上形成第一环栅晶体管，并在第一环栅晶体管的上方形成第二环栅晶体管。其中，第二环栅晶体管与第一环栅晶体管间隔设置。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管。第一环栅晶体管和第二环栅晶体管中的一者包括的沟道区具有第一硅沟道部，另一者包括的沟道区具有第二硅沟道部、以及环绕在第二硅沟道部外周的第一含锗沟道部。第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的材料相同。
与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件在制造过程中的结构示意图一；
图2为本发明实施例提供的半导体器件在制造过程中的结构示意图二；
图3为本发明实施例提供的半导体器件在制造过程中的结构示意图三；
图4为本发明实施例提供的半导体器件在制造过程中的结构示意图四；
图5为本发明实施例提供的半导体器件在制造过程中的结构示意图五；
图6为本发明实施例提供的半导体器件在制造过程中的结构示意图六；
图7为本发明实施例提供的半导体器件在制造过程中的结构示意图七；
图8为本发明实施例提供的半导体器件在制造过程中的结构示意图八；
图9为本发明实施例提供的半导体器件在制造过程中的结构示意图九；
图10为本发明实施例提供的半导体器件在制造过程中的结构示意图十；
图11为本发明实施例提供的半导体器件在制造过程中的结构示意图十一；
图12为本发明实施例提供的半导体器件在制造过程中的结构示意图十二；
图13为本发明实施例提供的半导体器件在制造过程中的结构示意图十三；
图14为本发明实施例提供的半导体器件在制造过程中的结构示意图十四；
图15为本发明实施例提供的半导体器件在制造过程中的结构示意图十五；
图16为本发明实施例提供的半导体器件在制造过程中的结构示意图十六；
图17为本发明实施例提供的半导体器件在制造过程中的结构示意图十七；
图18为本发明实施例提供的半导体器件在制造过程中的结构示意图十八；
图19为本发明实施例提供的半导体器件在制造过程中的结构示意图十九；
图20为本发明实施例提供的半导体器件在制造过程中的结构示意图二十；
图21中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图二十一和二十二；
图22为本发明实施例提供的半导体器件在制造过程中的结构示意图二十三；
图23为本发明实施例提供的半导体器件在制造过程中的结构示意图二十四；
图24为本发明实施例提供的半导体器件在制造过程中的结构示意图二十五；
图25为本发明实施例提供的半导体器件在制造过程中的结构示意图二十六；
图26为本发明实施例提供的半导体器件在制造过程中的结构示意图二十七；
图27为本发明实施例提供的半导体器件在制造过程中的结构示意图二十八；
图28为本发明实施例提供的半导体器件在制造过程中的结构示意图二十九；
图29为本发明实施例提供的半导体器件在制造过程中的结构示意图三十；
图30为本发明实施例提供的半导体器件在制造过程中的结构示意图三十一；
图31为本发明实施例提供的半导体器件在制造过程中的结构示意图三十二；
图32为本发明实施例提供的半导体器件在制造过程中的结构示意图三十三；
图33为本发明实施例提供的半导体器件在制造过程中的结构示意图三十四；
图34为本发明实施例提供的半导体器件在制造过程中的结构示意图三十五；
图35为本发明实施例提供的半导体器件在制造过程中的结构示意图三十六；
图36为本发明实施例提供的半导体器件在制造过程中的结构示意图三十七；
图37为本发明实施例提供的半导体器件在制造过程中的结构示意图三十八；
图38为本发明实施例提供的半导体器件在制造过程中的结构示意图三十九；
图39为本发明实施例提供的半导体器件在制造过程中的结构示意图四十；
图40为本发明实施例提供的半导体器件在制造过程中的结构示意图四十一；
图41为本发明实施例提供的半导体器件在制造过程中的结构示意图四十二；
图42为本发明实施例提供的半导体器件在制造过程中的结构示意图四十三；
图43为本发明实施例提供的半导体器件在制造过程中的结构示意图四十四；
图44为本发明实施例提供的半导体器件在制造过程中的结构示意图四十五。
附图标记：11为半导体基底，12为浅槽隔离结构，13为鳍状结构，14为叠层，15为牺牲层，16为沟道层，17为第一区域，18为第二区域，19为第三区域，20为牺牲栅，21为侧墙，22为源区，23为漏区，24为隔离层，25为介电层，26为沟道区，27为沟道预形成区，28为第一硅沟道部，29为第一保护层，30为第二硅沟道部，31为第一含锗沟道部，32为第二保护层，33为第三保护层，34为第一沟道预形成区，35为第二沟道预形成区，36为第四保护层，37为第五保护层，38为第二含锗沟道部，39为第六保护层，40为第七保护层，41为栅堆叠结构。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
三维叠层互补晶体管包括垂直堆叠的N型晶体管和P型晶体管，消除了N型晶体管和P型晶体管的横向间距，其允许进一步增大有效沟道宽度，从而利于提升半导体器件的工作性能和集成度。其中，现有的三维叠层互补晶体管中，P型晶体管的工作性能较差，导致P型晶体管和N型晶体管存在严重的失陪现象。通常需要N型晶体管和P型晶体管采用不同的栅堆叠结构，以使得N型晶体管和P型晶体管的阈值电压的绝对值相同。
但是，制造上述具有不同栅堆叠结构的N型晶体管和P型晶体管的难度较大，不利于提升三维叠层互补晶体管的工作性能。具体的，现有的三维叠层互补晶体管的制造方法主要有以下两种集成方案：
第一种：采用单片(monolithic)方式制造三维叠层互补晶体管。具体的，以N型晶体管和P型晶体管均为环栅晶体管、且P型晶体管位于N型晶体管上方为例，对采用现有制造方法制造三维叠层互补晶体管的过程进行说明：首先，在半导体基底上形成鳍状结构。该鳍状结构包括至少两层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层，并且牺牲层和沟道层的材料均为半导体材料。接着，形成横跨在部分鳍状结构的牺牲栅和侧墙。并以牺牲栅和侧墙为掩膜，对鳍状结构进行选择性刻蚀，去除鳍状结构暴露在牺牲栅和侧墙之外的部分。然后，形成N型晶体管包括的源区和漏区；并形成覆盖在N型晶体管包括的源区和漏区背离基底表面上的外延隔离层。接下来，采用外延生长工艺在外延隔离层上形成P型晶体管的源区和漏区。接着，去除牺牲栅、以及牺牲层位于栅极形成区内的部分。最后，采用沉积工艺，形成环绕在N型晶体管和P型晶体管包括的沟道区外周均形成N型晶体管对应的栅堆叠结构，并在选择性去除P型晶体管沟道区外周的N型晶体管对应的栅堆叠结构后，通过沉积工艺形成环绕在P型晶体管沟道区外周的P型晶体管对应的栅堆叠结构，获得三维叠层互补晶体管。
第二种：采用顺序(sequential)方式制造三维叠层互补晶体管，该方式是按照常规半导体器件的制造工艺形成底层的晶体管，并在形成底层晶体管的相应接触电极后，采用晶圆对晶圆键合技术，通过晶圆转移方式在底层晶体管的顶部覆盖一个半导体层。然后，基于该半导体层集成顶层晶体管，连接不同的顶栅和底栅后，获得三维叠层互补晶体管。
由上述第一种方式的制造过程可知，为将底层和顶层的晶体管包括的源区、漏区和沟道区隔离开，位于两个晶体管之间的垂直距离较大，因此该方式具有比较高的纵横比垂直结构，导致后续为两个晶体管形成不同的栅堆叠结构等带来了较大的技术挑战，并且该方式对应的三维叠层互补晶体管的制造过程较为复杂。而上述第二种制造三维叠层互补晶体管的方式虽然也可以实现具有不同栅堆叠结构的两个晶体管的制造，但是该方案需要分别形成两个晶体管的栅堆叠结构，导致制造过程繁琐。并且，其键合方案存在对准等技术挑战，对工艺的要求也较高，导致三维叠层互补晶体管的制造难度较大，不利于提升三维叠层互补晶体管的工作性能。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，第一环栅晶体管和第二环栅晶体管的器件类型、以及二者包括的部分沟道区的不同，使得第一环栅晶体管和第二环栅晶体管对应不同的阈值调控参数，利于使得第一环栅晶体管和第二环栅晶体管采用相同的栅堆叠结构，降低三维叠层互补晶体管的制造难度，进而利于提升三维叠层互补晶体管的工作性能。
第一方面，如图39至图44所示，本发明实施例提供了一种半导体器件，该半导体器件包括：半导体基底11、第一环栅晶体管和第二环栅晶体管。
如图39至图44所示，上述第一环栅晶体管形成在半导体基底11上。上述第二环栅晶体管形成在第一环栅晶体管的上方、且与第一环栅晶体管间隔设置。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管。第一环栅晶体管和第二环栅晶体管中的一者包括的沟道区26具有第一硅沟道部28，另一者包括的沟道区26具有第二硅沟道部30、以及环绕在第二硅沟道部30外周的第一含锗沟道部31。第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41的材料相同。
具体来说，上述半导体基底的具体结构可以根据实际应用场景设置，此处不做具体限定。示例性的，本发明实施例提供的半导体基底可以为未形成有任何结构的硅、锗硅、锗等半导体衬底。或者，半导体基底也可以为形成有一些结构的半导体衬底。例如：当本发明实施例中的半导体器件为集成电路中第二层或更高层的半导体器件时，半导体基底包括位于半导体器件下方的半导体结构等。
对于上述第一环栅晶体管和第二环栅晶体管来说，第二环栅晶体管形成在第一环栅晶体管的上方、且与第一环栅晶体管间隔设置。同时，第二环栅晶体管和第一环栅晶体管的导电类型相反，因此上述第一环栅晶体管和第二环栅晶体管构成三维叠层互补晶体管。具体的，从导电类型方面来讲，第一环栅晶体管可以为N型晶体管、此时第二环栅晶体管为P型晶体管。或者，第一环栅晶体管可以为P型晶体管，此时第二环栅晶体管为N型晶体管。
从器件类型方面来讲，第一环栅晶体管可以为无结型晶体管，此时第二环栅晶体管为结型增强型晶体管。在此情况下，因第一环栅晶体管位于第二环栅晶体管的下方，并且无结型环栅晶体管不具有PN结，其包括的源区、漏区和沟道区的导电类型均相同，故如图1至图4所示，当第一环栅晶体管为无结型晶体管、且第一环栅晶体管包括的源区22和漏区均分别与第一环栅晶体管包括的至少部分沟道区一体成型时，可以在采用原位掺杂的方式形成第一环栅晶体管包括的源区22、漏区和至少部分沟道区，从而简化第一环栅晶体管的制造过程，降低第一环栅晶体管的制造难度。
或者，上述第一环栅晶体管也可以为结型增强型晶体管，此时，第二环栅晶体管为无结型环栅晶体管。
从结构方面来讲，如图39、图41和图43所示，可以是第一环栅晶体管包括的沟道区26具有上述第一硅沟道部28。此时，第二环栅晶体管包括的具有第二硅沟道部30和第一含锗沟道部31。
或者，如图40、图42和图44所示，也可以是第一环栅晶体管包括的沟道区26具有上述第二硅沟道部30和第一含锗沟道部31。此时，第二环栅晶体管包括的沟道区26具有第一硅沟道部28。
需要说明的是，上述第一环栅晶体管和第二环栅晶体管包括的沟道区具有第一硅沟道部中的一者，其可以仅具有该第一硅沟道部。具体的，如图39和图41所示，在第一环栅晶体管包括的沟道区26具有第一硅沟道部28的情况下，该沟道区26可以仅具有第一硅沟道部28。如图40和图42所示，在第二环栅晶体管包括的沟道区26具有第一硅沟道部28的情况下，该沟道区26可以仅具有第一硅沟道部28。
或者，如图43和图44所示，上述第一环栅晶体管和第二环栅晶体管包括的沟道区26具有第一硅沟道部28中的一者还具有第二含锗沟道部38。该第二含锗沟道部38环绕在第一硅沟道部28的外周。第二含锗沟道部38和第一含锗沟道部31中锗的化学计量比不同；或，第二含锗沟道部38和第一含锗沟道部31的材料相同、且导电类型不同。具体的，如图43所示，在第一环栅晶体管包括的沟道区26具有上述第一硅沟道部28的情况下，第一环栅晶体管包括的沟道区26还具有上述第二含锗沟道部38。如图44所示，在第二环栅晶体管包括的沟道区26具有上述第一硅沟道部28的情况下，第二环栅晶体管包括的沟道区26还具有上述第二含锗沟道部38。
其中，在无结型晶体管包括的沟道区具有第一硅沟道部和第二含锗沟道部的情况下，第二含锗沟道部为掺杂沟道部，第一含锗沟道部为本征沟道部。
另外，如图39至图44所示，上述第一环栅晶体管和第二环栅晶体管包括的沟道区26可以均具有一层纳米结构。或者，第一环栅晶体管和第二环栅晶体管包括的沟道区26也可以具有多层纳米结构。
从尺寸方面来讲，如图39和图40所示，上述第二硅沟道部30的宽度和厚度可以分别小于第一硅沟道部28的宽度和厚度。在此情况下，因第二硅沟道部30的外周环绕有第一含锗沟道部31，故当第二硅沟道部30的宽度和厚度分别小于第一硅沟道部28的宽度和厚度、且具有第一硅沟道部28的沟道区26仅具有第一硅沟道部28时，利于使得上述第一环栅晶体管和第二环栅晶体管包括的沟道区26的尺寸相同，进而可以使得第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41的形成空间尺寸相同，即利于使得二者的栅堆叠结构41的厚度相同。
或者，如图41至图44所示，上述第一硅沟道部28的尺寸也可以与第二硅沟道部30的尺寸相同。此时，可以同时对分别用于制造第一硅沟道部28和第二硅沟道部30的第一沟道预形成区和第二沟道预形成区进行减薄处理，提高半导体器件的制造效率。另外，如图43和图44所示，当具有第一硅沟道部28的沟道区26还具有第二含锗沟道部38时，第一硅沟道部28的尺寸与第二硅沟道部30的尺寸相同，也利于使得分别在第一硅沟道部28外周形成第二含锗沟道部38、以及在第二硅沟道部30外周形成第一含锗沟道部31后，第一环栅晶体管和第二环栅晶体管包括的沟道区26的总尺寸相同，进而利于使得二者的栅堆叠结构41的厚度相同。
从材料方面来讲，上述第一硅沟道部和第二硅沟道部的材料均为硅。上述第一含锗沟道部的材料为Si1-xGex，x小于等于1、且大于0。优选的，上述第一含锗沟道部的材料为锗硅、且第一含锗沟道部中锗的化学计量比大于等于25％、且小于等于100％。此时，第一含锗沟道部中的锗的化学计量比较高，利于对相应环栅晶体管的阈值电压进行调控。
至于上述第二含锗沟道部，当第二含锗沟道部和第一含锗沟道部的中锗的化学计量比不同时，第二含锗沟道部的材料为Si1-yGey，y小于等于1、且大于0；y不等于x。其中，y和x的差值大小可以根据实际应用场景设置，此处不做具体限定。另外，当第二含锗沟道部和第一含锗沟道部的材料相同、且导电类型不同时，第二含锗沟道部的材料为Si1-xGex。
需要说明的是，上述第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的材料相同是指：第一环栅晶体管和第二环栅晶体管包括的栅介质层的材料相同，并且二者包括的栅极的材料也相同。例如：第一环栅晶体管和第二环栅晶体管包括的栅介质层的材料可以均为HfO2、ZrO2、TiO2或Al2O3等绝缘材料。第一环栅晶体管和第二环栅晶体管包括的栅极的材料可以均为TiN、TaN或TiSiN等导电材料。
另外，本发明实施例提供的半导体器件中，对第一环栅晶体管包括的源区和漏区、以及第二环栅晶体管包括的源区和漏区的材料不做具体限定。其具体材料可以根据第一环栅晶体管和第二环栅晶体管的器件类型、以及实际制造过程进行确定。
例如：当第一环栅晶体管为无结型晶体管、且第一环栅晶体管包括的源区和漏区均与第一环栅晶体管包括的至少部分沟道区一体成型时，第一环栅晶体管包括的源区和漏区的材料为硅。
又例如：当第一环栅晶体管或第二环栅晶体管包括的源区和漏区采用刻蚀和外延方式形成时，该源区和漏区的材料可以为任一种半导体材料。
在一些情况下，如图7至图44所示，本发明实施例提供的半导体器件还包括浅槽隔离结构12、侧墙21、隔离层24和介电层25。其中，上述浅槽隔离结构12用于将半导体基底11具有的不同有源区隔离开，防止漏电。浅槽隔离结构12的厚度可以根据实际情况设置。浅槽隔离结构12的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。上述侧墙21位于第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41分别与第一环栅晶体管和第二环栅晶体管包括的源区22和漏区23之间，用于将第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41与其它导电结构隔离开。上述隔离层24位于第一环栅晶体管和第二环栅晶体管之间，用于将第一环栅晶体管包括的源区22和漏区23分别于第二环栅晶体管包括的源区22和漏区23隔离开。上述介电层25覆盖在第二环栅晶体管上、且其顶部与第二环栅晶体管包括的栅堆叠结构41的顶部平齐，用于保护第二环栅晶体管包括的源区22和漏区23在去除牺牲栅20和部分牺牲层时不受刻蚀和清洗等操作的影响。上述侧墙21、隔离层24和介电层25的材料可以根据实际应用场景设置，只要能够应用至本发明实施例提供的半导体器件中均可。
采用上述技术方案的情况下，因无结型晶体管为不具有PN结的晶体管，其包括的源区、漏区和沟道区的导电类型相同，利用栅极偏置电压改变垂直于沟道区的电场强度，使沟道区内的多数载流子累计或者耗尽，从而调制沟道区的电导控制沟道电流；而结型增强型晶体管具有PN结，其包括的源区和漏区均与沟道区的导电类型相反，利用零栅极偏压时呈截止状态、且在工作电压满足开启电压时多数载流子被吸引到沟道区从而形成导电沟道从而实现导通。由此可见，无结型晶体管和结型增强型晶体管的工作原理完全不同，通过将第一环栅晶体管和第二环栅晶体管中的一者设置为无结型晶体管、另一者设置为结型增强型晶体管可以分别对这两个晶体管的阈值电压进行调控，利于使得二者具有不同的阈值调控参数。
其次，如图39至图44所示，第一环栅晶体管和第二环栅晶体管中的一者的沟道区26具有第一硅沟道部28、另一者具有第二硅沟道部30和第一含锗沟道部31。换句话说，第一环栅晶体管和第二环栅晶体管包括的沟道区26的部分结构不同，利于使得这两个沟道区26具有不同的导通特性，进而也利于使得第一环栅晶体管和第二环栅晶体管具有不同的阈值调控参数。并且，第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41的材料相同，利于使得第一环栅晶体管和第二环栅晶体管采用相同的栅堆叠结构41，从而能够在制造过程中在形成第一环栅晶体管和第二环栅晶体管包括的沟道区26后同时形成二者包括的栅堆叠结构41，无须为了使得第一环栅晶体管和第二环栅晶体管具有对称的阈值电压采用不同的栅堆叠结构41而导致三维叠层互补晶体管的制造难度较大，降低三维叠层互补晶体管的制造难度，进而利于提升三维叠层互补晶体管的工作性能。
第二方面，本发明实施例提供了一种半导体器件的制造方法。下文将根据图1至图44示出的操作的断面图或立体图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一半导体基底。具体的，该半导体基底的具体结构和材料等可以参考前文，此处不再赘述。
接下来，在半导体基底上形成第一环栅晶体管，并在第一环栅晶体管的上方形成第二环栅晶体管。其中，如图39至图44所示，第二环栅晶体管与第一环栅晶体管间隔设置。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管。第一环栅晶体管和第二环栅晶体管中的一者包括的沟道区26具有第一硅沟道部28，另一者包括的沟道区26具有第二硅沟道部30、以及环绕在第二硅沟道部30外周的第一含锗沟道部31。第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41的材料相同。
具体来说，上述第一环栅晶体管和第二环栅晶体管的具体结构、材料和尺寸等信息可以参考前文，此处不再赘述。可以理解的是，当第一环栅晶体管和第二环栅晶体管包括的沟道区的结构不同时，制造上述第一环栅晶体管和第二环栅晶体管的过程也不相同。下面根据第一环栅晶体管和第二环栅晶体管中的哪一者具有第一硅沟道部、第一硅沟道部与第二硅沟道部之间的尺寸关系、以及具有第一硅沟道部的沟道区是否还具有第二含锗沟道部，将第一环栅晶体管和第二环栅晶体管的制造过程至少分为以下六种情况：
第一种：如图39所示，当第一环栅晶体管包括的沟道区26仅具有第一硅沟道部28、且第二硅沟道部30的宽度和厚度分别小于第一硅沟道部28的宽度和厚度时，上述在半导体基底11上形成第一环栅晶体管，并在第一环栅晶体管的上方形成第二环栅晶体管，可以包括以下步骤：
如图9所示，在半导体基底11上至少形成第一硅沟道部28、以及在第一硅沟道部28的上方形成沟道预形成区27。沟道预形成区27和第一硅沟道部28的结构相同。
具体来说，在第一种情况下，沟道预形成区用于制造第二环栅晶体管包括的第二硅沟道部，因此沟道预形成区与第一硅沟道部之间的相对位置关系可以参考前文所述的第二硅沟道部与第一硅沟道部之间的相对位置关系。另外，上述沟道预形成区和第一硅沟道部的结构相同是指：沟道预形成区和第一硅沟道部的材料和形貌均相同。
在实际的制造过程中，在提供一半导体基底后，并在半导体基底上至少形成第一环栅晶体管包括的沟道区、以及在第一环栅晶体管包括的沟道区的上方形成沟道预形成区前，该半导体器件的制造方法可以包括步骤：如图2所示，在半导体基底11上形成鳍状结构13。沿半导体基底11的厚度方向，鳍状结构13包括至少两层叠层14，每层叠层14均包括牺牲层15、以及位于牺牲层15上的沟道层16。沿鳍状结构13的长度方向，鳍状结构13具有第一区域17、第二区域18、以及位于第一区域17和第二区域18之间的第三区域19。如图3所示，形成横跨在鳍状结构13具有的第三区域上的牺牲栅20和侧墙21。侧墙21至少形成在牺牲栅20沿长度方向的两侧。如图6所示，形成第一环栅晶体管包括的源区22和漏区23、第二环栅晶体管包括的源区22和漏区23、以及位于第一环栅晶体管和第二环栅晶体管之间的隔离层24。隔离层24用于将第一环栅晶体管包括的源区22和漏区23分别与第二环栅晶体管包括的源区22和漏区23隔离开。如图9所示，去除牺牲栅；并去除牺牲层位于第三区域内的部分。
具体来说，上述沟道层至少用于制造第一硅沟道部和沟道预形成区，因此沟道层的材料和尺寸可以根据第一硅沟道部和沟道预形成区的结构进行确定。另外，去除上述牺牲层位于第三区域的部分后可以释放用于制造栅堆叠结构的部分形成空间，因此牺牲层的尺寸可以至少根据第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的尺寸进行设置。牺牲层的材料可以是与沟道层的材料不同的任一种半导体材料。鳍状结构包括的叠层的层数等于第一环栅晶体管和第二环栅晶体管包括的纳米结构的总层数。
基于上述内容，如图1所示，可以采用外延等工艺，在半导体基底11上交替形成用于制造沟道层和牺牲层的相应材料层。接着，可以采用光刻和刻蚀等工艺，对上述材料层和部分半导体基底进行图案化处理，以形成Fin结构。接下来，如图2所示，可以采用沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构12。该浅槽隔离结构12的顶部高度小于等于底层牺牲层15的底部高度。其中，Fin结构暴露在浅槽隔离结构12之外的部分为上述鳍状结构13。接着，如图3所示，可以采用沉积和选择性刻蚀等工艺，依次形成牺牲栅20和侧墙21。牺牲栅20的材料可以为多晶硅等材料。侧墙21的材料可以参考前文。然后，可以根据第一环栅晶体管和第二环栅晶体管的器件类型、以及实际应用场景的要求确定第一环栅晶体管包括的源区和漏区、以及第二环栅晶体管包括的源区和漏区的具体形成过程。例如：在第一环栅晶体管为无结型晶体管、且第一环栅晶体管包括的源区和漏区与自身包括的至少部分沟道区一体成型的情况下，鳍状结构13中相应叠层14位于第一区域和第二区域内的部分分别为第一环栅晶体管包括的源区和漏区。此时，可以采用原位掺杂的方式形成无结型晶体管包括的源区和漏区。在该情况下，如图4所示，可以采用刻蚀工艺，去除其余叠层位于第一区域和第二区域的部分；并如图5所示，采用沉积和刻蚀等工艺，形成覆盖在半导体基底11、以及第一环栅晶体管包括的源区22和漏区23上的隔离层24，该隔离层24的顶部小于等于沟道预形成区的底部高度。接下来，如图6所示，可以采用外延等工艺，在隔离层24上形成第二环栅晶体管包括的源区22和漏区23。然后，如图7所示，可以采用沉积和平坦化等工艺，形成覆盖在半导体基底11上的介电层25，该介电层25的顶部与牺牲栅20的顶部平齐。最后如图8和图9所示，可以采用干法刻蚀或湿法刻蚀等工艺，依次去除牺牲栅、以及牺牲层位于第三区域的部分。其中位于下部的相应沟道层对应第三区域的部分形成第一硅沟道部28，位于上部的相应沟道层对应第三区域的部分形成沟道预形成区27。
当然，也可以采用刻蚀和外延等工艺形成第一环栅晶体管包括的源区和漏区。
接下来，如图10所示，形成覆盖在第一硅沟道部28外周的第一保护层29。第一保护层29的顶部高度小于沟道预形成区27的底部高度。
具体的，第一硅沟道部位于沟道预形成区的下方，并且通过沟道预形成区所形成的第二硅沟道部的宽度和高度分别小于第一硅沟道部的宽度和高度。基于此，在对沟道预形成区进行减薄处理可以先形成覆盖在第一硅沟道部外周的第一保护层，以对第一硅沟道部进行保护，并将沟道预形成区暴露在外。其中，该第一保护层的具体高度、以及第一保护层的材料可以根据实际应用场景设置，只要能够应用至本发明实施例提供的半导体器件的制造方法中均可。例如：如图10所示，在第一环栅晶体管包括的沟道区具有一层纳米结构的情况下，该第一保护层29的顶部高度大于底层纳米结构的顶部高度、且小于沟道预形成区27的底部高度。例如：第一保护层29可以为旋涂碳层和/或高级图案化掩膜层。
如图11所示，在第一保护层29的保护作用下，对沟道预形成区进行减薄处理，使得沟道预形成区的剩余部分形成第二硅沟道部30。
具体的，可以采用直接刻蚀或牺牲氧化等方式实现对沟道预形成区的减薄处理。经减薄处理后获得的第二硅沟道部的宽度和厚度可以根据实际应用场景设置，此处不做具体限定。
如图12所示，可以采用外延等工艺，并在第一保护层29的保护下，在第二硅沟道部30的外周形成第一含锗沟道部31，从而获得第二环栅晶体管包括的沟道区26。
如图13所示，可采用干法刻蚀或湿法刻蚀等工艺，去除第一保护层。
第二种：如图40所示，当第一环栅晶体管包括的沟道区26具有第二硅沟道部30和第一含锗沟道部31、且第二硅沟道部30的宽度和厚度分别小于第一硅沟道部28的宽度和厚度时，上述在半导体基底11上形成第一环栅晶体管，并在第一环栅晶体管的上方形成第二环栅晶体管，可以包括以下步骤：
在半导体基底上至少形成沟道预形成区、以及在沟道预形成区的上方形成第一硅沟道部。沟道预形成区和第一硅沟道部的结构相同。
具体的，第二种情况中沟道预形成区和第一硅沟道部的制造过程，可以参考前文所述的第一种情况中第一硅沟道部和沟道预形成区的制造过程，此处不再赘述。
接下来，如图14所示，形成覆盖在沟道预形成区27外周的第二保护层32。第二保护层32的顶部高度小于第一硅沟道部28的底部高度。
具体的，该第二保护层用于在后续形成第三保护层时，防止第三保护层形成在位于第一硅沟道部下方的沟道预形成区外周。该第二保护层的高度和材料可以参考前文所述的第一保护层的高度和材料。
接下来，如图15所示，形成环绕在第一硅沟道部28外周的第三保护层33。第三保护层33的材料不同于第二保护层32的材料。
具体的，该第三保护层用于在后续去除第二保护层，且对暴露的沟道预形成区进行减薄处理时，对位于沟道预形成区上方的第一硅沟道部进行保护。基于此，如图15所示，该第三保护层33的材料可以为任一种不同于第二保护层32的材料，只要能够应用至本发明实施例提供的半导体器件的制造方法中均可。例如：在第二保护层32为旋涂碳层的情况下，第三保护层33可以为高级图案化掩膜层。至于第三保护层33的厚度可以根据实际应用场景设置，只要能够起到保护第一硅沟道部28的作用，且不会对去除第二保护层32、以及形成第一含锗沟道部31造成影响均可。
然后，如图16所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第二保护层。基于此，因第三保护层33与第二保护层的材料不同，去除第二保护层后，第三保护层33得以保留。
接着，如图17所示，在第三保护层33的保护作用下，对沟道预形成区进行减薄处理，使得沟道预形成区的剩余部分形成第二硅沟道部30。
具体的，第二种情况下对沟道预形成区进行减薄处理的方式可以参考前文所述的第一种情况中的减薄处理方式，此处不再赘述。
接下来，如图18所示，可以采用外延等工艺，在第二硅沟道部30的外周形成第一含锗沟道部31。该第一含锗沟道部31和第二硅沟道部30构成第一环栅晶体管包括的沟道区26。
最后，如图19所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第三保护层。
可以理解的是，上述第一种情况和第二种情况均是第二硅沟道部的宽度和厚度分别小于第一硅沟道部的宽度和厚度。而如图41至图44所示，在第一硅沟道部28的尺寸与第二硅沟道部30的尺寸相同的情况下，上述在半导体基底11上形成第一环栅晶体管，并在第一环栅晶体管的上方形成第二环栅晶体管可以包括步骤：首先，如图20所示，在半导体基底11上至少形成第一沟道预形成区34、以及位于第一沟道预形成区34上方的第二沟道预形成区35。第一沟道预形成区34和第二沟道预形成区35的结构相同。接下来，如图21所示，对第一沟道预形成区和第二沟道预形成区进行减薄处理，使得第一沟道预形成区的剩余部分和第二沟道预形成区的剩余部分中的一者形成第一硅沟道部28、另一者形成第二硅沟道部30。
具体来说，上述第一沟道预形成区和第二沟道预形成区的制造过程可以参考前文所述的第一种情况中第一硅沟道部和沟道预形成区的制造过程；另外，对第一沟道预形成区和第二沟道预形成区进行减薄处理的方式可以参考前文所述的第一种情况中对沟道预形成区的减薄处理方式，此处不再赘述。
经减薄处理后，如图21中的(1)部分所示，可以是第一硅沟道部28位于第二硅沟道部30的上方。此时，第一环栅晶体管包括的沟道区具有第二硅沟道部30和第一含锗沟道部，第二环栅晶体管包括的沟道区具有第一硅沟道部28。或者，如图21中的(2)部分所示，也可以是第二硅沟道部30位于的第一硅沟道部28上方。此时，第一环栅晶体管包括的沟道区具有第一硅沟道部28，第二环栅晶体管包括的沟道区具有第二硅沟道部30和第一含锗沟道部。
接下来，根据第一环栅晶体管和第二环栅晶体管中的哪一者具有第一硅沟道部、以及具有第一硅沟道部的沟道区是否还具有第二含锗沟道部，将获得第一硅沟道部和第二硅沟道部后的制造过程至少分为以下第三至第六种情况：
第三种：如图41所示，在第一环栅晶体管包括的沟道区26为第一硅沟道部28的情况下，对第一沟道预形成区和第二沟道预形成区进行减薄处理后，上述半导体器件的制造方法包括步骤：如图22所示，可以采用沉积和刻蚀等工艺，形成覆盖在第一硅沟道部28外周的第四保护层36。第四保护层36的顶部高度小于第二硅沟道部30的底部高度。具体的，该第四保护层36的材料和具体高度可以参考前文所述的第一种情况中的第一保护层的材料和高度，此处不再赘述。接下来，如图23所示，采用外延等工艺，并在第四保护层36的保护作用下，在第二硅沟道部30的外周形成第一含锗沟道部31，从而获得第二环栅晶体管包括的沟道区26。接下来，如图24所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第四保护层。
第四种：如图42所示，在第二环栅晶体管包括的沟道区26为第一硅沟道部28的情况下，对第一沟道预形成区和第二沟道预形成区进行减薄处理后，上述半导体器件的制造方法包括步骤：如图25所示，首先，可以采用外延等工艺，在第一硅沟道部28和第二硅沟道部30的外周均形成第一含锗沟道部31。接下来，如图26所示，可以采用沉积和刻蚀等工艺，形成覆盖在第二硅沟道部30、以及第一含锗沟道部31位于第二硅沟道部30外周的部分上的第五保护层37。第五保护层37的顶部高度小于第一含锗沟道部31位于第一硅沟道部28外周的部分的底部高度。具体的，该第五保护层37的材料可以参考前文所述的第一种情况中第一保护层的材料。至于第五保护层37的具体厚度可以根据实际应用场景确定，此处不做具体限定。接下来，如图27所示，可以采用干法刻蚀或湿法刻蚀等工艺，并在第五保护层37的保护作用下，去除第一含锗沟道部31位于第一硅沟道部28外周的部分。并如图28所示，去除第五保护层。
第五种：如图43所示，第一环栅晶体管包括的沟道区26具有第一硅沟道部28、以及环绕在第一硅沟道部28外周的第二含锗沟道部38；第二含锗沟道部38和第一含锗沟道部31中锗的化学计量比不同，或第二含锗沟道部38和第一含锗沟道部31的材料相同、且导电类型不同。在此情况下，对第一沟道预形成区和第二沟道预形成区进行减薄处理后，上述半导体器件的制造方法包括步骤：如图29所示，可以采用外延等工艺，在第一硅沟道部28和第二硅沟道部30的外周均形成第二含锗沟道部38。接下来，如图30所示，可以采用沉积和刻蚀等工艺，形成覆盖在第一硅沟道部28、以及第二含锗沟道部38位于第一硅沟道部28外周的部分上的第六保护层39。第六保护层39的顶部高度小于第二含锗沟道部38位于第二硅沟道部30外周的部分的底部高度。具体的，该第六保护层39的材料可以参考前文所述的第一种情况中第一保护层的材料。至于第六保护层39的具体厚度可以根据实际应用场景确定，只要能够应用至本发明实施例提供的半导体器件的制造方法中均可。如图31所示，可以采用干法刻蚀或湿法刻蚀等工艺，并在第六保护层39的保护作用下，去除第二含锗沟道部38位于第二硅沟道部30外周的部分。如图32所示，可以采用外延等工艺，形成环绕在第二硅沟道部30外周的第一含锗沟道部31，从而获得第二环栅晶体管包括的沟道区26。如图33所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第六保护层，以暴露出第一环栅晶体管包括的沟道区26。
第六种：如图44所示，第二环栅晶体管包括的沟道区26具有第一硅沟道部28、以及环绕在第一硅沟道部28外周的第二含锗沟道部38；第二含锗沟道部38和第一含锗沟道部31中锗的化学计量比不同，或第二含锗沟道部38和第一含锗沟道部31的材料相同、且导电类型不同。在此情况下，上述对第一沟道预形成区和第二沟道预形成区进行减薄处理后，上述半导体器件的制造方法包括步骤：如图34所示，可以采用外延等工艺，在第一硅沟道部28和第二硅沟道部30的外周均形成第一含锗沟道部31。接下来，如图35所示，可以采用沉积和刻蚀等工艺，形成覆盖在第二硅沟道部30、以及第一含锗沟道部31位于第二硅沟道部30外周的部分上的第七保护层40。第七保护层40的顶部高度小于第一含锗沟道部31位于第一硅沟道部28外周的部分的底部高度。具体的，该第七保护层40的材料可以参考前文所述的第一种情况中第一保护层的材料。至于第七保护层40的具体厚度可以根据实际应用场景确定，只要能够应用至本发明实施例提供的半导体器件的制造方法中均可。接下来，如图36所示，可以采用干法刻蚀或湿法刻蚀等工艺，并在第七保护层40的保护作用下，去除第一含锗沟道部31位于第一硅沟道部28外周的部分。接着，如图37所示，可以采用外延等工艺，形成环绕在第一硅沟道部28外周的第二含锗沟道部38。如图38所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第七保护层。
需要说明的是，在采用上述第一至第六种情况形成了第一环栅晶体管和第二环栅晶体管包括的沟道区后，如图39至图44所示，可以采用原子层沉积等工艺同时形成第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构41。该栅堆叠结构41的具体结构和材料可以参考前文。
本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：半导体基底；
形成在所述半导体基底上的第一环栅晶体管；
形成在所述第一环栅晶体管的上方、且与所述第一环栅晶体管间隔设置的第二环栅晶体管；所述第一环栅晶体管和第二环栅晶体管的导电类型相反；所述第一环栅晶体管和所述第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管；所述第一环栅晶体管和所述第二环栅晶体管中的一者包括的沟道区具有第一硅沟道部，另一者包括的沟道区具有第二硅沟道部、以及环绕在所述第二硅沟道部外周的第一含锗沟道部；所述第一环栅晶体管和所述第二环栅晶体管包括的栅堆叠结构的材料相同。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管为无结型环栅晶体管，所述第二环栅晶体管为结型增强型晶体管。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一环栅晶体管包括的源区和漏区均分别与所述第一环栅晶体管包括的至少部分沟道区一体成型。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一环栅晶体管包括的沟道区具有所述第二硅沟道部和所述第一含锗沟道部。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管和所述第二环栅晶体管包括的沟道区具有所述第一硅沟道部中的一者还具有第二含锗沟道部；所述第二含锗沟道部环绕在所述第一硅沟道部的外周；
所述第二含锗沟道部和所述第一含锗沟道部中锗的化学计量比不同；或，所述第二含锗沟道部和所述第一含锗沟道部的材料相同、且导电类型不同。
6.根据权利要求5所述的半导体器件，其特征在于，在所述无结型晶体管包括的沟道区具有所述第一硅沟道部的情况下，所述第二含锗沟道部为掺杂沟道部，所述第一含锗沟道部为本征沟道部。
7.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述第一含锗沟道部的材料为锗硅、且所述第一含锗沟道部中锗的化学计量比大于等于25％、且小于等于100％。
8.根据权利要求1～4任一项所述的半导体器件，其特征在于，所述第二硅沟道部的宽度和厚度分别小于所述第一硅沟道部的宽度和厚度；和/或，
所述第一环栅晶体管和所述第二环栅晶体管包括的沟道区的尺寸相同，所述第一环栅晶体管和所述第二环栅晶体管包括的栅堆叠结构的厚度相同。
9.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述第一硅沟道部的尺寸与所述第二硅沟道部的尺寸相同。
10.一种半导体器件的制造方法，其特征在于，包括：
提供一半导体基底；
在所述半导体基底上形成第一环栅晶体管，并在所述第一环栅晶体管的上方形成第二环栅晶体管；其中，
所述第二环栅晶体管与所述第一环栅晶体管间隔设置；所述第一环栅晶体管和第二环栅晶体管的导电类型相反；所述第一环栅晶体管和所述第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管；所述第一环栅晶体管和所述第二环栅晶体管中的一者包括的沟道区具有第一硅沟道部，另一者包括的沟道区具有第二硅沟道部、以及环绕在所述第二硅沟道部外周的第一含锗沟道部；所述第一环栅晶体管和所述第二环栅晶体管包括的栅堆叠结构的材料相同。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述第一环栅晶体管包括的沟道区仅具有所述第一硅沟道部，所述第二硅沟道部的宽度和厚度分别小于所述第一硅沟道部的宽度和厚度；
所述在所述半导体基底上形成第一环栅晶体管，并在所述第一环栅晶体管的上方形成第二环栅晶体管，包括：
在所述半导体基底上至少形成所述第一硅沟道部、以及在所述第一硅沟道部的上方形成沟道预形成区；所述沟道预形成区和所述第一硅沟道部的结构相同；
形成覆盖在所述第一硅沟道部外周的第一保护层；所述第一保护层的顶部高度小于所述沟道预形成区的底部高度；
在所述第一保护层的保护作用下，对所述沟道预形成区进行减薄处理，使得所述沟道预形成区的剩余部分形成所述第二硅沟道部；
在所述第二硅沟道部的外周形成所述第一含锗沟道部；
去除所述第一保护层。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述提供一半导体基底后，所述在所述半导体基底上至少形成所述第一环栅晶体管包括的沟道区、以及在所述第一环栅晶体管包括的沟道区的上方形成沟道预形成区前，所述半导体器件的制造方法包括：
在所述半导体基底上形成鳍状结构；沿所述半导体基底的厚度方向，所述鳍状结构包括至少两层叠层，每层叠层均包括牺牲层、以及位于所述牺牲层上的沟道层；沿所述鳍状结构的长度方向，所述鳍状结构具有第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；
形成横跨在所述鳍状结构具有的第三区域上的牺牲栅和侧墙；所述侧墙至少形成在所述牺牲栅沿长度方向的两侧；
形成所述第一环栅晶体管包括的源区和漏区、所述第二环栅晶体管包括的源区和漏区、以及位于所述第一环栅晶体管和所述第二环栅晶体管之间的隔离层；所述隔离层用于将所述第一环栅晶体管包括的源区和漏区分别与所述第二环栅晶体管包括的源区和漏区隔离开；
去除所述牺牲栅；并去除所述牺牲层位于所述第三区域内的部分。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，在所述第一环栅晶体管为无结型晶体管、且所述第一环栅晶体管包括的源区和漏区均分别与所述第一环栅晶体管包括的至少部分沟道区一体成型的情况下，所述鳍状结构中相应叠层位于所述第一区域和所述第二区域内的部分分别为所述第一环栅晶体管包括的源区和漏区。
14.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述第一环栅晶体管包括的沟道区具有所述第二硅沟道部和所述第一含锗沟道部，所述第二硅沟道部的宽度和厚度分别小于所述第一硅沟道部的宽度和厚度；
所述在所述半导体基底上形成第一环栅晶体管，并在所述第一环栅晶体管的上方形成第二环栅晶体管，包括：
在所述半导体基底上至少形成沟道预形成区、以及在所述沟道预形成区的上方形成所述第一硅沟道部；所述沟道预形成区和所述第一硅沟道部的结构相同；
形成覆盖在所述沟道预形成区外周的第二保护层；所述第二保护层的顶部高度小于所述第一硅沟道部的底部高度；
形成环绕在所述第一硅沟道部外周的第三保护层；所述第三保护层的材料不同于所述第二保护层的材料；
去除所述第二保护层；
在所述第三保护层的保护作用下，对所述沟道预形成区进行减薄处理，使得所述沟道预形成区的剩余部分形成所述第二硅沟道部；
在所述第二硅沟道部的外周形成所述第一含锗沟道部；
去除所述第三保护层。
15.根据权利要求10所述的半导体器件的制造方法，其特征在于，在所述第一硅沟道部的尺寸与所述第二硅沟道部的尺寸相同的情况下，所述在所述半导体基底上形成第一环栅晶体管，并在所述第一环栅晶体管的上方形成第二环栅晶体管包括：
在所述半导体基底上至少形成第一沟道预形成区、以及位于所述第一沟道预形成区上方的第二沟道预形成区；所述第一沟道预形成区和所述第二沟道预形成区的结构相同；
对所述第一沟道预形成区和所述第二沟道预形成区进行减薄处理，使得所述第一沟道预形成区的剩余部分和所述第二沟道预形成区的剩余部分中的一者形成所述第一硅沟道部、另一者形成所述第二硅沟道部。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，在所述第一环栅晶体管包括的沟道区为所述第一硅沟道部的情况下，所述对所述第一沟道预形成区和所述第二沟道预形成区进行减薄处理后，所述半导体器件的制造方法包括：
形成覆盖在所述第一硅沟道部外周的第四保护层；所述第四保护层的顶部高度小于所述第二硅沟道部的底部高度；
在所述第四保护层的保护作用下，在所述第二硅沟道部的外周形成所述第一含锗沟道部；
去除所述第四保护层。
17.根据权利要求15所述的半导体器件的制造方法，其特征在于，在所述第二环栅晶体管包括的沟道区为所述第一硅沟道部的情况下，所述对所述第一沟道预形成区和所述第二沟道预形成区进行减薄处理后，所述半导体器件的制造方法包括：
在所述第一硅沟道部和所述第二硅沟道部的外周均形成所述第一含锗沟道部；
形成覆盖在所述第二硅沟道部、以及所述第一含锗沟道部位于所述第二硅沟道部外周的部分上的第五保护层；所述第五保护层的顶部高度小于所述第一含锗沟道部位于所述第一硅沟道部外周的部分的底部高度；
在所述第五保护层的保护作用下，去除所述第一含锗沟道部位于所述第一硅沟道部外周的部分；
去除所述第五保护层。
18.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述第一环栅晶体管包括的沟道区具有所述第一硅沟道部、以及环绕在所述第一硅沟道部外周的第二含锗沟道部；所述第二含锗沟道部和所述第一含锗沟道部中锗的化学计量比不同，或所述第二含锗沟道部和所述第一含锗沟道部的材料相同、且导电类型不同；
所述对所述第一沟道预形成区和所述第二沟道预形成区进行减薄处理后，所述半导体器件的制造方法包括：
在所述第一硅沟道部和所述第二硅沟道部的外周均形成所述第二含锗沟道部；
形成覆盖在所述第一硅沟道部、以及所述第二含锗沟道部位于所述第一硅沟道部外周的部分上的第六保护层；所述第六保护层的顶部高度小于所述第二含锗沟道部位于所述第二硅沟道部外周的部分的底部高度；
在所述第六保护层的保护作用下，去除所述第二含锗沟道部位于所述第二硅沟道部外周的部分；
形成环绕在所述第二硅沟道部外周的所述第一含锗沟道部；
去除所述第六保护层。
19.根据权利要求15所述的半导体器件的制造方法，其特征在于，所述第二环栅晶体管包括的沟道区具有所述第一硅沟道部、以及环绕在所述第一硅沟道部外周的第二含锗沟道部；所述第二含锗沟道部和所述第一含锗沟道部中锗的化学计量比不同，或所述第二含锗沟道部和所述第一含锗沟道部的材料相同、且导电类型不同；
所述对所述第一沟道预形成区和所述第二沟道预形成区进行减薄处理后，所述半导体器件的制造方法包括：
在所述第一硅沟道部和所述第二硅沟道部的外周均形成所述第一含锗沟道部；
形成覆盖在所述第二硅沟道部、以及所述第一含锗沟道部位于所述第二硅沟道部外周的部分上的第七保护层；所述第七保护层的顶部高度小于所述第一含锗沟道部位于所述第一硅沟道部外周的部分的底部高度；
在所述第七保护层的保护作用下，去除所述第一含锗沟道部位于所述第一硅沟道部外周的部分；
形成环绕在所述第一硅沟道部外周的所述第二含锗沟道部；
去除所述第七保护层。
20.根据权利要求10～19任一项所述的半导体器件的制造方法，其特征在于，所述无结型晶体管包括的沟道区、源区和漏区的掺杂方式为原位掺杂。
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