CN111463287A - 半导体器件及其制造方法及包括其的电子设备 - Google Patents

半导体器件及其制造方法及包括其的电子设备 Download PDF

Info

Publication number
CN111463287A
CN111463287A CN202010282959.4A CN202010282959A CN111463287A CN 111463287 A CN111463287 A CN 111463287A CN 202010282959 A CN202010282959 A CN 202010282959A CN 111463287 A CN111463287 A CN 111463287A
Authority
CN
China
Prior art keywords
layer
semiconductor device
substrate
nanoplatelets
family
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010282959.4A
Other languages
English (en)
Other versions
CN111463287B (zh
Inventor
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN202010282959.4A priority Critical patent/CN111463287B/zh
Publication of CN111463287A publication Critical patent/CN111463287A/zh
Priority to PCT/CN2021/079955 priority patent/WO2021203899A1/zh
Priority to US17/995,907 priority patent/US20230223444A1/en
Priority to KR1020227038605A priority patent/KR20220163469A/ko
Priority to EP21784634.4A priority patent/EP4135052A1/en
Application granted granted Critical
Publication of CN111463287B publication Critical patent/CN111463287B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：沿相对于衬底的竖直方向延伸的竖直结构；以及从竖直结构延伸且与衬底在竖直方向上间隔开的纳米片，纳米片具有沿第一取向的第一部分，第一部分的上表面和下表面中至少之一与衬底的水平表面不平行。

Description

半导体器件及其制造方法及包括其的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及半导体器件及其制造方法 以及包括这种半导体器件的电子设备。
背景技术
提出了各种不同的结构来应对半导体器件进一步小型化的挑战，例 如鳍式场效应晶体管(FinFET)以及多桥沟道场效应晶体管(MBCFET)。 对于FinFET，其进一步缩小受限。MBCFET具有前景，但是其性能和 集成度需要进一步增强。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种半导体器件及其 制造方法以及包括这种半导体器件的电子设备，以便通过改变半导体表 面的取向来优化器件性能。
根据本公开的一个方面，提供了一种半导体器件，包括：沿相对于 衬底的竖直方向延伸的竖直结构；以及从竖直结构延伸且与衬底在竖直 方向上间隔开的纳米片，纳米片具有沿第一取向的第一部分，第一部分 的上表面和下表面中至少之一与衬底的水平表面不平行。
根据本公开的另一方面，提供了一种半导体器件，包括衬底上的第 一器件和第二器件。第一器件包括沿相对于衬底的竖直方向延伸的第一 竖直结构、从第一竖直结构延伸且与衬底在竖直方向上间隔开的第一纳 米片。第二器件包括沿相对于衬底的竖直方向延伸的第二竖直结构、从 第二竖直延伸且与衬底在竖直方向上间隔开的第二纳米片。第一纳米片 具有沿第一取向的第一部分，第二纳米片具有沿不同于第一取向的第二 取向的第二部分。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括： 在衬底上形成位置保持层；在位置保持层上形成图案，该图案具有沿第 一取向的第一表面，其中第一表面与衬底的水平表面不平行；在形成有 图案的位置保持层上形成牺牲层和沟道层交替设置的叠层；在所述叠层 中形成沿第一方向延伸的第一沟槽，第一沟槽延伸到衬底中；在第一沟 槽中形成与沟道层相接的竖直结构；以及在所述叠层中形成沿第一方向 延伸且在与第一方向相交的第二方向上与第一沟槽分开的第二沟槽，第 二沟槽露出位置保持层，第一沟槽和第二沟槽限定了所述叠层的沿第一 方向延伸的条形部分。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器 件。
根据本公开的实施例，半导体器件可以具有从竖直结构分支的纳米 片，且纳米片可以具有不平行于衬底水平表面的表面。通过不同取向的 表面，可以实现性能调整和优化。例如，这种结构可以用于沟道，以优 化载流子迁移率。在这种结构用作沟道的情况下，该半导体器件可以是 多桥沟道场效应晶体管(MBCFET)。另外，沟道可以呈曲折或波浪形状， 从而可以得到多波浪桥沟道场效应晶体管(MWCFET)。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1至29(b)示出了根据本公开实施例的制造半导体器件的流程中 部分阶段的示意图；
图30至36(b)示出了根据本公开另一实施例的制造半导体器件的流 程中部分阶段的示意图，
其中，图1至20、21(a)、27(a)、29(a)、30至35、36(a)、36(b)是沿 AA′线的截面图；
图21(b)、22(c)、26(c)、29(b)是俯视图，图21(b)的俯视图中示出了 AA′线、BB′线、CC′线的位置；
图22(a)、23(a)、24(a)、25(a)、26(a)、27(b)是沿BB′线的截面图；
图22(b)、23(b)、24(b)、25(b)、26(b)、27(c)是沿CC′线的截面图；
图28(a)、28(b)和28(c)是沟道层周围的栅堆叠部分的放大图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描 述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中， 省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非 是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可 能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限 制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不 同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上” 时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在 居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”， 那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提出了一种半导体器件。该半导体器件可以 具有梳齿状结构。梳齿状结构可以包括沿相对于衬底的竖直方向(例如， 大致垂直于衬底表面的方向)延伸的竖直结构以及从竖直结构延伸的纳 米片。纳米片相对于竖直结构倾斜，例如沿相对于衬底的横向方向(或 沿偏离横向方向的一定范围内的方向)延伸。纳米片可以与衬底间隔开。 可以存在多个这样的纳米片，该多个纳米片之间在竖直方向上间隔开。 (各)纳米片可以从竖直结构向着竖直结构的(同)一侧延伸。于是， 竖直结构与纳米片总体上可以呈梳齿状。根据本公开的实施例，纳米片 可以类似于纳米片场效应晶体管(FET)或多桥沟道场效应晶体管 (MBCFET)中的纳米片。另外，竖直结构可以类似于鳍式场效应晶体 管(FinFET)中的鳍片。
根据本公开的实施例，至少一个纳米片可以具有沿第一取向的第一 部分，第一部分的上表面和下表面中至少之一可以不平行于衬底的水平 表面。通过调整该第一取向，可以优化器件性能如载流子迁移率。例如， 衬底的水平表面可以为{100}晶面族中之一，第一部分的上表面和下表面 中至少之一可以为{110}晶面族中之一，这有利于空穴迁移率。于是，当 在(100)衬底上形成p型器件时，根据本公开实施例的配置有利于改进器 件性能。或者，衬底的水平表面可以为{110}晶面族中之一，第一部分的 上表面和下表面中至少之一可以为{100}晶面族中之一，这有利于电子迁 移率。于是，当在(110)衬底上形成n型器件时，根据本公开实施例的配 置有利于改进器件性能。
根据本公开的实施例，除了第一部分，纳米片还可以包括沿不同于 第一取向的第二取向的第二部分。例如，第二部分的上表面和下表面中 至少之一可以基本上平行于衬底的水平表面。例如，衬底的水平表面可 以为{100}晶面族中之一，第二部分的上表面和下表面中至少之一可以为 {100}晶面族中之一。或者，衬底的水平表面可以为{110}晶面族中之一， 第二部分的上表面和下表面中至少之一可以为{110}晶面族中之一。
在纳米片包括沿不同取向的部分时，其可以呈拐点为一个或更多个 的折线形状，拐点数目取决于不同取向的部分的数目。由于这种折线形 状，在相同的占用面积内，纳米片的表面积可以更大，并因此可以获得 更大的电流驱动能力。而且，由于不平行于衬底水平表面的部分以及竖 直结构的存在，在制造期间在机械上更稳定，有利于提高良品率。
竖直结构可以包括半导体材料。这种情况下，竖直结构可以与纳米 片一起作为器件的有源结构例如沟道部。彼此相邻的器件各自的竖直结 构可以通过相同的半导体层来限定。例如，半导体层可以呈U形，从而 U型的两臂分别用作两个器件各自的竖直结构。或者，竖直结构可以包 括电介质材料。这种情况下，彼此相邻的器件可以共享相同的竖直结构。
这种纳米片(以及可选地，竖直结构的至少上部)可以用作沟道部， 于是该半导体器件可以成为多桥沟道场效应晶体管(MBCFET)。这种情 况下，该半导体器件还可以包括在第一方向上处于纳米片相对两侧的源/ 漏部。(各)纳米片(以及可选地，竖直结构的至少上部)连接在相对两 侧的源/漏部之间，其中可以形成源/漏部之间的导电沟道。源/漏部可以包括与沟道部相同的材料，也可以包括不同的材料从而例如向沟道部施 加应力以增强器件性能。
根据本公开的实施例，衬底上可以形成多个器件，不同器件可以包 括不同取向的纳米片。例如，在互补金属氧化物半导体(CMOS)的情 况下，可以分别针对n型器件和p型器件优化纳米片的取向，例如使得 n型器件的至少一部分纳米片的至少部分表面为{100}晶面族中之一，使 得p型器件的至少一部分纳米片的至少部分表面为{110}晶面族中之一，从而分别优化它们的性能。
纳米片可以包括单晶半导体材料，以改善器件性能。例如，纳米片 可以通过外延生长形成，因此它们的厚度可以得到更好的控制，且可以 实质上均匀。当然，源/漏部也可以包括单晶半导体材料。
根据本公开的实施例，纳米片之间的间隔通过牺牲层限定。牺牲层 也可以通过外延生长形成，因此它们的厚度可以得到更好的控制，且可 以实质上均匀。于是，相邻纳米片之间的间隔可以是基本均匀的。
根据本公开的实施例，衬底上不同的第一器件和第二器件可以基于 相同纳米片或纳米片叠层的彼此不同的第一部分和第二部分来形成。于 是，第一器件和第二器件可以具有类似的纳米片或纳米片叠层。例如， 第一器件和第二器件各自可以具有相同数目的纳米片(也可能不同，例 如为了调节电流驱动能力而针对某一器件去除一个或多个纳米片)。第一 器件和第二器件中相对于衬底处于相同层级的纳米片可以是由同一外延 层分离得到的，因此可以具有相同的厚度及相同的材料。第一器件中相 对于衬底处于相邻层级的纳米片和第二器件中相应层级的纳米片可以是 由相应层级的两个外延层分离得到，因此这些纳米片之间的间距可以由 这两个外延层之间的牺牲层确定，并因此可以是基本均匀的。
该半导体器件还可以包括与沟道部相交的栅堆叠。栅堆叠可以沿与 第一方向相交(例如垂直)的第二方向延伸，从沟道部的一侧跨过沟道 部而延伸到另一侧。栅堆叠可以进入沟道部的各纳米片之间的间隙以及 最下方的纳米片与衬底之间的间隙中。于是，栅堆叠可以围绕各纳米片， 并在其中限定沟道区。在沟道部包括竖直结构的至少上部的情况下，栅 堆叠还可以与竖直结构的至少上部(例如，相对侧壁和顶面)交迭。
栅堆叠在第一方向上的相对两侧的侧壁上可以形成有栅侧墙。栅堆 叠可以通过栅侧墙与源/漏部相隔。栅侧墙面向各源/漏部的外侧壁在竖 直方向上可以实质上共面，并可以与纳米片的侧壁实质上共面。栅侧墙 面向栅堆叠的内侧壁在竖直方向上可以实质上共面，从而栅堆叠可以具 有实质上均匀的栅长。栅侧墙可以具有实质上均匀的厚度。
这种半导体器件例如可以如下制造。
例如，可以在衬底上形成位置保持层，位置保持层可以限定隔离层 的位置。为形成具有沿第一取向的表面(不平行于衬底的水平表面)的 纳米片，可以在位置保持层上形成具有沿第一取向的表面的图案。例如， 这种图案可以通过对位置保持层的表面进行构图得到。在形成有这种图 案的位置保持层上，例如可以通过外延生长，形成牺牲层和沟道层交替 设置的叠层。这些层中的至少一个层可以与衬底上形成的图案大致共形， 并因此其上表面和下表面中至少之一的至少一部分可以沿第一取向。
可以将该叠层构图为沿第一方向延伸的条形。例如，可以在该叠层 中形成沿第一方向延伸的第一沟槽，第一沟槽可以延伸到衬底中。可以 在第一沟槽中形成与沟道层相接的竖直结构。例如，可以通过在第一沟 槽的表面上外延生长半导体层，或者在第一沟槽中填充电介质材料，来 形成竖直结构。竖直结构可以起到支撑纳米片的作用。然后，可以在该叠层中形成沿第一方向延伸且在与第一方向相交(例如，垂直)的第二 方向上与第一沟槽分开的第二沟槽。第一沟槽和第二沟槽限定了该叠层 的沿第一方向延伸的条形部分。第二沟槽可以露出位置保持层，以便随 后将之去除。例如，可以经由第二沟槽，去除位置保持层，并在衬底上 形成隔离层。
可以在隔离层上形成沿第二方向延伸从而与该叠层的条形部分相交 的牺牲栅层。可以牺牲栅层为掩模对该叠层的条形部分进行构图，使其 留于牺牲栅层下方从而形成纳米片(可以用作沟道部)。在衬底上该叠层 在第一方向上的相对两侧，可以通过例如外延生长来形成与各纳米片(以 及竖直结构)相接的源/漏部。可以通过替代栅工艺，将牺牲栅层以及叠 层中的牺牲层替换为真正的栅堆叠。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描 述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导 体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻 蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并 未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀， 那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方 中的其他层可以具备刻蚀选择性。
下文中，以MBCFET为例进行描述。但是，本公开不限于此。例如， 根据本公开实施例的梳齿状结构可以用于其他半导体器件中。
图1至29(b)示出了根据本公开实施例的制造多桥沟道半导体器件 的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底， 包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI) 衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明， 以体Si衬底为例进行描述。
衬底1001可以具有实质上平坦的顶表面。在此，可以将该顶表面称 作衬底1001的水平表面。例如，衬底1001可以是(100)晶片，从而其水 平表面可以为{100}晶面族中之一。
在衬底1001上，可以通过例如外延生长，依次形成位置限定层1002 和位置保持层1004。位置限定层1002可以在随后的刻蚀中限定隔离层 的底部位置，厚度为例如约5nm-20nm；位置保持层1004可以限定隔 离层所占据的空间，厚度为例如约20nm-150nm。位置保持层1004可 以具有平行于衬底水平表面的实质上平坦的顶表面。
衬底1001、位置限定层1002和位置保持层1004中相邻的层相对于 彼此可以具有刻蚀选择性。例如，衬底1001可以是硅晶片，位置限定层 1002可以包括SiGe(例如，Ge原子百分比为约20％-50％)，位置保持 层1004可以包括Si。在该示例中，衬底1001和位置保持层1004均包 括Si，从而在以下对位置保持层1004进行选择性刻蚀时，位置限定层 1002可以限定刻蚀停止位置。但是，本公开不限于此。例如，在衬底1001 和位置保持层1004包括相对于彼此具有刻蚀选择性的材料时，也可以省 略位置限定层1002。
在位置保持层1004上，可以通过例如淀积，形成硬掩模层1005。 例如，硬掩模层1005可以包括氮化物(例如，氮化硅)，厚度为约50nm -150nm。在淀积氮化物的硬掩模层1005之前，还可以通过例如淀积， 形成一薄(例如，约2nm-10nm厚)的例如氧化物(例如，氧化硅) 或其他材料的刻蚀停止层1003。
为了在位置保持层1004上形成具有相对于衬底1001的水平表面倾 斜的纳米片表面，可以将位置保持层1004的平坦顶表面构图为具有倾斜 构造。例如，可以采用对某一晶面取向具有刻蚀选择性的刻蚀配方，来 获得沿该晶面取向的倾斜表面。
为了增加对位置保持层1004的表面进行构图的自由度，可以采用更 一般的刻蚀方案。这种情况下，为更好地控制倾斜度，或者说最终形成 的倾斜表面的取向，可以在位置保持层1004的顶面上形成阶梯形图案， 然后对阶梯形图案的尖锐部分进行平滑来形成斜面。可以通过控制阶梯 形图案中台阶的高度和/或相邻台阶之间的间距来控制倾斜度。通常，台 阶高度越高，则越陡峭；相邻台阶之间的间距越小，则越陡峭。
存在多种方式来形成阶梯形图案。例如，可以利用光刻胶遮蔽位置 保持层1004的表面的一部分，并以光刻胶为掩模对位置保持层1004进 行刻蚀。然后，对光刻胶进行修整(trimming)，并以修整后的光刻胶为 掩模对位置保持层1004进行刻蚀。可以多次重复这样的修整和刻蚀处 理，得到阶梯形图案。
根据本公开的实施例，为了更好地控制阶梯形图案中相邻台阶之间 的间距以便更精确地控制最终获得的倾斜度，可以采用侧墙(spacer) 来帮助构图。为形成侧墙，可以在位置保持层1004上需要形成阶梯形图 案之处形成芯模图案(mandrel)。例如，如图2所示，可以利用光刻胶 (未示出)，对硬掩模层1005进行选择性刻蚀如反应离子刻蚀(RIE)，以形成芯模图案1005。在此，RIE可以沿着竖直方向(例如，大致垂直 于衬底1001表面的方向)，从而芯模图案1005可以具有竖直的侧壁。 RIE可以停止于刻蚀停止层1003。
可以在芯模图案1005的侧壁上形成侧墙。例如，如图3所示，可以 形成侧墙1009a、1009b。侧墙的形成可以包括在形成有芯模图案1005 的位置保持层1004上基本共形地形成例如淀积侧墙材料层，并对形成的 侧墙材料层进行各向异性刻蚀如沿竖直方向的RIE。在此，可以至少部 分地根据要实现的倾斜度来确定侧墙1009a、1009b的厚度(在图中的水 平方向上测量)或者淀积的侧墙材料层的厚度。作为示例，淀积的侧墙 材料层的厚度可以为约3nm-20nm。另外，在该示例中，示出了在芯模 图案1005的相对侧壁上分别形成两个侧墙1009a和1009b。但是，本公 开不限于此，侧墙的数目可以更多或更少。在此，可以根据要实现的台 阶数目(至少部分地取决于要实现的斜面的范围)来确定侧墙1009a、 1009b的数目。
根据本公开的实施例，为了简化工艺，各侧墙1009a、1009b可以包 括相同的材料，并可以包括与芯模图案1005相同的材料，例如氮化物。 为了能够在后继工艺中对侧墙逐一刻蚀，可以在侧墙之间以及侧墙与芯 模图案之间设置刻蚀停止层1007a、1007b。例如，刻蚀停止层1007a、 1007b可以是相对于侧墙和芯模图案具有刻蚀选择性的薄层(例如，约 1nm-3nm厚)例如氧化物层。例如，各刻蚀停止层1007a、1007b可以 分别在淀积各侧墙材料层之前淀积。
接下来，可以如此形成的芯模图案1005和侧墙1009a、1009b来刻 蚀位置保持层1004，以形成阶梯形图案。该工艺类似于上述重复修整光 刻胶并刻蚀衬底的工艺，只不过在每次修整过程中，可以可控地去除芯 模图案相对侧壁上的一对侧墙。
具体地，如图4所示，可以通过例如沿竖直方向的RIE，依次选择 性刻蚀刻蚀停止层1007b、1007a、1003，以露出位置保持层1004的表 面。然后，可以通过例如沿竖直方向的RIE，选择性刻蚀位置保持层1004 的露出部分至一定深度。刻蚀深度(在此，称作“第一深度”)可以根据 所要形成的阶梯形图案中台阶的高度(至少部分地取决于所要实现的倾 斜度)来确定。接着，如图5所示，可以各向同性地选择性刻蚀侧墙1009b， 以将之去除。对于侧墙1009b的刻蚀可以停止于刻蚀停止层1007b。可 以选择性刻蚀如RIE由于侧墙1009b的去除而露出的刻蚀停止层1007b、 1007a及下方的刻蚀停止层1003，以进一步露出位置保持层1004的表面。 之后，可以通过结合图4描述的工艺，对位置保持层1004的露出部分进 行选择性刻蚀至一定深度(在此，称作“第二深度”，可以与第一深度相 同)。于是，在图4中被露出的位置保持层部分现在的刻蚀深度可以是第 一深度加上第二深度，而在图5中由于侧墙1009b的去除而新露出的位 置保持层部分现在的刻蚀深度可以是第二深度，从而形成阶梯形图案。 可以按照类似的方式，进一步去除侧墙1009a，并再次刻蚀，从而增加 台阶级数。
于是，在位置保持层1004的表面上形成了阶梯形图案。可以对如此 形成的阶梯形图案进行平滑处理，以得到斜面。例如，如图6所示，对 位置保持层1004的表面进行离子刻蚀和/或轰击，以使得阶梯形图案的 尖锐部分平滑，从而得到倾斜表面。这种离子刻蚀和/或轰击可以结合在 去除最内侧的侧墙1009a之后对位置保持层1004进行的RIE工艺中进行。例如，在对位置保持层1004的RIE过程中，可以调节等离子的能 量，以实现平滑的倾斜表面(例如，由于Ar或N原子/离子的散射)。 可以通过控制结合图4和5描述的刻蚀深度例如第一深度和第二深度来 控制倾斜度，以优化器件占据的面积和器件性能(例如，载流子迁移率、 导通电流等)。作为示例，倾斜表面可以为{110}晶面族中之一。
之后，可以通过选择性刻蚀，去除芯模图案1005以及剩余的刻蚀停 止层。为减少对位置保持层1004的表面的影响，可以采用湿法刻蚀。例 如，可以采用热磷酸溶液来刻蚀氮化物的芯模图案1005，并可以采用盐 酸或缓冲氧化物刻蚀剂(BOE)来刻蚀氧化物的刻蚀停止层。
可以在表面上具有倾斜构造的位置保持层1004上制作器件。
例如，如图7所示，在位置保持层1004的表面上，可以通过例如外 延生长，形成牺牲层1013a、1013b、1013c和沟道层1015a、1015b、1015c 的交替叠层。沟道层1015a、1015b、1015c随后可以形成沟道部的纳米 片，厚度为例如约3nm-15nm。在生长沟道层1015a、1015b、1015c时， 可以进行原位掺杂，以调节器件阈值。牺牲层1013a、1013b、1013c可 以限定最下的纳米片与衬底1001之间以及相邻纳米片之间的间隙，厚度 为例如约5nm-20nm。最下的牺牲层1013a可以相对较厚，例如比其他 牺牲层1013b、1013c厚约2nm-5nm。该交替叠层中牺牲层和沟道层的 数目可以根据器件设计而改变，例如可以更多或更少。
位置保持层1004以及之上形成的上述各层中相邻的层相对于彼此 可以具有刻蚀选择性。牺牲层1013a可以包括与位置限定层1002类似或 相同的材料，以便随后对于相同刻蚀配方可以具有相似或相同的刻蚀选 择性。例如，牺牲层1013a、1013b、1013c可以包括SiGe，其中Ge的 原子百分比与位置限定层1002中基本相同或接近，为约20％-50％，沟 道层1015a、1015b、1015c可以包括Si。
沟道层1015a、1015b、1015c可以具有沿着位置保持层1004的表面 延伸的形状，并因此具有相对于衬底1001的水平表面倾斜或者说不平行 的表面。例如，沟道层1015a、1015b、1015c和牺牲层1013a、1013b、 1013c均可以基本共形地形成在位置保持层1004的表面上，并可以具有 大致均匀的厚度。这种情况下，沟道层1015a、1015b、1015c的倾斜表 面可以与位置保持层1004的倾斜构造一致，并因此是例如{110}晶面族 中之一。
可以通过将位置保持层1004替换为电介质材料，来形成隔离层。在 进行替换时，存在叠层相对于衬底悬空的过程。为保持叠层，可以形成 连接到衬底的竖直结构来支撑叠层。对于同一器件区域，在一侧形成竖 直结构即可，而另一侧可以外露，以便进行这种替换处理。相邻器件各 自的竖直结构可以位于它们之间，且可以一起形成。
例如，如图8所示，可以在叠层上形成光刻胶1019，并将其构图为 露出某些相邻器件之间的区域。在形成光刻胶1019之前，可以在叠层的 顶面上形成氧化物层1017(厚度例如为约5nm-20nm)，以保护叠层的 表面，例如防止在去除光刻胶1019时的氧化和清洗等工艺损伤表面。接 着，可以光刻胶1019为掩模，对氧化物层1017和叠层中的各层依次进 行选择性刻蚀如RIE，以形成贯穿叠层的沟槽(可以称为第一沟槽)。在 该示例中，以形成一个沟槽为例进行描述。但是，本公开不限于此。例 如，可以形成更多或更少的沟槽。可以在第一沟槽中形成竖直结构，以 支撑其两侧的叠层。
在该示例中，考虑到随后形成的竖直结构包括与位置保持层1004 相同的材料(在该示例中，Si)，为避免在将位置保持层1004替换为隔 离层的过程中对竖直结构造成影响，可以在沟槽中先形成刻蚀停止层(参 见图12中的1023)，然后再形成竖直结构。另一方面，考虑到竖直结构 可以与沟道层相接从而一起形成器件的沟道部，这种刻蚀停止层可以不存在于沟道层的侧壁上。也即，刻蚀停止层可以形成于沟槽的下部，而 可以不覆盖叠层或叠层中沟道层的侧壁(参见图12)。
为此，这种沟槽可以分阶段形成。
例如，在图8所述的处理中，可以控制刻蚀深度，使得叠层中各层 的侧壁能够露出(同时考虑一定的工艺裕度)，但并没有过多地进入位置 保持层1004中。之后，可以去除光刻胶1019。该刻蚀深度限定了沟槽 中不需要形成刻蚀停止层的上部。对于如此限定的沟槽上部，可以在其 侧壁上形成保护层1021，如图9所示，以避免这些侧壁在随后的处理中 受影响。保护层1021可以通过侧墙工艺形成，并可以包括例如厚度为约 1nm-5nm的氮化物。
然后，如图10所示，可以通过进一步刻蚀如RIE，加深沟槽。在此， 可以控制刻蚀深度，使得沟槽延伸到衬底1001中，以便随后形成的竖直 结构可以连接到衬底1001，并因此可以用作支撑叠层的支撑结构，特别 是在去除位置保持层1004的过程中。在此的刻蚀深度限定了沟槽中可以 形成刻蚀停止层的下部。
为了仅在沟槽的下部形成刻蚀停止层而不在沟槽的上部形成刻蚀停 止层，如图11所示，可以通过回蚀，使沟槽的下部的侧壁相对于沟槽的 上部的侧壁凹入，例如回蚀深度为约5nm-10nm。在此，回蚀后的沟槽 不应使叠层中的沟道层(特别是最下的沟道层1015a)露出，即，不应 刻断最下的牺牲层1013a，从而在去除位置保持层1004的过程中最下的 牺牲层1013a可以有效起到刻蚀停止的作用。这样，最终得到了所需的 第一沟槽。
刻蚀停止层可以形成在这种凹入中。例如，如图12所示，可以通过 选择性外延，在沟槽的下部的表面上形成刻蚀停止层1023。这种选择性 外延生长可以不发生在保护层1021的表面上。可以控制所生长的刻蚀停 止层1023的厚度较薄，例如为约2nm-5nm，从而所生长的刻蚀停止层 1023不会延伸到保护层1021上。刻蚀停止层1023可以包括与牺牲层1013a、位置限定层1002类似或相同的材料，以便随后对于相同刻蚀配 方可以具有相似或相同的刻蚀选择性。例如，刻蚀停止层1023可以包括 SiGe，其中Ge的原子百分比与牺牲层1013a、位置限定层1002中基本 相同或接近，为约20％-50％。
可以看到，在第一沟槽两侧，位置保持层1014在下侧被位置保持层 1012覆盖，在上侧被牺牲层1013a覆盖，在水平方向上的一侧被刻蚀停 止层1023所覆盖，而在水平方向上的另一侧可以在随后被露出(以便将 之去除)。
之后，可以通过选择性刻蚀，去除保护层1021。为减少对叠层特别 是其中的沟道层的损伤，可以采用湿法刻蚀，如热磷酸溶液。于是，在 沟槽的上部，叠层中各层的侧壁露出。
如图13所示，在下部表面上形成有刻蚀停止层的沟槽中，可以通过 例如选择性外延生长，形成半导体层1025。半导体层1025沿着沟槽的 表面延伸，从而可以呈U形，U形的相对两臂可以分别用作相应器件的 竖直结构。在该示例中，半导体层1025可以与各沟道层相接。根据实施 例，半导体层1025(特别是其上部)也可以(与沟道层一起)用作器件 的沟道部(类似于鳍)，因此可以包括与沟道层相同的材料如Si，厚度 例如为约3nm-10nm。
另外，为了抑制漏电流，可以在半导体层1025的下部(例如，位于 随后形成的隔离层顶面下方的部分，即，半导体层1025中用作沟道的部 分之下的部分)中形成穿通阻止部(PTS)(参见图18中示出的1037a、 1037b)。
PTS可以通过对半导体层1025的下部进行与器件的导电类型相反 的导电类型的掺杂来实现。这种掺杂例如可以通过固相掺杂来实现。例 如，如图14所示，可以在图13所示的结构上例如通过淀积，形成第一 掺杂剂源层1027a。例如，第一掺杂剂源层1027a可以是包含浓度为约 0.1％-5％的n型掺杂剂如As或P的氧化物层，厚度为约1nm-3nm。 为避免交叉污染，可以在第一掺杂剂源层1027a上例如通过淀积，形成 阻挡层1029。例如，阻挡层1029可以是厚度为约1nm-3nm的氮化物 或氮氧化物。可以通过例如光刻，对第一掺杂剂源层1027a及之上的阻 挡层1029进行构图，使其留于针对p型器件的半导体层1025(例如， 图中的左侧部分)上。类似地，可以形成第二掺杂剂源层1027b。例如， 第二掺杂剂源层1027b可以是包含浓度为约0.1％-5％的p型掺杂剂如B 的氧化物层，厚度为约1nm-3nm。可以将第二掺杂剂源层1027b构图 为留在针对n型器件区域的半导体层1025(例如，图中的右侧部分)上。
在此，以同时形成p型器件和n型器件(并因此可以形成CMOS配 置)为例进行描述。但是，本公开不限于此。在形成单独导电类型的器 件时，无需分别形成具有不同导电类型掺杂剂的掺杂剂源层。
当前，第一掺杂剂源层1027a和第二掺杂剂源层1027b分别覆盖半 导体层1025的整个竖直部分。但是，只有半导体层1025的竖直部分的 下部需要被掺杂以形成PTS。可以去除位于半导体层1025的竖直部分的 上部的第一掺杂剂源层1027a和第二掺杂剂源层1027b。这可以与隔离 层的形成相结合，因为基于隔离层的顶面来限定所述上部和下部。
如图15所示，可以通过例如淀积，在衬底1001上形成电介质材料 1031如氧化物。电介质材料1031可填充沟槽，并可以覆盖叠层以及第 一掺杂剂源层1027a和第二掺杂剂源层1027b。可以对淀积的电介质材 料1031进行平坦化处理如CMP。
可以形成到位置保持层1004的加工通道。例如，可以在电介质材料 1031上形成光刻胶1033，并将其构图为露出某些相邻器件区域之间的区 域。可以光刻胶1033为掩模，对(叠层之上的各材料层以及)叠层中的 各层依次进行选择性刻蚀如RIE，从而形成第二沟槽。在此，RIE可以 进行到位置保持层1004中以便可以通过第二沟槽进入位置保持层1004，但是并未到达位置限定层1002(在以下形成保护层的情况下，这可以避 免保护层将位置保持层1004完全遮挡从而无法被替换)。之后，可以去 除光刻胶1033。
接着，可以将位置保持层1004替换为绝缘体。为了在去除位置保持 层1004的过程中保护叠层特别是其中的沟道层(特别是在该示例中，沟 道层与位置保持层1004均包括Si)，可以在叠层的侧壁上形成保护层。 例如，如图16所示，可以通过侧墙形成工艺，在叠层的暴露侧壁上形成 保护层。在该示例中，保护层可以包括氧化物，并因此与同为氧化物的电介质材料1031仍然一体示出为1031。
可以通过选择性刻蚀，去除位置保持层1004。一方面，竖直结构(并 结合电介质材料1031)可以将叠层相对于衬底1001悬空支撑；另一方 面，第二沟槽可以形成对叠层下方的位置保持层1004进行刻蚀的加工通 道。例如，可以使用TMAH溶液，相对于位置限定层1002、牺牲层1013a 和刻蚀停止层1023(在该示例中为SiGe)来选择性刻蚀位置保持层1004(在该示例中为Si)。
之后，可以通过填充电介质来形成隔离层。在该示例中，在随后的 替代栅工艺中牺牲层将被替换为栅堆叠，而与牺牲层包括相同材料的刻 蚀停止层1023也可能被替换为栅堆叠。这会导致栅堆叠与半导体层1025 的竖直部分的下部相交迭，这是不希望的。为此，可以去除由于位置保 持层1004的去除而露出的刻蚀停止层1023。例如，如图17所示，可以相对于半导体层1025(在该示例中为Si)，选择性刻蚀刻蚀停止层1023 (在该示例中为SiGe)，以露出半导体层1025的侧壁。最下的牺牲层 1013a(在该示例中也为Si)也可以被刻蚀，但是由于其厚度较厚，在此 可以控制刻蚀的量使得最下的牺牲层1013仍然连续覆盖沟道层1015a 的整个下表面。
如图18所示，可以通过第二沟槽，向叠层下方填充电介质材料以形 成隔离层。这种填充可以通过淀积如化学气相淀积(CVD)、原子层淀 积(ALD)等进行。取决于叠层下方空间的大小以及淀积工艺的填充性 能，在叠层下方可能并未完全填满电介质材料，而可能存在气隙1006。 为改进填充性能，可以采用重复淀积并刻蚀的方法。另外，第二沟槽中 也可以填充了电介质材料，形成器件之间的隔离部。填充的电介质材料 可以包括氧化物。可以对电介质材料进行回蚀，从而形成隔离层1035。 隔离层1035的顶面可以在最下的牺牲层1013a与半导体层1025相接之 处(特别是最下的牺牲层1013a在该处的底表面)附近，以便实现对鳍 上的栅的良好控制。可以看到，隔离层1035一方面设置在相邻器件之间， 形成相邻器件之间的电隔离例如STI(浅沟槽隔离)；另一方面设置的沟 道部下方，抑制相同器件中源漏之间的泄漏。
可以对阻挡层1029以及掺杂剂源层1027a、1027b被隔离层1035 露出的部分进行选择性刻蚀如RIE，从而它们可以留于隔离层1035的顶 面下方。可以通过例如退火处理，将掺杂剂源层1027a、1027b中的掺杂 剂驱入半导体层1025中，并在半导体层1025中形成PTS1037a、1037b。 由于上述处理，掺杂剂源层1027a、1027b留于隔离层1035的顶面下方， 从而形成的PTS 1037a、1037b可以基本上不超过隔离层1035的顶面。 半导体层1025中位于隔离层1035顶面上方的部分可以用作鳍。
通过以上形成的第一沟槽和第二沟槽(以及其中的隔离层)，叠层在 沟槽相对两侧的相邻器件之间已经分离。可能存在某些相邻器件之间的 叠层尚未分离(例如，图18中右侧叠层可以分离为针对两个器件的部 分)。可以根据器件布局设计，将叠层分离。例如，如图19所示，可以 在叠层和隔离层上形成光刻胶1039，并将其构图为露出尚未分离的相邻器件之间的区域。另外，光刻胶1039还可以露出第二沟槽的位置，以便 使得第二沟槽中的隔离层1035的顶面可以下降至露出叠层的整个侧面， 从而随后形成的栅堆叠可以围绕所有沟道层。在形成光刻胶1017之前， 可以在叠层的顶面上形成一薄的氧化物层(未示出)，以保护叠层的表面。 接着，可以光刻胶1039为掩模，对叠层进行选择性刻蚀如RIE，以使叠层在不同器件区域之间分离。在此，RIE可以进行到隔离层1035中，以 使叠层的侧壁可以完全露出，从而形成第三沟槽。第一沟槽、第二沟槽、 第三沟槽均可以是沿第一方向(图中进入纸面的方向)延伸的条状，从 而将叠层分为沿第一方向延伸的条状用于各个器件。之后，可以去除光 刻胶1039。
如图19中所示，限定了三个器件区域。在左侧的两个器件区域中， 形成了竖直结构，从而得到梳齿状结构；在最右侧的器件区域中，没有 形成竖直结构，从而得到纳米片堆叠。另外，在最左侧的器件区域中， 纳米片可以具有平行于衬底1001的水平表面的表面S1以及不平行于衬 底1001的水平表面的表面S2，从而呈折线形状。在最右侧的器件区域 中，纳米片同样可以具有平行于衬底1001的水平表面的表面以及不平行 于衬底1001的水平表面的表面，从而呈折线形状。注意，根据光刻胶 1039的图案，在该器件区域中，可能有部分沟道层为不平行于衬底1001 的水平表面的倾斜直线形状而非折线形状。另外，折线形状的拐点不限 于图中示出的多个，而可以为单个。在中间的器件区域中，纳米片具有 平行于衬底1001的水平表面的表面。
根据本公开的实施例，通过第一沟槽、第二沟槽、第三沟槽的设置， 可以在衬底上形成具有竖直结构的器件与没有竖直结构的器件这两者的 组合。
如上所述，在衬底1001为(100)晶片的情况下，平行于衬底水平表 面的表面可以为{100}晶面族中之一，而不平行于衬底水平表面的表面可 以为{110}晶面族中之一。或者，在衬底1001为(110)晶片的情况下，平 行于衬底水平表面的表面可以为{110}晶面族中之一，而不平行于衬底水 平表面的表面可以为{100}晶面族中之一。
{100}晶面族有利于电子的迁移率。因此，表面主要为{100}晶面族 的沟道部(例如，在(100)晶片的情况下，图19中的中间区域)可以用 于制作n型器件。另外，{110}晶面族有利于空穴的迁移率。因此，表面 主要为{110}晶面族的沟道部(例如，在(100)晶片的情况下，图19中的 最右侧区域)可以用于制作p型器件。图19中的最左侧区域既有{100} 晶面族的表面又有{110}晶面族的表面，因此可以用于制作p型器件或n 型器件(在该示例中为p型器件)。
如图20所示，可以在隔离层1035上形成牺牲栅层1041。牺牲栅层 1041可以包括与牺牲层1013a、1013b、1013c类似或相同的材料，以便 在随后可以通过相同的刻蚀配方来刻蚀。例如，牺牲栅层1041可以包括 SiGe，其中Ge的原子百分比与牺牲层1013a、1013b、1013c中基本相 同或接近，为约20％-50％。牺牲栅层1041可以通过淀积然后平坦化如 CMP形成。在牺牲栅层1041上，可以通过例如淀积形成硬掩模层1043， 以便于随后对牺牲栅层1041进行构图。例如，硬掩模层1043可以包括 氮化物。
可以将牺牲栅层1041构图为沿与第一方向交叉(例如，垂直)的第 二方向(图中纸面内的水平方向)延伸的条形，从而形成牺牲栅。例如， 如图21(a)和21(b)所示，可以在硬掩模层1043上形成光刻胶1045，并将 其构图为沿第二方向延伸的条状(参见图21(b)的俯视图)。然后，如图 22(a)、22(b)和22(c)所示，可以光刻胶1045作为掩模，通过例如RIE依次对硬掩模层1043和牺牲栅层1041进行选择性刻蚀。于是，牺牲栅层1041被构图为沿第二方向延伸的条状。另外，还可以对所述叠层中由于 牺牲栅层1019的去除而露出的沟道层和牺牲层依次进行选择性刻蚀如 RIE，从而所述叠层留于牺牲栅层1019下方。半导体层1025也可以被 刻蚀，从而形成留于牺牲栅层1019下方的鳍。刻蚀可以停止于氧化物的 隔离层1035。之后，可以去除光刻胶1045。
如图22(b)所示，当前牺牲栅层1041以及牺牲层1013a、1013b、1013c 围绕沟道层1015a、1015b、1015c，它们限定了随后用于栅堆叠的空间。
可以在牺牲栅层1041以及牺牲层1013a、1013b、1013c的侧壁上形 成栅侧墙。例如，如图23(a)和23(b)所示，可以通过选择性刻蚀，使牺 牲栅层1041以及牺牲层1013a、1013b、1013c(相对于沟道层1015a、 1015b、1015c)凹入一定深度，例如凹入约2nm-7nm。为了控制凹入 深度，可以采用原子层刻蚀(ALE)。在如此形成的凹入内，可以填充电 介质材料，以形成栅侧墙1047。这种填充例如可以通过淀积约3nm- 10nm厚的氮化物，然后对淀积的氮化物进行RIE(直至暴露沟道层的表 面)来形成。在此，同为氮化物的硬掩模层1043与牺牲栅层1041侧壁 上的栅侧墙可以成为一体，并因此标注为1043′。
根据这种工艺，栅侧墙1047可以自对准地形成在牺牲栅层1041以 及牺牲层1013a、1013b、1013c的侧壁上，而不会形成在沟道层1015a、 1015b、1015c的侧壁上。栅侧墙1047可以具有实质上均匀的厚度，该 厚度例如取决于上述凹入的深度。另外，栅侧墙1047的外侧壁与沟道层 1015a、1015b、1015c的外侧壁可以基本上竖直对准，栅侧墙1047的内侧壁可以在竖直方向上基本对准(通过在形成凹入时控制各处的刻蚀深 度基本相同来实现)。
之后，可以在牺牲栅层1041两侧形成与半导体层1025以及沟道层 1015a、1015b、1015c的侧壁相接的源/漏部。
如图24(a)和24(b)所示，可以通过例如外延生长，形成源/漏部1049。 源/漏部1049可以从暴露的半导体层1025的表面以及各沟道层1015a、 1015b、1015c的表面生长。生长的源/漏部1049与半导体层1025的表面 以及各沟道层1015a、1015b、1015c的侧壁相接。源/漏部1049在生长 时可以被原位掺杂为与所要形成的器件相应的导电类型，例如对于n型 器件为n型，对于p型器件为p型，掺杂浓度可以为约1E19-1E21cm-3。 生长的源/漏部1049可以具有与半导体层、沟道层不同的材料(例如， 具有不同的晶格常数)，以便向沟道层施加应力。例如，对于n型器件， 源/漏部1049可以包括Si：C(C原子百分比例如为约0.1％-5％)；对于p 型器件，源/漏部1049可以包括SiGe(Ge原子百分比例如为约20％-75％)。在衬底上同时形成n型器件和p型器件的情况下，例如在CMOS 工艺的情况下，可以针对n型器件和p型器件分别生长源/漏部。在生长 一种类型器件的源/漏部时，可以通过遮蔽层例如光刻胶等来遮蔽另一种 类型的器件区域。
目前，同一源/漏部1049在相对两侧均连接到半导体层1025及沟道 层1015a、1015b、1015c。也即，这两侧的器件当前电连接在一起。可 以根据设计布局，在器件之间进行电隔离。
例如，如图25(a)和25(b)所示，可以在衬底1001上，例如通过淀积 电介质材料1051如氧化物，以覆盖牺牲栅层1041、源/漏部1049和隔离 层1035。可以对电介质材料1051进行平坦化处理如CMP，以露出牺牲 栅层1041。可以在电介质材料1051上形成光刻胶1053，并将其构图为 遮蔽一个或多个牺牲栅层1041，并露出其他牺牲栅层1041。在该示例中， 遮蔽了中间的牺牲栅层1041，而露出了两侧的牺牲栅层1041。可以通过 例如RIE，依次对露出的牺牲栅层1041以及其下方的半导体层1025、 沟道层和牺牲层进行选择性刻蚀，从而在栅侧墙1047之间留下了空间。 刻蚀可以进行到PTS 1037a、1037b中，以实现良好的电隔离。之后，可 以去除光刻胶1053。如图26(a)和26(b)各自的左侧部分和26(c)所示，在 留下的空间中，可以填充电介质材料1055如氧化物。电介质材料1055 的填充可以包括淀积且然后平坦化。
根据本公开的其他实施例，可以在上述空间中例如通过依次淀积， 形成多层电介质层。例如，如图26(a)和26(b)各自的右侧部分所示，可 以形成多层电介质1055-1、1055-2、1055-3的层叠结构。根据实施例， 电介质层1055-1可以包括氧化物，电介质层1055-2可以包括氮化物， 电介质层1055-3可以包括氮氧化物。但是，本公开不限于此。例如，可 以形成更多或更少的电介质层，且电介质层可以包括其他材料。
接下来，可以进行替代栅工艺，以完成器件制造。
例如，如图27(a)、27(b)和27(c)所示，可以通过选择性刻蚀，去除 牺牲栅层1041和牺牲层1013a、1013b、1013c(如上所述，它们可以通 过相同的刻蚀配方来刻蚀)，从而在栅侧墙1047内侧形成空间，可以在 该空间中形成栅堆叠。在该示例中，在衬底上同时形成p型器件和n型 器件，因此可以针对p型器件和n型器件分别形成不同的栅堆叠1057a、1057b，例如它们各自具有不同的功函数。例如，在形成针对一种类型器 件的第一栅堆叠之后，可以通过遮蔽层如光刻胶遮蔽该类型器件区域， 去除另一类型器件区域中存在的第一栅堆叠(可以只去除栅导体层)，且 然后形成针对该另一类型器件的第二栅堆叠。例如，针对p型器件的栅 堆叠1057a可以包括栅介质层1057a-1和栅导体层1057a-2，针对n型器 件的栅堆叠1057b可以包括栅介质层1057b-1和栅导体层1057b-2(参见 图28(a)、28(b)和28(c))。栅介质层1057a-1、1057b-1可以大致共形的方 式形成，厚度例如为约2nm-5nm，且可以包括高k栅介质如HfO2。在 形成高k栅介质之前，还可以在沟道层的表面上形成界面层，例如通过 氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.2-2nm。 栅导体层1057a-2、1057b-2可以包括功函数调节金属如TiN、TaN等和 栅导电金属如W等。
图28(a)、28(b)和28(c)以放大形式更清楚地示出了半导体层1025和 沟道层周围的栅堆叠部分。可以看出，栅堆叠位于栅侧墙1047内侧，围 绕各沟道层1015a、1015b、1015c。沟道层1015a、1015b、1015c在两侧 分别连接源/漏部1049，在源/漏部1049之间形成沟道。另外，栅堆叠可 以围绕半导体层1025上部的侧壁和顶面，半导体层1025在两侧也连接 到源/漏部1049，在源/漏部1049之间形成沟道，类似于FinFET。
根据本公开的实施例，由于具有倾斜部分的沟道层的存在，从而沟 道层1015a、1015b、1015c在机械上更稳定，例如在去除牺牲层1013a、 1013b、1013c期间不容易弯曲或粘连，这有利于提高良品率。
另外，如图27(a)所示，当前各器件的栅堆叠彼此连续，从而这些器 件各自的栅彼此电连接。可以根据设计布局，在器件之间进行电隔离。
例如，如图29(a)和29(b)所示，可以在电介质材料1051、1055上形 成光刻胶(未示出)以在需要隔离的器件区域之间露出栅堆叠1057a、 1057b，而遮蔽其余栅堆叠1057a、1057b。之后，可以对露出的栅堆叠 1057a、1057b(特别是其中的栅导体层1057a-2、1057b-2)进行选择性 刻蚀如RIE，刻蚀可以停止于下方的隔离层1035(或者停止于栅介质层1057a-1、1057b-1)。在由于栅堆叠1057a、1057b的露出部分的刻蚀而 留下的空间中，可以填充电介质材料1059如氧化物。电介质材料1059 的填充可以包括淀积且然后平坦化。
在以上实施例中，竖直结构不仅起到支撑作用，还形成了器件沟道。 但是，本公开不限于此。例如，竖直结构可以仅起支撑部的作用。
图30至36(b)示出了根据本公开另一实施例的制造半导体器件的流 程中部分阶段的示意图。以下，将主要描述与上述实施例的不同之处。
可以进行以上参照图1至7描述的处理，在位置保持层1004上形成 牺牲层1013a、1013b、1013c和沟道层1015a、1015b、1015c的交替叠 层。在以上实施例中，分阶段形成第一沟槽。与此不同，在本实施例中， 无需考虑竖直结构用作沟道部，因此可以简单地形成第一沟槽。例如， 如图30所示，可以在叠层的顶面上形成氧化物层1061(厚度例如为约 10nm-200nm)，并对其进行平坦化如CMP。在氧化物层1061的顶面上， 可以形成光刻胶1063，并将其构图为露出某些相邻器件之间的区域(要 形成第一沟槽的区域)。可以光刻胶1063为掩模，对氧化物层1061和叠 层中的各层依次进行选择性刻蚀如RIE，以形成贯穿叠层的第一沟槽。 如上所述，第一沟槽可以延伸到衬底1001中，以便随后形成的竖直结构 可以连接到衬底1001，并因此可以用作支撑叠层的支撑结构。之后，可 以去除光刻胶1063。
如图31所示，可以通过例如淀积，在衬底1001上形成电介质材料 1065如SiC。电介质材料1065可填充第一沟槽，并可以覆盖氧化物层 1061。可以对淀积的电介质材料1065进行平坦化处理如CMP，并可以 停止于氧化物层1061。填充在第一沟槽中的电介质材料1065可以形成 用作支撑部的竖直结构。
接下来，可以进行位置保持层1004的替换。这种替换处理可以与上 述实施例中相同。例如，如图32所示，可以在氧化物层1061和电介质 材料1065上形成光刻胶1067，并将其构图为露出某些相邻器件区域之 间的区域(要形成第二沟槽的区域)。可以光刻胶1067为掩模，对(叠 层之上的各材料层以及)叠层中的各层依次进行选择性刻蚀如RIE，从 而形成第二沟槽。在此，RIE可以进行到位置保持层1004中以便可以通 过第二沟槽进入位置保持层1004，但是并未到达位置限定层1002(在以 下形成保护层的情况下，这可以避免保护层将位置保持层1004完全遮挡 从而无法被替换)。之后，可以去除光刻胶1067。
为了在去除位置保持层1004的过程中保护叠层特别是其中的沟道 层(特别是在该示例中，沟道层与位置保持层1004均包括Si)，可以在 叠层的侧壁上形成保护层。例如，如图33所示，可以通过侧墙形成工艺， 在叠层的暴露侧壁上形成保护层。在该示例中，保护层可以包括氧化物， 并因此与同为氧化物的电介质材料1061一体示出为1061′。
如图34所示，可以通过选择性刻蚀，去除位置保持层1004。一方 面，竖直结构1065可以将叠层相对于衬底1001悬空支撑；另一方面， 第二沟槽可以形成对叠层下方的位置保持层1004进行刻蚀的加工通道。 例如，可以使用TMAH溶液，相对于竖直结构1065(在该示例中为SiC) 以及位置限定层1002和牺牲层1013a(在该示例中为SiGe)来选择性刻 蚀位置保持层1004(在该示例中为Si)。
之后，可以通过填充电介质来形成隔离层。如图35所示，可以通过 第二沟槽，向叠层下方填充电介质材料以形成隔离层1035。这种填充可 以参见以上结合图18的描述。在该示例中，由于无需考虑鳍的因素，因 此隔离层1035的顶面可以低至露出叠层中各层的侧壁。例如，隔离层 1035的顶面可以高于位置限定层1002，以便实现有效隔离；并可以低于叠层的最下表面，以便随后对叠层进行处理(例如，去除牺牲层)。可以 看到，隔离层1035一方面设置在相邻器件之间，形成相邻器件之间的电 隔离例如STI(浅沟槽隔离)；另一方面设置的沟道部下方，抑制相同器 件中源漏之间的泄漏。
在该示例中，没有形成第三沟槽。各相邻器件之间可以通过第一沟 槽和第二沟槽而彼此分离。
之后，可以按以上参照图20至29(b)描述的工艺，得到如图36(a) 或36(b)所示的半导体器件。图36(a)示出了相邻的p型器件和n型器件 各自的栅电极电隔离的情况，而图36(b)示出了相邻的p型器件和n型器 件各自的栅电极电连接从而形成CMOS配置的情况。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如， 可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。 因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备 还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发 器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能设备、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。 该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中 至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利 要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (55)

1.一种半导体器件，包括：
沿相对于衬底的竖直方向延伸的竖直结构；以及
从所述竖直结构延伸且与所述衬底在竖直方向上间隔开的纳米片，所述纳米片具有沿第一取向的第一部分，所述第一部分的上表面和下表面中至少之一与所述衬底的水平表面不平行。
2.根据权利要求1所述的半导体器件，其中，所述纳米片还具有沿不同于所述第一取向的第二取向的第二部分。
3.根据权利要求1或2所述的半导体器件，其中，
所述衬底的水平表面为{100}晶面族中之一，所述纳米片的第一部分的上表面和下表面中所述至少之一为{110}晶面族中之一；或者
所述衬底的水平表面为{110}晶面族中之一，所述纳米片的第一部分的上表面和下表面中所述至少之一为{100}晶面族中之一。
4.根据权利要求2所述的半导体器件，其中，
所述衬底的水平表面为{100}晶面族中之一，所述纳米片的第一部分的上表面和下表面中所述至少之一为{110}晶面族中之一，所述纳米片的第二部分的上表面和下表面中至少之一为{100}晶面族中之一；或者
所述衬底的水平表面为{110}晶面族中之一，所述纳米片的第一部分的上表面和下表面中所述至少之一为{100}晶面族中之一，所述纳米片的第二部分的上表面和下表面中至少之一为{110}晶面族中之一。
5.根据权利要求1或2所述的半导体器件，包括：包括所述纳米片在内的多个纳米片，各纳米片从所述竖直结构延伸，与所述衬底在竖直方向上间隔开，且在竖直方向上彼此间隔开。
6.根据权利要求5所述的半导体器件，其中，所述多个纳米片中相邻的纳米片之间的间隔距离是实质上均匀的。
7.根据权利要求1或2所述的半导体器件，其中，所述纳米片呈拐点为一个或更多个的折线形状。
8.根据权利要求1或2或5所述的半导体器件，其中，所述竖直结构包括半导体材料。
9.根据权利要求8所述的半导体器件，其中，在所述衬底上设置有多个所述半导体器件，所述多个半导体器件中至少一对相邻的半导体器件各自的所述竖直结构彼此面对，且各自的纳米片从相应的竖直结构背向延伸。
10.根据权利要求9所述的半导体器件，其中，所述相邻的半导体器件各自的所述竖直结构是同一半导体层中彼此相对的部分。
11.根据权利要求1或2或5所述的半导体器件，其中，所述竖直结构包括电介质材料。
12.根据权利要求11所述的半导体器件，其中，在所述衬底上设置有多个所述半导体器件，所述多个半导体器件中至少一对相邻的半导体器件各自的所述竖直结构彼此成一体，且各自的纳米片从成一体的竖直结构背向延伸。
13.根据权利要求1或2所述的半导体器件，还包括：
所述衬底上在第一方向上处于所述纳米片的相对两侧且与所述纳米片相接的源/漏部；以及
所述衬底上沿与所述第一方向相交的第二方向延伸且与所述纳米片交迭的栅堆叠。
14.根据权利要求13所述的半导体器件，还包括设置在所述栅堆叠与所述衬底之间的电介质层。
15.根据权利要求14所述的半导体器件，其中，所述电介质层中包括气隙。
16.根据权利要求13所述的半导体器件，还包括设置在所述栅堆叠的侧壁上的栅侧墙，所述栅侧墙包括在所述纳米片之上的第一部分以及所述纳米片之下的第二部分。
17.根据权利要求16所述的半导体器件，其中，所述栅侧墙的第一部分和第二部分具有实质上相同的厚度。
18.根据权利要求16或17所述的半导体器件，其中，所述栅侧墙的第一部分和第二部分各自的内侧壁在竖直方向上实质上对准。
19.根据权利要求16所述的半导体器件，其中，
在所述衬底上设置有多个所述半导体器件，所述多个半导体器件中在所述第一方向上相邻的半导体器件之间通过隔离部彼此电隔离，其中，所述隔离部在所述第一方向上的范围由沿所述第二方向延伸的虚设栅侧墙限定。
20.根据权利要求19所述的半导体器件，其中，所述半导体器件的源/漏部的顶部在所述第一方向上的范围由所述半导体器件的栅侧墙以及所述虚设栅侧墙限定。
21.根据权利要求13所述的半导体器件，其中，
在所述衬底上设置有多个所述半导体器件，所述多个半导体器件中在所述第一方向上相邻的半导体器件之间通过隔离部彼此电隔离，其中，所述隔离部沿所述第二方向延伸。
22.根据权利要求21所述的半导体器件，其中，所述源/漏部沿所述第二方向延伸，
所述半导体器件还包括：介于所述栅堆叠与所述源/漏部之间的栅侧墙以及介于所述源/漏部与所述隔离部之间的虚设栅侧墙，所述栅侧墙与所述虚设栅侧墙具有在所述第一方向上实质上相同的厚度。
23.根据权利要求21所述的半导体器件，其中，所述隔离部包括多层电介质材料。
24.根据权利要求21所述的半导体器件，其中，在所述第一方向上相邻的半导体器件各自的所述竖直结构彼此对准。
25.根据权利要求19或22所述的半导体器件，还包括：与所述虚设栅侧墙在竖直方向上对准、且与所述纳米片相对应的半导体层。
26.根据权利要求13所述的半导体器件，其中，所述竖直结构包括半导体材料，所述源/漏部在所述竖直结构在所述第一方向上的相对两侧与所述竖直结构相接，所述栅堆叠与所述竖直结构的至少上部交迭。
27.根据权利要求26所述的半导体器件，还包括形成在所述竖直结构下部的穿通阻止部。
28.根据权利要求27所述的半导体器件，其中，
所述半导体器件是n型器件，且所述穿通阻止部是所述竖直结构中p型掺杂的区域；或者
所述半导体器件是p型器件，且所述穿通阻止部是所述竖直结构中n型掺杂的区域。
29.一种半导体器件，包括：
衬底上的第一器件和第二器件，其中，所述第一器件包括沿相对于所述衬底的竖直方向延伸的第一竖直结构、从所述第一竖直结构延伸且与所述衬底在竖直方向上间隔开的第一纳米片，所述第二器件包括沿相对于所述衬底的竖直方向延伸的第二竖直结构、从所述第二竖直延伸且与所述衬底在竖直方向上间隔开的第二纳米片，
其中，所述第一纳米片具有沿第一取向的第一部分，所述第二纳米片具有沿不同于所述第一取向的第二取向的第二部分。
30.根据权利要求29所述的半导体器件，其中，
所述衬底的水平表面为{100}晶面族中之一，所述第一纳米片的第一部分的上表面和下表面中至少之一为{110}晶面族中之一，所述第二纳米片的第二部分的上表面和下表面中至少之一为{100}晶面族中之一；或者
所述衬底的水平表面为{110}晶面族中之一，所述第一纳米片的第一部分的上表面和下表面中至少之一为{100}晶面族中之一，所述第二纳米片的第二部分的上表面和下表面中至少之一为{110}晶面族中之一。
31.根据权利要求29或30所述的半导体器件，其中，所述第一器件包括在竖直方向上彼此间隔开的多个所述第一纳米片，所述第二器件包括在竖直方向上彼此间隔开的多个所述第二纳米片。
32.根据权利要求31所述的半导体器件，其中，所述第一纳米片中相邻的纳米片之间的间隔距离是实质上均匀的，且所述第二纳米片中相邻的纳米片之间的间隔距离是实质上均匀的。
33.根据权利要求31所述的半导体器件，其中，相对于所述衬底处于相同层级的所述第一纳米片和所述第二纳米片包括实质上相同的材料并具有实质上相同的厚度。
34.根据权利要求31所述的半导体器件，其中，相对于所述衬底处于相邻层级的所述第一纳米片之间的距离与相应的相邻层级的所述第二纳米片之间的距离实质上相同。
35.根据权利要求29或30所述的半导体器件，其中，所述第一器件和所述第二器件彼此相邻，所述第一纳米片和所述第二纳米片分别从所述第一竖直结构和所述第二竖直结构背向延伸。
36.根据权利要求35所述的半导体器件，其中，所述第一竖直结构和所述第二竖直结构彼此成一体。
37.根据权利要求36所述的半导体器件，其中，彼此成一体的所述第一竖直结构和所述第二竖直结构包括电介质材料。
38.根据权利要求29或30所述的半导体器件，还包括：
在所述第一纳米片在第一方向上的相对两侧且与所述第一纳米片相接的第一源/漏部；
所述衬底上沿与所述第一方向相交的第二方向延伸且与所述第一纳米片交迭的第一栅堆叠；
在所述第二纳米片在所述第一方向上的相对两侧且与所述第二纳米片相接的第二源/漏部；以及
所述衬底上沿与所述第二方向延伸且与所述第二纳米片交迭的第二栅堆叠。
39.根据权利要求38所述的半导体器件，其中，
所述第一器件和所述第二器件在所述第二方向上彼此相邻，
所述第一竖直结构是半导体材料的第一鳍，所述第二竖直结构是半导体材料的第二鳍，所述第一纳米片和所述第二纳米片分别从所述第一鳍和所述第二鳍在第二方向上背向延伸，
所述第一鳍和所述第二鳍在所述第二方向上彼此面对，且分别是衬底上的同一半导体层在所述第二方向上的相对两侧的部分，
所述第一源/漏部还与所述第一鳍相接，所述第二源/漏部还与所述第二鳍相接。
40.根据权利要求39所述的半导体器件，还包括：
形成在所述半导体层中所述第一鳍下方的第一穿通阻止部；以及
形成在所述半导体层中所述第二鳍下方的第二穿通阻止部。
41.根据权利要求38所述的半导体器件，其中，
所述第一器件和所述第二器件在所述第二方向上彼此相邻，
所述第一栅堆叠与所述第二栅堆叠在所述第二方向上对准，
所述第一纳米片与所述第二纳米片在所述第二方向上对准。
42.根据权利要求41所述的半导体器件，还包括：
在所述第一栅堆叠的侧壁上、所述第二栅堆叠的侧壁上及所述第一栅堆叠和所述第二栅堆叠之间连续延伸的栅侧墙。
43.一种制造半导体器件的方法，包括：
在衬底上形成位置保持层；
在所述位置保持层上形成图案，所述图案具有沿第一取向的第一表面，其中所述第一表面与所述衬底的水平表面不平行；
在形成有所述图案的所述位置保持层上形成牺牲层和沟道层交替设置的叠层；
在所述叠层中形成沿第一方向延伸的第一沟槽，所述第一沟槽延伸到所述衬底中；
在所述第一沟槽中形成与所述沟道层相接的竖直结构；以及
在所述叠层中形成沿第一方向延伸且在与第一方向相交的第二方向上与所述第一沟槽分开的第二沟槽，所述第二沟槽露出所述位置保持层，所述第一沟槽和所述第二沟槽限定了所述叠层的沿第一方向延伸的条形部分。
44.根据权利要求43所述的方法，还包括：
经由所述第二沟槽，去除所述位置保持层；
在所述衬底上形成隔离层；
在所述隔离层上形成沿第二方向延伸从而与所述叠层的所述条形部分相交的牺牲栅层；
以所述牺牲栅层为掩模，选择性刻蚀所述叠层的所述条形部分；
在被刻蚀后的所述叠层的所述条形部分在所述第一方向上的相对两侧，形成用以形成源/漏部的半导体层；以及
将所述牺牲栅层和所述叠层中的所述牺牲层替换为栅堆叠。
45.根据权利要求43或44所述的方法，其中，所述图案还包括具有沿不同于所述第一取向的第二取向的第二表面。
46.根据权利要求43或44所述的方法，其中，
所述衬底的水平表面为{100}晶面族中之一，所述第一取向为{110}晶面族中之一；或者
所述衬底的水平表面为{110}晶面族中之一，所述第一取向为{100}晶面族中之一。
47.根据权利要求45所述的方法，其中，
所述衬底的水平表面为{100}晶面族中之一，所述第一取向为{110}晶面族中之一，所述第二取向为{100}晶面族中之一；或者
所述衬底的水平表面为{110}晶面族中之一，所述第一取向为{100}晶面族中之一，所述第二取向为{110}晶面族中之一。
48.根据权利要求43或44所述的方法，其中，形成所述图案包括：
通过刻蚀所述位置保持层的表面而在所述位置保持层上形成阶梯形图案；
对具有所述阶梯形图案的所述位置保持层的表面进行离子刻蚀，以在所述位置保持层的表面上形成倾斜表面。
49.根据权利要求43或44所述的方法，还包括：
在所述衬底上形成位置限定层，其中，所述位置保持层形成于所述位置限定层上。
50.根据权利要求49所述的方法，其中，
形成所述第一沟槽包括：
形成具有在第二方向上彼此相对的初始侧壁的初始沟槽；
在所述叠层在所述初始沟槽中露出的侧壁上形成保护层；
回蚀所述初始沟槽被保护层露出的初始侧壁，使得被回蚀的侧壁相对于所述所述保护层覆盖的初始侧壁凹入；
在所述凹入中形成另一位置限定层；
去除所述位置保持层包括：
相对于所述位置限定层、所述另一位置限定层和所述叠层最下方的牺牲层，选择性刻蚀所述位置保持层。
51.根据权利要求43或44所述的方法，其中，形成所述竖直结构包括：
沿所述第一沟槽的内壁大致共形地形成半导体层。
52.根据权利要求51所述的方法，其中，
形成所述竖直结构还包括：在所述半导体层上形成掺杂剂源层，
该方法还包括：
在形成所述隔离层之后，选择性刻蚀所述掺杂剂源层，使其留于所述隔离层顶面下方；以及
将所述掺杂剂源层中的掺杂剂驱入所述半导体层中，以形成穿通阻止部。
53.根据权利要求43或44所述的方法，其中，形成所述竖直结构包括：
在所述第一沟槽中填充电介质材料。
54.一种电子设备，包括如权利要求1至42中任一项所述的半导体器件。
55.根据权利要求54所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
CN202010282959.4A 2020-04-10 2020-04-10 半导体器件及其制造方法及包括其的电子设备 Active CN111463287B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202010282959.4A CN111463287B (zh) 2020-04-10 2020-04-10 半导体器件及其制造方法及包括其的电子设备
PCT/CN2021/079955 WO2021203899A1 (zh) 2020-04-10 2021-03-10 半导体器件及其制造方法及包括其的电子设备
US17/995,907 US20230223444A1 (en) 2020-04-10 2021-03-10 Semiconductor device, fabrication method for same, and electronic device comprising same
KR1020227038605A KR20220163469A (ko) 2020-04-10 2021-03-10 반도체 장치 및 그 제조 방법 및 이를 포함하는 전자기기
EP21784634.4A EP4135052A1 (en) 2020-04-10 2021-03-10 Semiconductor device, fabrication method for same, and electronic device comprising same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010282959.4A CN111463287B (zh) 2020-04-10 2020-04-10 半导体器件及其制造方法及包括其的电子设备

Publications (2)

Publication Number Publication Date
CN111463287A true CN111463287A (zh) 2020-07-28
CN111463287B CN111463287B (zh) 2024-02-27

Family

ID=71678612

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010282959.4A Active CN111463287B (zh) 2020-04-10 2020-04-10 半导体器件及其制造方法及包括其的电子设备

Country Status (5)

Country Link
US (1) US20230223444A1 (zh)
EP (1) EP4135052A1 (zh)
KR (1) KR20220163469A (zh)
CN (1) CN111463287B (zh)
WO (1) WO2021203899A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021203899A1 (zh) * 2020-04-10 2021-10-14 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备
WO2021203901A1 (zh) * 2020-04-10 2021-10-14 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230420574A1 (en) * 2022-06-23 2023-12-28 Intel Corporation Mobility improvement in gate all around transistors based on substrate orientation

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080233693A1 (en) * 2004-10-11 2008-09-25 Samung Electronics Co., Ltd. Complementary metal-oxide semiconductor (cmos) devices including a thin-body channel and dual gate dielectric layers and methods of manufacturing the same
CN101379609A (zh) * 2006-02-09 2009-03-04 国际商业机器公司 具有混合沟道取向的cmos器件及其制造方法
CN101427374A (zh) * 2006-04-28 2009-05-06 国际商业机器公司 高性能3d fet结构及其使用择优晶体蚀刻的形成方法
CN101719501A (zh) * 2009-12-01 2010-06-02 中国科学院上海微系统与信息技术研究所 混合晶向反型模式全包围栅cmos场效应晶体管
US20160359006A1 (en) * 2005-07-01 2016-12-08 Synopsys, Inc. Integrated Circuit On Corrugated Substrate
US9741811B2 (en) * 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
CN107527911A (zh) * 2016-06-21 2017-12-29 三星电子株式会社 半导体器件
CN109411539A (zh) * 2018-10-26 2019-03-01 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备
CN110034015A (zh) * 2019-04-19 2019-07-19 中国科学院微电子研究所 一种纳米线围栅器件的形成方法
CN110828378A (zh) * 2018-08-14 2020-02-21 台湾积体电路制造股份有限公司 半导体装置的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111446292B (zh) * 2020-04-10 2024-04-26 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备
CN111463287B (zh) * 2020-04-10 2024-02-27 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080233693A1 (en) * 2004-10-11 2008-09-25 Samung Electronics Co., Ltd. Complementary metal-oxide semiconductor (cmos) devices including a thin-body channel and dual gate dielectric layers and methods of manufacturing the same
US20160359006A1 (en) * 2005-07-01 2016-12-08 Synopsys, Inc. Integrated Circuit On Corrugated Substrate
CN101379609A (zh) * 2006-02-09 2009-03-04 国际商业机器公司 具有混合沟道取向的cmos器件及其制造方法
CN101427374A (zh) * 2006-04-28 2009-05-06 国际商业机器公司 高性能3d fet结构及其使用择优晶体蚀刻的形成方法
CN101719501A (zh) * 2009-12-01 2010-06-02 中国科学院上海微系统与信息技术研究所 混合晶向反型模式全包围栅cmos场效应晶体管
US9741811B2 (en) * 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
CN107527911A (zh) * 2016-06-21 2017-12-29 三星电子株式会社 半导体器件
CN110828378A (zh) * 2018-08-14 2020-02-21 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN109411539A (zh) * 2018-10-26 2019-03-01 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备
CN110034015A (zh) * 2019-04-19 2019-07-19 中国科学院微电子研究所 一种纳米线围栅器件的形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021203899A1 (zh) * 2020-04-10 2021-10-14 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备
WO2021203901A1 (zh) * 2020-04-10 2021-10-14 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备

Also Published As

Publication number Publication date
KR20220163469A (ko) 2022-12-09
US20230223444A1 (en) 2023-07-13
CN111463287B (zh) 2024-02-27
EP4135052A1 (en) 2023-02-15
WO2021203899A1 (zh) 2021-10-14

Similar Documents

Publication Publication Date Title
CN111584486B (zh) 具有交错结构的半导体装置及其制造方法及电子设备
US11842931B2 (en) Semiconductor arrangement and method for manufacturing the same
US7394116B2 (en) Semiconductor device including a multi-channel fin field effect transistor including protruding active portions and method of fabricating the same
CN111048588B (zh) 半导体器件及其制造方法及包括该半导体器件的电子设备
CN111106111B (zh) 半导体装置及其制造方法及包括该半导体装置的电子设备
CN111106176B (zh) 半导体器件及其制造方法及包括该半导体器件的电子设备
EP4135052A1 (en) Semiconductor device, fabrication method for same, and electronic device comprising same
US20230135187A1 (en) Semiconductor device, method of manufacturing the same, and electronic apparatus including the same
US20230317838A1 (en) Nanowire/nanosheet device having self-aligned isolation portion and method of manufacturing the same, and electronic apparatus
US20230187560A1 (en) Semiconductor device having zigzag structure, method of manufacturing semiconductor device, and electronic device
US10109634B2 (en) Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
US11482627B2 (en) C-shaped active area semiconductor device, method of manufacturing the same and electronic device including the same
US11532756B2 (en) C-shaped active area semiconductor device, method of manufacturing the same and electronic device including the same
US20230163204A1 (en) Semiconductor device having u-shaped structure, method of manufacturing semiconductor device, and electronic device
US20240072173A1 (en) Vertical semiconductor device with body contact, method of manufacturing vertical semiconductor device with body contact, and electronic apparatus
CN115692475A (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant