CN115425080A - 一种晶体管及半导体器件 - Google Patents

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Abstract

本发明公开了一种晶体管及半导体器件，涉及半导体技术领域，用于解决半导体器件中环栅晶体管与另一具有较厚的栅介质层和/或栅极的晶体管的兼容性较差的问题，降低上述两种晶体管的集成难度。所述晶体管件包括：有源结构、隔离层和栅堆叠结构。其中，有源结构包括源区、漏区、以及位于源区和漏区之间的至少两层沟道层。至少两层沟道层分别与源区和漏区接触。相邻两层沟道层之间具有第一间隙。隔离层至少包括第一隔离层。第一隔离层至少填充满第一间隙。至少两层沟道层和隔离层构成第一鳍状结构。栅堆叠结构横跨在第一鳍状结构上。所述晶体管应用至半导体器件中。

Description

一种晶体管及半导体器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管及半导体器件。
背景技术
环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当半导体器件包括的各个晶体管采用环栅晶体管时可以提高半导体器件的工作性能。
但是，现有的半导体器件所包括的环栅晶体管与另一具有较厚的栅介质层和/或栅极的晶体管的兼容性较差，难以采用现有的制造方法实现上述两种晶体管的集成。
发明内容
本发明的目的在于提供一种晶体管及半导体器件，用于解决半导体器件中环栅晶体管与另一具有较厚的栅介质层和/或栅极的晶体管的兼容性较差的问题，降低上述两种晶体管的集成难度。
第一方面，本发明提供了一种晶体管，该晶体管包括：有源结构、隔离层和栅堆叠结构。其中，
上述有源结构包括源区、漏区、以及位于源区和漏区之间的至少两层沟道层。上述至少两层沟道层分别与源区和漏区接触。相邻两层沟道层之间具有第一间隙。隔离层至少包括第一隔离层。第一隔离层至少填充满第一间隙。至少两层沟道层和隔离层构成第一鳍状结构。上述栅堆叠结构横跨在第一鳍状结构上。
与现有技术相比，本发明提供的晶体管中，有源结构包括位于源区和漏区之间的至少两层沟道层。并且，相邻两层沟道层之间具有第一间隙。此时，上述至少两层沟道层中的至少一层沟道层在源区和漏区之间的设置方式类似于环栅晶体管中沟道所包括的纳米线或片在源区和漏区之间的设置方式。此外，本发明提供的晶体管还包括隔离层，且该隔离层至少包括第一隔离层。第一隔离层可以至少填充满上述第一间隙。在此情况下，在实际的应用过程中，可以采用环栅晶体管的制造方法制造本发明提供的晶体管，而去除牺牲层所释放的空间(该空间包括第一间隙)被上述隔离层填充满，使得本发明提供的晶体管所包括的栅堆叠结构仅横跨在由至少两层沟道层和隔离层构成的第一鳍状结构上，即本发明提供的晶体管所包括的栅堆叠结构的设置方式类似鳍式场效应晶体管所包括的栅堆叠结构的设置方式。在上述情况下，在以本发明提供的晶体管替代半导体器件中具有较厚的栅介质层和/或栅极的晶体管的情况下，因本发明提供的晶体管可以与常规环栅晶体管的制造工艺所兼容、且本发明提供的晶体管所包括的栅堆叠结构无须形成在由去除牺牲层所释放的空间内，从而可以解决现有技术中环栅晶体管与另一具有不同厚度的栅介质层和/或栅极的晶体管的兼容性差的问题，降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
第二方面，本发明还提供了一种半导体器件，该半导体器件包括第一方面及其各种实现方式提供的晶体管。
本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中器件结构为环栅晶体管、且栅介质层和/或栅极厚度不同的第一晶体管和第二晶体管集成后的结构示意图；
图2中(1)和(2)部分为本发明实施例中有源结构的两种结构沿沟道层的长度方向的断面示意图；
图3为本发明实施例提供的晶体管第一种结构沿沟道层的长度方向的断面示意图；
图4为本发明实施例提供的晶体管第一种结构沿沟道层的宽度方向的断面示意图；
图5为本发明实施例提供的晶体管第二种结构沿沟道层的长度方向的断面示意图；
图6为本发明实施例提供的晶体管第二种结构沿沟道层的宽度方向的断面示意图；
图7为本发明实施例提供的晶体管第三种结构沿沟道层的宽度方向的断面示意图；
图8为本发明实施例提供的晶体管第四种结构沿沟道层的长度方向的断面示意图；
图9为本发明实施例提供的晶体管第四种结构沿沟道层的宽度方向、且在第二隔离部处的断面示意图；
图10为本发明实施例提供的晶体管第四种结构沿沟道层的宽度方向、且在第一隔离部处的断面示意图；
图11为本发明实施例提供的晶体管第五种结构沿沟道层的长度方向的断面示意图；
图12为本发明实施例提供的晶体管第五种结构沿沟道层的宽度方向的断面示意图；
图13为本发明实施例提供的晶体管第六种结构沿沟道层的长度方向、且在第二隔离部处的断面示意图；
图14为本发明实施例提供的晶体管第六种结构沿沟道层的长度方向、且在第一隔离部处的断面示意图；
图15为本发明实施例提供的晶体管第六种结构沿沟道层的宽度方向的断面示意图；
图16为本发明实施例提供的晶体管第七种结构沿沟道层的宽度方向的断面示意图；
图17为本发明实施例提供的晶体管第七种结构沿沟道层的长度方向、且在第二隔离部和第三隔离部处的断面示意图；
图18为本发明实施例提供的晶体管第八种结构沿沟道层的长度方向的断面示意图；
图19为本发明实施例提供的晶体管第八种结构沿沟道层的宽度方向的断面示意图；
图20为本发明实施例提供的晶体管第九种结构沿沟道层的长度方向的断面示意图；
图21为本发明实施例提供的晶体管第九种结构沿沟道层的宽度方向的断面示意图；
图22为本发明实施例提供的晶体管第十种结构沿沟道层的长度方向、且在第二隔离部处的断面示意图；
图23为本发明实施例提供的晶体管第十种结构沿沟道层的长度方向、且在第一隔离部处的断面示意图；
图24为本发明实施例提供的晶体管第十种结构沿沟道层的宽度方向的断面示意图；
图25为本发明实施例提供的晶体管第十一种结构沿沟道层的宽度方向的断面示意图。
附图标记：1为半导体基底，2为有源结构，21为源区，22为漏区，23为沟道层，3为第一间隙，4为隔离层，41为第一隔离层，411为第一隔离部，412为第二隔离部，413为第三隔离部，42为第二隔离层，421为第四隔离部，422为第五隔离部，5为栅堆叠结构，51为栅介质层，52为栅极，6为第二间隙，7为浅槽隔离，8为侧墙，9为介电层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当半导体器件包括的各个晶体管采用环栅晶体管时可以提高半导体器件的工作性能。并且，现有的半导体器件中往往通过两个环栅晶体管具有不同厚度的栅介质层和/或栅极的方式来实现这两个环栅晶体管具有的阈值电压的绝对值不同(其中，为方便描述下文将具有较薄栅介质层和/或栅极的环栅晶体管成为第一环栅晶体管，并将具有较厚的栅介质层和/或栅极的环栅晶体管成为第二环栅晶体管)。但是，在上述情况下，难以采用现有的制造方法实现上述第一环栅晶体管和第二环栅晶体管的制造。
具体来说，在实际的应用过程中，为提高半导体器件的制造效率、以及降低制造成本，通常会采用结构类型相同的器件制造工艺，在同一半导体衬底上实现半导体器件包括的不同晶体管的制造。基于此，在实际的制造过程中，如图1所示，在同一半导体衬底上制造上述两个环栅晶体管时，因相邻纳米线或片之间的距离仅满足具有较薄栅介质层51和/或栅极52的第一环栅晶体管的结构要求，故在具有较小间距的相邻纳米线或片之间无法实现第二环栅晶体管包括的较厚的栅介质层51和/或栅极52的填充，导致第二环栅晶体管对应的阈值电压难以满足预设方案的要求，降低了半导体器件的良率和工作性能。
为了解决上述技术问题，本发明实施例提供了一种晶体管及半导体器件。其中，本发明实施例提供的晶体管可以与常规环栅晶体管的制造工艺所兼容、且本发明实施例提供的晶体管所包括的栅堆叠结构无须形成在由去除牺牲层所释放的空间内，因此以本发明实施例提供的晶体管替代半导体器件中具有较厚的栅介质层和/或栅极的晶体管时，可以降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
如图5和图6所示，本发明实施例提供了一种晶体管。该晶体管包括：有源结构2、隔离层和栅堆叠结构5。其中，上述有源结构2包括源区21、漏区22、以及位于源区21和漏区22之间的至少两层沟道层23。至少两层沟道层23分别与源区21和漏区22接触。相邻两层沟道层23之间具有第一间隙。上述隔离层4至少包括第一隔离层41。第一隔离层41至少填充满第一间隙。至少两层沟道层23和隔离层4构成第一鳍状结构。上述栅堆叠结构5横跨在第一鳍状结构上。
在实际的应用过程中，本发明实施例提供的晶体管可以包括半导体基底，以便于在半导体基底上实现晶体管所包括的有源结构、隔离层和栅堆叠结构的制造。该半导体基底的具体结构可以根据实际应用场景设置。例如：该半导体基底可以为硅衬底、锗硅衬底、锗衬底、绝缘体上硅衬底等其上未形成有其它结构的半导体衬底。又例如：若本发明实施例提供的晶体管应用至半导体器件包括的第二层或更高层的晶体管，则半导体基底可以包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介电层。在此情况下，半导体基底所包括的各部分的材质可以根据实际需求设置，只要能够应用至本发明实施例提供的晶体管中均可。
对于上述有源结构来说，有源结构包括的源区、漏区和至少两层沟道层的材质可以为硅、锗硅、锗或三五族化合物等半导体材料。具体的，源区和漏区的材质可以相同，也可以不同。其中，当源区和漏区的材质相同时，可以在统一操作步骤中同时形成源区和漏区，简化晶体管的制造过程。此外，上述至少两层沟道层的材质可以至少与源区和漏区中的一者的材质相同，也可以不同。例如：源区和漏区的材质可以为锗硅，至少两层沟道层的材质可以为锗硅、也可以为硅。再者，位于不同层的沟道层的材质可以相同，也可以不同。其中，当位于不同层的沟道层的材质相同时，可以降低选择性刻蚀牺牲层的难度，利于提高本发明实施例提供的晶体管与常规环栅晶体管的制造工艺之间的兼容性。
至于有源结构包括的沟道层的层数可以根据实际应用场景设置，此处不做具体限定。另外，如图2中(1)部分、以及图3和图4所示，有源结构2包括的所有沟道层23中位于底层的沟道层23可以与半导体基底1之间具有第二间隙6，并且第一隔离层41还填充满第二间隙6。此时，在采用常规环栅晶体管的制造工艺制造本发明实施例提供的晶体管时，可以通过在形成每层用于制造相应沟道层23的半导体材料层前沉积相应层牺牲层的方式来实现。或者，如图2中(2)部分、以及图5和图6所示，有源结构2包括的所有沟道层23中位于底层的沟道层23可以与半导体基底1接触。此时，在采用常规环栅晶体管的制造工艺制造本发明实施例提供的晶体管的过程中，可以通过直接在半导体基底1上沉积用于制造底层沟道层23的半导体材料层的方式来实现。
具体的，上述第一间隙和第二间隙的高度可以根据实际应用场景设置，此处不做具体限定。例如：第一间隙或第二间隙的高度可以为4nm至12nm。此外，在有源结构包括至少三层沟道层的情况下，位于不同层的第一间隙的高度可以相等，也可以不相等。其中，当位于不同层的第一间隙的高度相等时，在采用常规环栅晶体管的制造工艺制造本发明实施例提供的晶体管的过程中，位于相邻两层沟道层之间的牺牲层的高度也相等，从而可以防止因不同的牺牲层之间存在高度差导致不同牺牲层被完全刻蚀(或完全绝缘化)所需要的时间不同，确保位于被完全刻蚀(或完全绝缘化)所需时间较短的牺牲层两侧的沟道层不会被过度处理，提高采用常规环栅晶体管的制造工艺制造本发明实施例提供的晶体管的良率，利于提升本发明实施例提供的晶体管的电学性能。
至于有源结构包括的每层沟道层的规格也可以根据晶体管的导电类型、以及实际应用场景设置，此处不做具体限定。
例如：如图4所示，每层沟道层23的高宽比A的取值范围为：1:10≤A≤1:1。此时，每层沟道层23的高度小于等于宽度，使得沟道层23的结构类似于环栅晶体管所包括的纳米线或片的结构。基于此，因包括纳米片的沟道的晶向通常为[100]晶向。而[100]晶向的沟道利于传输电子，不利于传输空穴，因此在晶体管为NMOS晶体管时，可以通过适当减小每层沟道层23的高宽比的方式来提升NMOS晶体管的载流子迁移率。
又例如：如图7所示，每层沟道层23的高宽比A的取值范围为：1:1＜A≤10:1。此时，每层沟道层23的高度大于宽度，使得沟道层23的结构类似于鳍式场效应晶体管所包括的鳍状沟道的结构。基于此，因鳍式场效应晶体管所包括的鳍状沟道的晶向通常为[110]晶向。而[110]晶向的沟道利于传输空穴，不利于传输电子，因此在晶体管为PMOS晶体管时，可以通过适当增大每层沟道层23的高宽比的方式来提升PMOS晶体管的载流子迁移率。
另外，位于不同层的沟道层的高度可以相同。或者，至少有一层沟道层与另一层沟道层的高度不同。具体的，可以根据实际需求设置每层沟道层的高度。
对于上述隔离层来说，上述隔离层的材质为介电材料。该介电材料可以为二氧化硅、氮化硅等具有低介电常数的介电材料，也可以为二氧化铪、二氧化锆、二氧化钛、三氧化二铝等具有高介电常数的介电材料。另外，隔离层可以仅由一种介电材料制造形成，或者隔离层也可以由至少两种介电材料制造形成。例如：隔离层的材质可以包括二氧化硅、氮化硅、二氧化铪、二氧化锆、二氧化钛、三氧化二铝中的一种或多种。
至于隔离层所包括的第一隔离层的规格可以根据实际需求进行设置。如图3和图4所示，因第一隔离层41至少填充满第一间隙，故位于相邻沟道层23之间的第一隔离层41的高度等于相应层第一间隙的高度。此外，如图5和图6所示，在位于底层的沟道层23与半导体基底1之间具有第二间隙的情况下，位于底层的第一隔离层41的高度等于第二间隙的高度。例如：每层第一隔离层41的高度可以为4nm至12nm。此时，每层第一隔离层41的厚度适中，防止因第一隔离层41的厚度较大而导致制造该第一隔离层41的材料的浪费，降低制造成本。还可以防止因第一隔离层41的厚度较小而导致包括本发明实施例提供的晶体管的半导体器件，其包括的环栅晶体管中的栅极52不能完全填充，提高上述半导体器件的良率。
另外，在隔离层包括至少两层第一隔离层的情况下，位于不同层的第一隔离层的高度可以相同，也可以不相同。其中，位于不同层的第一隔离层的高度相同具有的有益效果可以参考前文所述的位于不同层的第一间隙的高度相等的有益效果分析，此处不再赘述。
对于栅堆叠结构来说，如图3至图6所示，栅堆叠结构5可以包括栅介质层51、以及位于栅介质层51上的栅极52。栅介质层51覆盖在第一鳍状结构的顶部、以及第一鳍状结构沿宽度方向的侧壁上。或者，栅介质层51还可以形成在半导体基底1暴露在栅极形成区的部分上。上述栅极形成区为栅堆叠结构5对应的区域。其中，上述栅介质层51的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的绝缘材料。栅极52的材质可以为多晶硅、TiN、TaN或TiSiN等导电材料。
在一些情况下，如图3至图6所示，上述晶体管还可以包括浅槽隔离7、侧墙8和介电层9中的至少一者。其中，上述浅槽隔离7形成在半导体基底1上，用于将半导体基底1具有的不同有源区21隔离开，防止漏电。浅槽隔离7的厚度可以根据实际情况设置。浅槽隔离7的材质可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。上述侧墙8至少形成在栅堆叠结构5沿长度方向(该方向平行于沟道层23的长度方向)的两侧，以将栅堆叠结构5包括的栅极52与后续形成的其它导电结构隔离开，提高晶体管的电学稳定性。侧墙8的材质可以为氧化硅或氮化硅等绝缘材料。上述介电层9覆盖在半导体基底1上、且其顶部与栅堆叠结构5的顶部平齐。在实际制造过程中，该介电层9的存在可以保护源区21和漏区22不受后续制造隔离层4等操作的影响，提高半导体器件的良率。介电层9的材质可以为氧化硅或氮化硅等绝缘材料。
由上述内容可知，如图3至图6所示，本发明实施例提供的晶体管中，有源结构2包括位于源区21和漏区22之间的至少两层沟道层23。并且，相邻两层沟道层23之间具有第一间隙。此时，上述至少两层沟道层23中的至少一层沟道层23在源区21和漏区22之间的设置方式类似于环栅晶体管中沟道所包括的纳米线或片在源区21和漏区22之间的设置方式。此外，本发明实施例提供的晶体管还包括隔离层4，且该隔离层4至少包括第一隔离层41。第一隔离层41可以至少填充满上述第一间隙。在此情况下，在实际的应用过程中，可以采用环栅晶体管的制造方法制造本发明实施例提供的晶体管，而去除牺牲层所释放的空间(该空间包括第一间隙3)被上述隔离层4填充满，使得本发明实施例提供的晶体管所包括的栅堆叠结构5仅横跨在由至少两层沟道层23和隔离层4构成的第一鳍状结构上，即本发明实施例提供的晶体管所包括的栅堆叠结构5的设置方式类似鳍式场效应晶体管所包括的栅堆叠结构5的设置方式。在上述情况下，在以本发明实施例提供的晶体管替代半导体器件中具有较厚的栅介质层51和/或栅极52的晶体管的情况下，因本发明实施例提供的晶体管可以与常规环栅晶体管的制造工艺所兼容、且本发明实施例提供的晶体管所包括的栅堆叠结构5无须形成在由去除牺牲层所释放的空间内，从而可以解决现有技术中环栅晶体管与另一具有不同厚度的栅介质层51和/或栅极52的晶体管的兼容性差的问题，降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
在实际的应用过程中，第一隔离层可以仅由一种材料制造形成，或者第一隔离层还可以由至少两种材料制造形成。具体的，在第一隔离层由至少两种材料形成的情况下，可以根据不同材质的隔离部之间的相对位置关系，将第一隔离层的结构至少分为以下三种：
第一种：如图8至图10所示，沿着平行于沟道层23的长度方向，第一隔离层41包括第一隔离部411、以及位于第一隔离部411两侧的第二隔离部412。第一隔离部411的材质与第二隔离部412的材质不同。
在该情况下，以采用常规环栅晶体管的制造工艺制造形成本发明实施例提供的晶体管为例进行说明。在实际的制造过程中，需要在半导体基底上形成用于制造至少两层沟道层的鳍状结构。该鳍状结构包括交替层叠设置的牺牲层和沟道材料层。其中，鳍状结构中位于顶层的膜层为沟道材料层。位于底层的膜层可以为沟道材料层，也可以为牺牲层。并且，沿着鳍状结构的长度方向，该鳍状结构包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的过渡区。在形成横跨在过渡区上的牺牲栅和侧墙后，需要去除鳍状结构位于源形成区和漏形成区的部分。此时，沿鳍状结构的长度方向，牺牲层位于过渡区内的部分暴露在外。然后，采用内侧墙工艺至少在相邻沟道层之间形成第二隔离部。在形成源区和漏区，并去除牺牲栅后，牺牲层的剩余部分暴露在外。最后，通过刻蚀和淀积工艺，或者通过氧化等绝缘处理工艺在牺牲层的剩余部分所在的位置形成第一隔离部。因第二隔离部和第一隔离部在不同的操作过程中形成，故二者的材质可以不同。
具体的，沿着平行于沟道层的长度方向，第一隔离部和每个第二隔离部的长度可以根据实际应用场景设置，此处不做具体限定。其中，由上述第一隔离部和第二隔离部的形成过程可知，第一隔离部和第二隔离部的长度与形成的凹口的长度、以及过渡区的长度有关。在晶体管的栅长固定的情况下，过渡区的长度也为定值。而凹口的长度可以根据需求设置，因此第一隔离部的长度可以大于、小于或等于每个第二隔离部的长度。第一隔离部的材质可以根据实际应用场景设置。例如：在采用刻蚀和淀积工艺形成第一隔离部的情况下，第一隔离部的材质可以为任一种与第二隔离部的材质不同的介电材料。而在采用氧化等绝缘处理工艺直接对牺牲层的剩余部分进行绝缘处理形成第一隔离部的情况下，第一隔离部的材质与牺牲层的材质和绝缘处理的工艺相关。例如：在牺牲层的材质为硅、且采用氧化处理方式形成第一隔离部的情况下，第一隔离部的材质为氧化硅。
至于第二隔离部的材质可以为任一项与第一隔离部的材质不同的介电材料。
第二种：如图11和图12所示，沿着平行于沟道层23的高度方向，第一隔离层41包括第一隔离部411、以及位于第一隔离部411两侧的第二隔离部412。第一隔离部411的材质与第二隔离部412的材质不同。
在实际的制造过程中，以采用常规环栅晶体管的制造工艺制造形成本发明实施例提供的晶体管为例进行说明。在去除牺牲栅后，位于栅极形成区内的牺牲层暴露在外。接着，如图2中的(1)和(2)部分所示，可以采用干法或湿法刻蚀工艺去除位于栅极形成区内的牺牲层，至少获得第一间隙3。然后可以采用原子层沉积等工艺，形成环绕在每层沟道层外周的第一隔离材料层。并在第一隔离材料层的外周沉积一层与其材质不同的第二隔离材料层。最后在沟道层的掩膜作用下，对第一隔离材料层和第二隔离材料层进行选择性刻蚀，使得第一隔离材料层的剩余部分形成第二隔离部，而第二隔离材料层的剩余部分形成第一隔离部。
在上述第二种情况下，由第一隔离部和第二隔离部的形成过程可知，用于制造第一隔离部和第二隔离部的材料层是采用沉积工艺制造形成，故第一隔离部和第二隔离部的材质可以为任意互不相同的两种介电材料，二者的材质分别与沟道层和牺牲层的材质无直接关系。例如：第一隔离部的材质为氧化硅，第二隔离部的材质为氧化钛。此外，至于第一隔离部和第二隔离部的高度，可以根据实际需求进行设置。其中，第一隔离部的高度可以大于、小于或等于第二隔离部的高度。
第三种：如图13至图15所示，沿着平行于沟道层23的宽度方向，第一隔离层41至少包括第一隔离部411、以及位于第一隔离部411两侧的第二隔离部412。第一隔离部411的材质与第二隔离部412的材质不同。
具体的，该第三种情况下，如图13至图15所示，第二隔离部412的高度可以等于第一隔离部411的高度。或者，如图16和图17所示，第二隔离部412的高度还可以小于第一隔离部411的高度。其中，当第二隔离部412的高度小于第一隔离部411的高度时，第一隔离层41还包括第三隔离部413。并且，沿平行于沟道层23的高度方向，第三隔离部413位于第二隔离部412的两侧。第三隔离部413的材质不同于第二隔离部412的材质。
在实际的制造过程中，可以将第三种情况对应的第一隔离层的形成过程细分为以下三种：
一、在采用常规环栅晶体管的制造工艺、且第二隔离部的高度等于第一隔离部的高度的情况下，如图2中的(1)和(2)部分所示，至少获得第一间隙3后，可以采用原子层沉积等工艺形成环绕在每层沟道层外周的第一隔离材料层。该第一隔离材料层位于相邻沟道层之间的部分将第一间隙填充满。在位于底层的沟道层与半导体基底之间具有第二间隙的情况下，第一隔离材料层也将第二间隙填充满。接着，在沟道层的掩膜作用下，对第一隔离材料层进行选择性刻蚀，使得第一隔离材料层的剩余部分仅位于第一间隙。或者，在位于底层的沟道层与半导体基底之间具有第二间隙的情况下，第一隔离材料层的剩余部分还填充满第二间隙。最后，沿着平行于沟道层的宽度方向，使第一隔离材料层的剩余部分相对于沟道层的侧壁向内凹入，形成凹口。并在凹口内形成第二隔离部。沿着平行于沟道层的宽度方向，第一隔离材料层位于两个第二隔离部之间的部分为第一隔离部。
其中，在该制造情况下，第一隔离部的材质与牺牲层的材质、以及绝缘处理的工艺相关。例如：在牺牲层为锗硅、且采用氧化方式形成第一隔离部的情况下，第一隔离部的材质包括氧化硅和氧化锗。而第二隔离部的材质可以是与第一隔离部的材质不同的任一种介电材料。
二、沿着平行于沟道层的宽度方向，去除牺牲层位于栅极形成区的过程中，保留部分牺牲层。接着采用氧化等绝缘处理工艺直接对牺牲层的剩余部分进行处理，形成第一隔离部。其中，在形成第一隔离部的过程中，沟道层暴露在外的部分也可能被绝缘处理，从而在沟道层暴露在外的部分上形成隔离材料层。形成该隔离材料层后，若第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)被填充满，则需要去除隔离材料层位于第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)之外的部分。隔离材料层剩余在第一间隙内的部分为第二隔离部。因沟道层与牺牲层的材质不同，故经上述绝缘等处理后获得的第一隔离部和第二隔离部的材质不同。
三、采用上述第二种制造情况形成上述隔离材料层后，若第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)未被填充满，还可以采用原子层沉积等工艺沉积另一层隔离材料层，以将第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)填充满。最后，去除这两层隔离材料层位于第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)之外的部分。其中，若这两层隔离材料层的材质相同，则第一隔离层仅包括第一隔离部和第二隔离部。若这两层隔离材料层的材质不同，则在后沉积的隔离材料层位于第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)内的部分形成第三隔离部。
其中，在上述二、三种情况下，第一隔离部和第二隔离部的材质可以为互不相同的任意两种介电材料。此外，第三隔离部的材质是与第二隔离部的材质不同的任一介电材料。第三隔离部的材质可以与第一隔离部的材质相同，也可以不同。
由上述内容可知，第一隔离层至少包括材质不同的第一隔离部和第二隔离部，并且第一隔离部和第二隔离部具有多种可能的相对位置关系。并且，每种位置关系所对应的第一隔离部和第二隔离部的制造过程不完全相同。基于此，可以根据不同应用场景的需求选择合适的第一隔离层的结构和制造过程，以提高本发明实施例提供的晶体管在不同应用场景中的适用性。
此外，在形成上述第一隔离层的过程中，均去除了相应介电材料位于第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)之外的部分，以使得晶体管满足实际应用场景中对具有较小绝对值的阈值电压的要求。例如：半导体器件包括的工作电压较低的核心晶体管。而在实际应用场景中若要求晶体管具有较大绝对值的阈值电压(例如：半导体器件包括的工作电压较高的输入/输出晶体管)，此时可以保留上述介电材料位于第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)之外的部分。基于此，如图18和图19所示，至少两层沟道层23和第一隔离层41构成第二鳍状结构。隔离层还包括覆盖在第二鳍状结构外周的第二隔离层42。栅堆叠结构5形成在第二隔离层42上。
其中，上述第二隔离层即为介电材料位于第一间隙(在具有第二间隙时，此处为第一间隙和第二间隙)之外的部分。通过上述对第一隔离部和第二隔离部的几种结构和制造过程描述可知，隔离层4所包括的第二隔离层42的材质可以仅由一种材质制造形成，参见图18和图19。或者，如图20至图25所示，第二隔离层42的材质还可以由至少两种材质制造形成。
具体的，当第二隔离部由至少两种材质制造形成时，如图20至图25所示，第二隔离层42包括第四隔离部421和第五隔离部422。第四隔离部421的材质和第五隔离部422的材质不同。第四隔离部421覆盖在第二鳍状结构的外周，且第四隔离部421与第一隔离层41的接触处具有镂空区域。第五隔离层形成在第四隔离层上、且填充满镂空区域。
具体的，上述第四隔离部和第五隔离部的材质可以参考前文所述的第一隔离部和第二隔离部(或第三隔离部)的材质，此处不再赘述。
本发明实施例还提供了一种半导体器件，该半导体器件包括上述实施例提供的晶体管。
具体的，该半导体器件可以为包括晶体管的任一半导体器件。该半导体器件可以仅包括一个晶体管，也可以包括多个晶体管。其中，在半导体器件包括多个晶体管的情况下，多个晶体管的导电类型可以相同，也可以至少有一个晶体管与其它晶体管的导电类型相反。另外，多个晶体管的阈值电压的绝对值可以相同，也可以不同。
在一种示例中，上述半导体器件可以包括第一晶体管和第二晶体管。第一晶体管和第二晶体管中的一者为上述实施例提供的晶体管、另一者为环栅晶体管。
具体的，半导体器件包括的第一晶体管和第二晶体管的个数可以根据实际应用场景设置。另外，第一晶体管和第二晶体管的阈值电压的绝对值也可以相同，也可以不同。其中，当第一晶体管和第二晶体管的阈值电压的绝对值不同时，第一晶体管和第二晶体管中阈值电压的绝对值较大的一者的栅介质层和/或栅极较厚。基于此，以本发明实施例提供的晶体管应用至具有较厚的栅介质层和/或栅极的晶体管的情况下，因本发明实施例提供的晶体管可以与常规环栅晶体管的制造工艺所兼容、且本发明实施例提供的晶体管所包括的栅堆叠结构无须形成在由去除牺牲层所释放的空间内，从而可以解决现有技术中环栅晶体管与另一具有不同厚度的栅介质层和/或栅极的晶体管的兼容性差的问题，降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
此外，第一晶体管和第二晶体管的导电类型可以相同，也可以相反。上述第一晶体管和第二晶体管具有的沟道层的材质可以相同，也可以不同。其中，在上述第一晶体管的导电类型和第二晶体管的导电类型相反、且第一晶体管和第二晶体管具有的沟道层的材质不同的情况下，在实际的应用过程中，可以制造第一晶体管包括的沟道层的沟道材料和制造第二晶体管包括的沟道层的沟道材料互为牺牲层。基于此，若以本发明实施例提供的晶体管应用至第一晶体管或第二晶体管中的一者，并以另一者的栅堆叠结构的尺寸确定本发明实施例提供的晶体管中沟道层的厚度的情况下，可以同时确保第一晶体管和第二晶体管的栅堆叠结构均满足工作要求，提高半导体器件的电学性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (15)

1.一种晶体管，其特征在于，包括：有源结构、隔离层和栅堆叠结构；其中，
所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的至少两层沟道层；所述至少两层沟道层分别与所述源区和所述漏区接触；相邻两层所述沟道层之间具有第一间隙；
所述隔离层至少包括第一隔离层；所述第一隔离层至少填充满所述第一间隙；所述至少两层沟道层和所述隔离层构成第一鳍状结构；
所述栅堆叠结构横跨在所述第一鳍状结构上。
2.根据权利要求1所述的晶体管，其特征在于，所述晶体管还包括半导体基底；
位于底层的所述沟道层与所述半导体基底接触；或，位于底层的所述沟道层与所述半导体基底之间具有第二间隙，所述第一隔离层还填充满所述第二间隙。
3.根据权利要求1或2所述的晶体管，其特征在于，沿着平行于所述沟道层的长度、宽度或高度方向，所述第一隔离层包括第一隔离部、以及位于所述第一隔离部两侧的第二隔离部；所述第一隔离部的材质与所述第二隔离部的材质不同。
4.根据权利要求3所述的晶体管，其特征在于，当所述第二隔离部位于所述第一隔离部沿平行于沟道层宽度方向的两侧时，所述第二隔离部的高度小于第一隔离部的高度；
所述第一隔离层还包括第三隔离部；沿平行于所述沟道层的高度方向，所述第三隔离部位于所述第二隔离部的两侧；所述第三隔离部的材质与所述第二隔离部的材质不同。
5.根据权利要求1或2所述的晶体管，其特征在于，每层所述第一隔离层的高度为4nm至12nm；和/或，
在所述隔离层包括至少两层所述第一隔离层的情况下，位于不同层的所述第一隔离层的高度相同。
6.根据权利要求1或2所述的晶体管，其特征在于，所述至少两层沟道层和所述第一隔离层构成第二鳍状结构；
所述隔离层还包括覆盖在所述第二鳍状结构外周的第二隔离层；
所述栅堆叠结构形成在第二隔离层上。
7.根据权利要求6所述的晶体管，其特征在于，所述第二隔离层包括第四隔离部和第五隔离部；所述第四隔离部的材质和所述第五隔离部的材质不同；
所述第四隔离部覆盖在所述第二鳍状结构的外周，且所述第四隔离部与所述第一隔离层的接触处具有镂空区域；所述第五隔离层形成在所述第四隔离层上、且填充满所述镂空区域。
8.根据权利要求1或2所述的晶体管，其特征在于，所述隔离层的材质包括二氧化硅、氮化硅、二氧化铪、二氧化锆、二氧化钛、三氧化二铝中的一种或多种。
9.根据权利要求1或2所述的晶体管，其特征在于，每层所述沟道层的高宽比A的取值范围为：1:10≤A≤1:1；或，
每层所述沟道层的高宽比A的取值范围为：1:1＜A≤10:1。
10.根据权利要求1或2所述的晶体管，其特征在于，位于不同层的所述沟道层的高度相同。
11.根据权利要求1或2所述的晶体管，其特征在于，至少有一层所述沟道层与另一层所述沟道层的高度不同。
12.一种半导体器件，其特征在于，包括如权利要求1～11任一项所述的晶体管。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件包括第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管中的一者为权利要求1～11任一项所述的晶体管、另一者为环栅晶体管。
14.根据权利要求13所述的半导体器件，其特征在于，所述第一晶体管的导电类型和所述第二晶体管的导电类型相反。
15.根据权利要求13或14所述的半导体器件，其特征在于，所述第一晶体管和所述第二晶体管包括的沟道层的材质不同。
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