CN115424933A - 一种晶体管及半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种晶体管及半导体器件的制造方法，涉及半导体技术领域，用于解决半导体器件中环栅晶体管与另一具有较厚的栅介质层和/或栅极的晶体管的兼容性较差的问题，降低上述两种晶体管的集成难度。所述晶体管的制造方法包括：提供一半导体基底。在半导体基底上形成有源结构和隔离层。有源结构包括源区、漏区、以及位于源区和漏区之间的至少两层沟道层。至少两层沟道层分别与源区和漏区接触。相邻两层沟道层之间具有第一间隙。隔离层至少包括第一隔离层。第一隔离层至少填充满第一间隙。至少两层沟道层和隔离层构成第一鳍状结构。形成横跨在第一鳍状结构上的栅堆叠结构。

Description

一种晶体管及半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管及半导体器件的制造方法。
背景技术
环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当半导体器件包括的各个晶体管采用环栅晶体管时可以提高半导体器件的工作性能。
但是，现有的半导体器件所包括的环栅晶体管与另一具有较厚的栅介质层和/或栅极的晶体管的兼容性较差，难以采用现有的制造方法实现上述两种晶体管的集成。
发明内容
本发明的目的在于提供一种晶体管及半导体器件的制造方法，用于解决半导体器件中环栅晶体管与另一具有较厚的栅介质层和/或栅极的晶体管的兼容性较差的问题，降低上述两种晶体管的集成难度。
第一方面，本发明提供了一种晶体管的制造方法，该晶体管的制造方法包括：
提供一半导体基底。
在半导体基底上形成有源结构和隔离层。有源结构包括源区、漏区、以及位于源区和漏区之间的至少两层沟道层。至少两层沟道层分别与源区和漏区接触。相邻两层沟道层之间具有第一间隙。隔离层至少包括第一隔离层。第一隔离层至少填充满第一间隙。至少两层沟道层和隔离层构成第一鳍状结构。
形成横跨在第一鳍状结构上的栅堆叠结构。
与现有技术相比，本发明提供的晶体管的制造方法中，在半导体基底上形成的有源结构包括位于源区和漏区之间的至少两层沟道层。并且，在相邻两层沟道层之间具有第一间隙。基于此，在环栅晶体管中的沟道包括至少两层纳米线或片的情况下，为便于形成环绕在每层纳米线或片外周的栅堆叠结构，相邻两层纳米线或片之间也设置有间隙，故上述有源结构包括的所有沟道层中的至少一层沟道层在源区和漏区之间的设置方式类似于环栅晶体管中沟道所包括的纳米线或片在源区和漏区之间的设置方式，使得本发明提供的晶体管的制造方法能够与环栅晶体管的制造工艺所兼容。
此外，本发明提供的晶体管的制造方法在形成栅堆叠结构之前，在半导体基底上还形成了隔离层，且该隔离层至少包括第一隔离层。第一隔离层可以至少填充满位于相邻沟道层之间的第一间隙。基于此，在实际的应用过程中，可以采用环栅晶体管的制造工艺在半导体基底上形成有源结构，而去除牺牲层所释放的区域被上述隔离层填充满，使得在有源结构和隔离层形成后所制造的栅堆叠结构仅横跨在由至少两层沟道层和隔离层构成的第一鳍状结构上，即本发明提供的晶体管的制造方法所形成的栅堆叠结构的设置方式类似于鳍式场效应晶体管所包括的栅堆叠结构的设置方式。在上述情况下，在通过本发明提供的晶体管的制造方法制造半导体器件中具有较厚的栅介质层和/或栅极的晶体管的情况下，因本发明提供的晶体管的制造方法可以与常规环栅晶体管的制造工艺所兼容、且本发明提供的晶体管的制造方法所形成的栅堆叠结构无须形成在由去除牺牲层所释放的区域内，从而可以解决现有技术中环栅晶体管与另一具有不同厚度的栅介质层和/或栅极的晶体管的兼容性差的问题，降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
第二方面，本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括第一方面及其各种实现方式提供的晶体管的制造方法。
本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中器件结构为环栅晶体管、且具有不同厚度的栅介质层和/或栅极的第一晶体管和第二晶体管集成后的结构断面示意图；
图2为本发明实施例提供的晶体管的制造方法流程图；
图3为本发明实施例中形成鳍条状结构后的第一种结构的示意图；
图4为本发明实施例中形成鳍条状结构后的第二种结构的示意图；
图5为本发明实施例中形成牺牲栅和侧墙后结构沿鳍条状结构的长度方向的断面示意图；
图6中的(1)和(2)部分为本发明实施例中去除鳍条状结构暴露在牺牲栅和侧墙外的部分后的两种结构沿沟道层长度方向的断面示意图；
图7中的(1)部分为本发明实施例中沿着鳍部的长度方向，选择性刻蚀牺牲层的两侧边缘区域后的结构断面示意图；图7中的(2)部分为本发明实施例中沿着鳍部的长度方向，全部去除牺牲层后的结构断面示意图；
图8中的(1)部分为沿着鳍部的长度方向，形成第一隔离部后的结构断面示意图；图8中的(2)部分为图7中的(2)部分所示结构在形成第一隔离层后的结构断面示意图；
图9为图8中的(1)部分所示结构在形成源区、漏区和介电层后的结构断面示意图；
图10为图9所示结构在去除牺牲层、以及去除牺牲层的剩余部分后的结构断面示意图；
图11为本发明实施例中形成隔离层后的第一种结构沿沟道层的长度方向的断面示意图；
图12为本发明实施例中形成隔离层后的第二种结构沿沟道层的长度方向的断面示意图；
图13为图8中的(2)部分所示结构在形成源区、漏区和介电层，并去除牺牲栅后结构沿沟道层的长度方向的断面示意图；
图14中的(1)和(2)部分为本发明实施例中在获得鳍部，并形成源区、漏区和介电层后的两种结构沿沟道层的长度方向的断面示意图；
图15中的(1)和(2)部分分别为图14中的(1)和(2)部分所示结构在去除牺牲栅和牺牲层后的两种结构沿沟道层的长度方向的断面示意图；
图16中的(1)部分为本发明实施例中形成隔离层后的第三种结构沿沟道层的长度方向的断面示意图；图16中的(2)部分为本发明实施例中形成隔离层后的第三种结构沿沟道层的宽度方向的断面示意图；
图17中的(1)部分为本发明实施例中形成隔离层后的第四种结构沿沟道层的长度方向的断面示意图；图17中的(2)部分为本发明实施例中形成隔离层后的第四种结构沿沟道层的宽度方向的断面示意图；
图18中的(1)部分为本发明实施例中形成隔离层后的第五种结构沿沟道层的长度方向的断面示意图；图18中的(2)部分为本发明实施例中形成隔离层后的第五种结构沿沟道层的宽度方向的断面示意图；
图19中的(1)部分为本发明实施例中形成隔离层后的第六种结构沿沟道层的长度方向的断面示意图；图19中的(2)部分为本发明实施例中形成隔离层后的第六种结构沿沟道层的宽度方向的断面示意图；
图20中的(1)部分为本发明实施例中形成隔离层后的第七种结构沿沟道层的长度方向、且在第二隔离部处的断面示意图；图20中的(2)部分为本发明实施例中形成隔离层后的第七种结构沿沟道层的长度方向、且在第一隔离部处的断面示意图；图20中的(3)部分为本发明实施例中形成隔离层后的第七种结构沿沟道层的宽度方向的断面示意图；
图21中的(1)部分为本发明实施例中形成隔离层后的第八种结构沿沟道层的长度方向、且在第二隔离部处的断面示意图；图21中的(2)部分为本发明实施例中形成隔离层后的第八种结构沿沟道层的长度方向、且在第一隔离部处的断面示意图；图21中的(3)部分为本发明实施例中形成隔离层后的第八种结构沿沟道层的宽度方向的断面示意图；
图22中的(1)部分为本发明实施例中形成隔离层后的第九种结构沿沟道层的长度方向的断面示意图；图22中的(2)部分为本发明实施例中形成隔离层后的第九种结构沿沟道层的宽度方向的断面示意图；
图23中的(1)部分为本发明实施例中形成隔离层后的第十种结构沿沟道层的长度方向的断面示意图；图23中的(2)部分为本发明实施例中形成隔离层后的第十种结构沿沟道层的宽度方向的断面示意图；
图24中的(1)部分为本发明实施例中形成栅堆叠结构后的第一种结构沿沟道层的长度方向的断面示意图；图24中的(2)部分为本发明实施例中形成栅堆叠结构后的第一种结构沿沟道层的宽度方向的断面示意图；
图25中的(1)部分为本发明实施例中形成栅堆叠结构后的第二种结构沿沟道层的长度方向的断面示意图；图25中的(2)部分为本发明实施例中形成栅堆叠结构后的第二种结构沿沟道层的宽度方向的断面示意图；
图26为本发明实施例中形成栅堆叠结构后的第三种结构沿沟道层的宽度方向的断面示意图。
附图标记：11为半导体基底，12为鳍条状结构，13为浅槽隔离，14为牺牲栅，15为侧墙，16为鳍部，17为牺牲层，18为有源结构，181为源区，182为漏区，183为沟道层，19为第一间隙，20为第二间隙，21为隔离层，211为第一隔离层，2111为第一隔离部，2112为第二隔离部，2113为第三隔离部，212为第二隔离层，2121为第四隔离部，2122为第五隔离部，22为介电层，23为栅堆叠结构，231为栅介质层，232为栅极。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当半导体器件包括的各个晶体管采用环栅晶体管时可以提高半导体器件的工作性能。并且，现有的半导体器件中往往通过两个环栅晶体管具有不同厚度的栅介质层和/或栅极的方式来实现这两个环栅晶体管具有的阈值电压的绝对值不同(其中，为方便描述下文将具有较薄栅介质层和/或栅极的环栅晶体管成为第一环栅晶体管，并将具有较厚的栅介质层和/或栅极的环栅晶体管成为第二环栅晶体管)。但是，在上述情况下，难以采用现有的制造方法实现上述第一环栅晶体管和第二环栅晶体管的制造。
具体来说，在实际的应用过程中，为提高半导体器件的制造效率、以及降低制造成本，通常会采用结构类型相同的器件制造工艺，在同一半导体衬底上实现半导体器件包括的不同晶体管的制造。基于此，在实际的制造过程中，如图1所示，在同一半导体衬底上制造上述两个环栅晶体管时，因相邻纳米线或片之间的距离仅满足具有较薄栅介质层231和/或栅极232的第一环栅晶体管的结构要求，故在具有较小间距的相邻纳米线或片之间无法实现第二环栅晶体管包括的较厚的栅介质层231和/或栅极232的填充，导致第二环栅晶体管对应的阈值电压难以满足预设方案的要求，降低了半导体器件的良率和工作性能。
为了解决上述技术问题，本发明实施例提供了一种晶体管及半导体器件的制造方法。其中，本发明实施例提供的晶体管的制造方法可以与常规环栅晶体管的制造工艺所兼容、且本发明实施例提供的晶体管的制造方法所制造的栅堆叠结构无须形成在由去除牺牲层所释放的区域内，因此通过本发明实施例提供的晶体管的制造方法制造半导体器件中具有较厚的栅介质层和/或栅极的晶体管时，可以降低半导体器件中环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
如图2所示，本发明实施例提供了一种晶体管的制造方法。下文将根据图3至图26示出的操作的立体图或断面图，对制造过程进行描述。具体的，该晶体管的制造方法包括：
首先，提供一半导体基底。
具体来说，上述半导体基底的具体结构可以根据实际应用场景设置。例如：该半导体基底可以为硅衬底、锗硅衬底、锗衬底、绝缘体上硅衬底等其上未形成有其它结构的半导体衬底。又例如：若通过本发明实施例提供的晶体管制造方法制造半导体器件包括的第二层或更高层的晶体管，则半导体基底可以包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介电层。在此情况下，半导体基底所包括的各部分的材质可以根据实际需求设置，只要能够应用至本发明实施例提供的晶体管的制造方法中均可。
如图9至图23中的(1)和(2)部分所示，在半导体基底11上形成有源结构18和隔离层21。有源结构18包括源区181、漏区182、以及位于源区181和漏区182之间的至少两层沟道层183。至少两层沟道层183分别与源区181和漏区182接触。相邻两层沟道层183之间具有第一间隙19。隔离层21至少包括第一隔离层211。第一隔离层211至少填充满第一间隙19。至少两层沟道层183和隔离层21构成第一鳍状结构。
具体来说，上述有源结构包括的源区、漏区和至少两层沟道层的材质可以为硅、锗硅、锗或三五族化合物等半导体材料。具体的，源区和漏区的材质可以相同，也可以不同。其中，当源区和漏区的材质相同时，可以在统一操作步骤中同时形成源区和漏区，以简化本发明实施例提供的晶体管的制造方法。此外，上述至少两层沟道层的材质可以至少与源区和漏区中的一者的材质相同，也可以不同。例如：源区和漏区的材质可以为锗硅，至少两层沟道层的材质可以为锗硅、也可以为硅。再者，位于不同层的沟道层的材质可以相同，也可以不同。其中，当位于不同层的沟道层的材质相同时，可以降低选择性刻蚀牺牲层的难度，利于提高本发明实施例提供的晶体管的制造方法与常规环栅晶体管的制造工艺之间的兼容性。
至于有源结构包括的沟道层的层数可以根据实际应用场景设置，此处不做具体限定。另外，如图15中(1)部分所示，有源结构18包括的所有沟道层183中位于底层的沟道层183与半导体基底11之间可以具有第二间隙20。此时，第一隔离层还填充满第二间隙20。或者，如图15中(2)部分所示，有源结构18包括的所有沟道层183中位于底层的沟道层183可以与半导体基底11接触。此时，第一隔离层仅填充满第一间隙19。其中，至少两层沟道层中位于底层的沟道层是否与半导体基底接触可以根据实际应用场景确定。例如：在采用常规环栅晶体管的制造工艺在半导体基底上形成环栅晶体管的同时，采用本发明实施例提供的晶体管的制造方法在同一半导体基底上形成晶体管时，上述有源结构中位于底层的沟道与半导体基底之间具有第二间隙。
具体的，上述第一间隙和第二间隙的高度可以根据实际应用场景设置，此处不做具体限定。例如：第一间隙或第二间隙的高度可以为4nm至12nm。此外，在有源结构包括至少三层沟道层的情况下，位于不同层的第一间隙的高度可以相等，也可以不相等。其中，当位于不同层的第一间隙的高度相等时，在制造上述有源结构的过程中，位于相邻两层沟道层之间的牺牲层的高度也相等，从而可以防止因不同的牺牲层之间存在高度差导致不同牺牲层被完全刻蚀(或完全氧化)所需要的时间不同，确保位于被完全刻蚀(或完全氧化)所需时间较短的牺牲层两侧的沟道层不会被过度处理，提高采用本发明实施例提供的制造方法制造形成的晶体管的良率，进而利于提升采用本发明实施例提供的制造方法形成的晶体管的电学性能。
至于有源结构包括的每层沟道层的规格也可以根据所制造的晶体管的导电类型、以及实际应用场景设置，此处不做具体限定。
例如：如图24和图25中的(1)和(2)部分所示，每层沟道层183的高宽比A的取值范围为：1:10≤A≤1:1。此时，每层沟道层183的高度小于等于宽度，使得沟道层183的结构类似于环栅晶体管所包括的纳米线或片的结构。基于此，因包括纳米片的沟道的晶向通常为[100]晶向。而[100]晶向的沟道利于传输电子，不利于传输空穴，因此在所制造的晶体管为NMOS晶体管时，可以将每层沟道层183的高宽比A的取值范围设置为1:10≤A≤1:1，以提升所制造的NMOS晶体管的载流子迁移率。
又例如：如图26所示，每层沟道层183的高宽比A的取值范围为：1:1＜A≤10:1。此时，每层沟道层183的高度大于宽度，使得沟道层183的结构类似于鳍式场效应晶体管所包括的鳍状沟道的结构。基于此，因鳍式场效应晶体管所包括的鳍状沟道的晶向通常为[110]晶向。而[110]晶向的沟道利于传输空穴，不利于传输电子，因此在所制造的晶体管为PMOS晶体管时，可以将每层沟道层183的高宽比A的取值范围设置为1:1＜A≤10:1，以提升所制造的PMOS晶体管的载流子迁移率。
另外，位于不同层的沟道层的高度可以相同。或者，至少有一层沟道层与另一层沟道层的高度不同。具体的，可以根据实际需求设置每层沟道层的高度。
对于上述隔离层来说，上述隔离层的材质为介电材料。该介电材料可以为二氧化硅、氮化硅等具有低介电常数的介电材料，也可以为二氧化铪、二氧化锆、二氧化钛、三氧化二铝等具有高介电常数的介电材料。另外，隔离层可以仅由一种介电材料制造形成，或者隔离层也可以由至少两种介电材料制造形成。例如：隔离层的材质可以包括二氧化硅、氮化硅、二氧化铪、二氧化锆、二氧化钛和三氧化二铝中的一种或多种。
至于隔离层所包括的第一隔离层的规格可以根据实际需求进行设置。如图17中的(1)和(2)部分所示，因第一隔离层211至少填充满第一间隙，故位于相邻沟道层183之间的第一隔离层211的高度等于相应层第一间隙的高度。此外，如图17中的(1)和(2)部分所示，在位于底层的沟道层183与半导体基底11之间具有第二间隙的情况下，位于底层的第一隔离层211的高度等于第二间隙的高度。例如：每层第一隔离层211的高度可以为4nm至12nm。此时，每层第一隔离层211的厚度适中，防止因第一隔离层211的厚度较大而导致制造该第一隔离层211的材料的浪费，降低制造成本。还可以防止因第一隔离层211的厚度较小而导致包括本发明实施例所制造的晶体管的半导体器件，其还包括的环栅晶体管中的栅极不能完全填充，提高上述半导体器件的良率。
另外，在隔离层包括至少两层第一隔离层的情况下，位于不同层的第一隔离层的高度可以相同，也可以不相同。其中，位于不同层的第一隔离层的高度相同具有的有益效果可以参考前文所述的位于不同层的第一间隙的高度相等的有益效果分析，此处不再赘述。
在实际的应用过程中，上述有源结构和隔离层的形成顺序可以根据隔离层所包括的第一隔离层具有的结构、第一隔离层具有的各结构的材质、以及实际应用场景确定。
在一种示例中，上述在半导体基底上形成隔离层包括以下步骤：如图6中的(1)和(2)部分所示，在半导体基底11上至少形成鳍部16。鳍部16包括至少一层牺牲层17和至少两层沟道层183。沿着半导体基底11的厚度方向，牺牲层17和沟道层183交替层叠设置。鳍部16中位于顶层的膜层为沟道层183。如图7中的(1)和(2)部分至图23中的(1)和(2)部分所示，对每层牺牲层17进行第一绝缘处理，以至少形成第一隔离层211。
具体的，上述鳍部中位于底层的膜层可以根据有源结构中位于底层的沟道层与半导体基底之间的位置关系确定。例如：如图15中(1)部分所示，在有源结构18中位于底层的沟道层183与半导体基底11之间具有第二间隙20的情况下，如图6中的(1)部分所示，因牺牲层17为用于形成第一间隙和第二间隙而预先形成的膜层，故鳍部16中位于底层的膜层为牺牲层17。每层牺牲层17的厚度可以相应层第一间隙或第二间隙的高度确定。又例如：如图15中(2)部分所示，在有源结构18中位于底层的沟道层183与半导体基底11相接触的情况下，如图6中的(2)部分所示，鳍部16中位于底层的膜层为沟道层183。每层牺牲层17的厚度可以根据相应层第一间隙19的高度确定。例如：牺牲层17的厚度可以为4nm至12nm。
另外，牺牲层的材质可以是任一种与沟道层的材质不同的半导体材料。具体的，牺牲层的材质与沟道层的材质之间的差异可以根据进行第一绝缘处理的工艺所确定，以在对牺牲层进行第一绝缘处理的过程中不会对沟道层造成影响，或者沟道层受到的影响较小，利于确保所制造的晶体管具有稳定的电学性能。
在实际的应用过程中，可以采用外延生长等工艺在半导体基底上形成用于制造牺牲层和沟道层的牺牲材料层和沟道材料层。接着可以采用光刻和刻蚀等工艺，自位于顶层的沟道材料层向下刻蚀至半导体基底，形成鳍结构。其中，半导体基底被刻蚀的深度等于后续形成的浅槽隔离的高度。然后，如图3和图4所示，在半导体基底11暴露在鳍结构之外的部分上形成浅槽隔离13，以限定半导体基底11具有的有源区，防止漏电。另外，鳍结构暴露在浅槽隔离13之外的部分为鳍条状结构12。并且，沿着鳍条状结构12的长度方向，鳍条状结构12包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的过渡区。如图5所示，可以采用沉积和刻蚀等工艺，形成横跨在鳍条状结构12包括的过渡区上的牺牲栅14和侧墙15。侧墙15至少位于牺牲栅14沿长度方向(牺牲栅14的长度方向平行于鳍条状结构12的长度方向)的两侧。最后，如图6中的(1)和(2)部分所示，可以在牺牲层17和侧墙15的掩膜作用下，采用湿法或干法刻蚀等工艺去除鳍条状结构位于源形成区和漏形成区的部分，以使得鳍条状结构位于过渡区内的部分形成鳍部16。此时，鳍部16沿长度方向的两侧暴露在外。
需要说明的是，为便于本领域技术人员实施本发明实施例提供的晶体管的制造方法，上述鳍部的形成过程是以采用后栅工艺制造晶体管包括的栅堆叠结构为例进行说明，并不代表本发明实施例提供的晶体管的制造方法仅可以采用该后栅工艺形成栅堆叠结构、以及并不代表仅可以采用上述方式形成鳍部。
另外，在形成上述鳍部后，对每层牺牲层进行第一绝缘处理所采用的工艺可以根据牺牲层的材质、以及实际应用场景确定，只要能够至少在牺牲层所在区域形成第一隔离层均可。具体的，可以根据第一绝缘处理所采用工艺的不同，将隔离层的形成情况至少分为以下几种：
第一种、上述对每层牺牲层进行第一绝缘处理可以包括步骤：如图16中的(1)和(2)部分所示，采用氧化工艺对每层牺牲层进行第一绝缘处理，以使得每层牺牲层形成第一隔离层211。
在实际的应用过程中，可以是在形成鳍部后，并在形成源区和漏区前，采用氧化工艺对每层牺牲层进行第一绝缘处理。或者，如图16中的(1)和(2)部分所示，还可以是在去除牺牲栅后，并在形成栅堆叠结构前，采用氧化工艺对每层牺牲层进行第一绝缘处理。其中，氧化工艺所采用的方式、以及氧化工艺的氧化条件可以根据牺牲层的材质和规格进行确定，此处不做具体限定。
另外，在采用氧化工艺对每层牺牲层进行第一绝缘处理的过程中，可能会使得沟道层暴露在牺牲层之外的表面被氧化，从而在沟道层暴露在外的表面上形成隔离材料层。其中，若该隔离材料层未形成在沟道层沿长度方向的两侧、且实际应用场景中需要晶体管具有较大的绝对值的阈值电压，则可以保留隔离材料层，该隔离材料层形成第二隔离层。此时，隔离层由第一隔离层和第二隔离层构成。若该隔离材料层包括形成在沟道层沿长度方向两侧的部分和/或实际应用场景中需要晶体管具有较小的绝对值的阈值电压，则在进行第一绝缘处理后还需要去除隔离材料层。此时，仅会在每层牺牲层所在的区域形成第一隔离层。隔离层仅由第一隔离层构成。
再者，在第一种情况下，隔离层的材质包括牺牲层材质的氧化物。例如：在牺牲层的材质为硅的情况下，隔离层的材质包括氧化硅。当隔离层还包括第二隔离层时，隔离层的材质还包括沟道层材质的氧化物。例如：在沟道层的材质为锗硅、牺牲层的材质为硅的情况下，隔离层的材质包括氧化锗和氧化硅。
第二种、上述对每层牺牲层进行第一绝缘处理可以包括以下步骤：如图7中(2)部分、以及图15中的(1)和(2)部分所示，去除每层牺牲层。如图7中的(1)和(2)部分和图19中的(1)和(2)部分所示，在去除每层牺牲层所释放的区域内填充满第一隔离层211。
在实际的应用过程中，如图6中的(1)和(2)部分所示，在半导体基底11上形成鳍部16、以及横跨在鳍部16上的牺牲栅14和侧墙15的情况下，如图7中(2)部分所示，可以在形成鳍部16后，并在形成源区和漏区前，去除每层牺牲层。接着，采用化学气相沉积等工艺形成填充在去除每层牺牲层所释放的区域内、以及覆盖在已形成结构外周上的隔离材料层。最后，如图8中的(2)部分所示，去除隔离材料层位于去除牺牲层所释放区域之外的部分，使得隔离材料层的剩余部分形成第一隔离层211。此时，隔离层仅由第一隔离层211构成。另外，该情况下，在对每层牺牲层进行第一绝缘处理后，并且在形成横跨在第一鳍状结构上的栅堆叠结构前，晶体管的制造方法还包括以下步骤：可以采用外延生长等工艺，在鳍部沿长度方向的两侧分别形成源区181和漏区182，获得有源结构18。如图13所示，采用干法或湿法刻蚀等工艺，去除牺牲栅。
或者，如图6中的(1)和(2)部分所示，在半导体基底11上形成鳍部16、以及横跨在鳍部16上的牺牲栅14和侧墙15的情况下，如图14中的(1)和(2)部分所示，在进行第一绝缘处理前，可以采用外延生长等工艺先在鳍部沿长度方向的两侧分别形成源区181和漏区182，获得有源结构18。并采用干法或湿法刻蚀等工艺，去除牺牲栅。此时，鳍部被牺牲栅覆盖的部分暴露在外。接着，如图15中的(1)和(2)部分所示，可以干法或湿法刻蚀工艺去除牺牲层。如图16中的(1)和(2)部分所示，采用化学气相沉积等工艺形成填充在去除每层牺牲层所释放的区域内、以及覆盖在沟道层183上的隔离材料层。其中，如图16中的(1)和(2)部分所示，若实际应用场景中需要晶体管具有较大的绝对值的阈值电压，则可以保留隔离材料层覆盖在沟道层183上的部分，该部分形成第二隔离层212。此时，隔离层21由第一隔离层211和第二隔离层212构成。如图17中的(1)和(2)部分所示，若实际应用场景中需要晶体管具有较小的绝对值的阈值电压，则在进行第一绝缘处理后还需要去除隔离材料层覆盖在沟道层183外周的部分。此时，仅会在每层牺牲层所在的区域形成第一隔离层211。隔离层仅由第一隔离层211构成。
具体的，在第二种情况下，牺牲层的材质和沟道层的材质之间需要具有一定的刻蚀选择比，以防止在去除牺牲层过程中沟道层受到刻蚀和清洗等操作的影响。例如：沟道层的材质可以为Si1-xGex，牺牲层的材质可以为Si1-yGey。其中，0≤x≤1，0≤y≤1，∣x-y∣≥0.2。
另外，隔离层至少采用沉积工艺形成，故可以根据实际需求选择合适的隔离材料制造隔离层，此处不做具体限定。示例性的，若在去除牺牲栅和牺牲层后，在沉积上述隔离材料层的过程中，先沉积一层环绕在沟道层外周的第一材料层。位于相邻两层沟道层之间的第一材料层为将第一间隙填充满。接着在第一材料层上，沉积一层与第一材料层材质不同的第二材料层。第一材料层和第二材料层构成隔离材料层。此时，如图18和图19中的(1)和(2)部分所示，第一隔离层211包括第一隔离部2111和第二隔离部2112。沿着鳍部16的高度方向，第一隔离部2111位于第二隔离部2112的两侧。第一隔离部2111的材质不同于第二隔离部2112的材质。第一隔离部2111为上述第一材料层位于第一间隙或第二间隙内的部分。第二隔离部2112为上述第二材料层位于第一间隙或第二间隙内的部分。
第三种、至少采用刻蚀工艺和氧化工艺相结合的方式对牺牲层进行第一绝缘处理。具体的，采用刻蚀工艺对牺牲层的刻蚀的顺序可以根据实际应用场景设置。
在一种示例中，如图6中的(1)和(2)部分所示，在半导体基底11上形成鳍部16、以及横跨在鳍部16上的牺牲栅14和侧墙15的情况下，上述对每层牺牲层进行第一绝缘处理可以包括以下步骤：如图7中的(1)部分所示，沿着鳍部16的长度方向，对每层牺牲层17的两侧边缘区域进行选择性刻蚀，以使得每层牺牲层17的剩余部分的侧壁相对于沟道层183的侧壁向内凹入，形成凹口。如图8中的(1)所示，在凹口内填充满第一隔离部2111。接着，去除牺牲栅。如图12所示，对牺牲层的剩余部分进行第二绝缘处理，以至少在位于同一层的两个第一隔离部2111之间填充满第二隔离部2112。第一隔离部2111和第二隔离部2112构成第一隔离层211。
在实际的应用过程中，可以采用类似于常规环栅晶体管的内侧墙工艺形成上述凹口，并在凹口内填充满第一隔离部。沿着鳍部的长度方向，上述第一隔离部的长度可以根据实际应用场景设置，此处不做具体限定。在去除牺牲栅后，牺牲层的剩余部分暴露在外，可以采用直接氧化的方式对牺牲层的剩余进行第二绝缘处理，将牺牲层的剩余部分氧化为第二隔离部。或者，也可以采用刻蚀工艺去除牺牲层的剩余部分，再采用沉积工艺在位于同一层的两个第一隔离部之间填充满第二隔离部。其中，上述第一隔离部和第二隔离部的材质可以相同，也可以不同。
另外，在进行上述第二绝缘处理的过程中，不仅形成了第二隔离层，在沟道层暴露在第一隔离层之外的部分上形成隔离材料层。如前文所述，若实际应用场景中需要晶体管具有较大的绝对值的阈值电压，则可以保留隔离材料层覆盖在沟道层上的部分，该部分形成第二隔离层212。此时，隔离层由第一隔离层211和第二隔离层212构成，参见图11。若实际应用场景中需要晶体管具有较小的绝对值的阈值电压，则在进行第一绝缘处理后还需要去除隔离材料层覆盖在沟道层183外周的部分。此时，仅会在每层牺牲层所在的区域形成第一隔离层211。隔离层仅由第一隔离层211构成，参见图12。
在另一种示例中，上述对每层牺牲层进行第一绝缘处理可以包括以下步骤：沿着鳍部的宽度方向，对每层牺牲层的两侧边缘区域进行选择性刻蚀，以使得每层牺牲层的剩余部分的侧壁相对于沟道层的侧壁向内凹入，形成凹口。接着，采用氧化工艺对每层牺牲层的剩余部分进行第二绝缘处理，以使得每层牺牲层的剩余部分形成第一隔离部。并至少在凹口内形成第二隔离部。第二隔离部的材质不同于第一隔离部的材质。第一隔离层包括第一隔离部和第二隔离部。
具体的，如图21中的(1)、(2)和(3)部分所示，上述第二隔离部2112可以填充满凹口。或者，上述第二隔离部未将凹口填充满。在此情况下，上述至少在凹口内形成第二隔离部为：如图23中的(1)和(2)部分所示，至少在凹口内形成第二隔离部2112和第三隔离部2113。沿着鳍部16的高度方向，第二隔离部2112位于第三隔离部2113的两侧。第二隔离部2112的材质不同于第一隔离部2111的材质。第三隔离部2113的材质不同于第二隔离部2112的材质。
在实际的应用过程中，以在半导体基底上形成鳍部、以及横跨在鳍部上的牺牲栅和侧墙为例进行说明。在形成源区和漏区，并去除牺牲栅后，牺牲层暴露在外。基于此，可以采用干法或湿法刻蚀工艺，并沿着鳍部的宽度方向，对每层牺牲层的两侧边缘区域进行选择性刻蚀，形成凹口。此时，至少在相邻两层沟道层之间还存在部分牺牲层。接着，可以采用氧化工艺对牺牲层的剩余部分进行第二绝缘化处理，形成第一隔离部。其中，在进行第二绝缘处理的过程中，可能在沟道层暴露在牺牲层的剩余部分之外的表面形成沟道氧化层。如图20中的(1)至(3)部分所示，若该沟道氧化层的厚度较大，其位于凹口内的部分可以将凹口填充满，则沟道氧化层位于凹口内的部分为第二隔离部2112。若该沟道氧化层的厚度较小，则采用沉积工艺在沟道氧化层上形成了一层隔离材料层。该隔离材料层和沟道氧化层位于凹口内的部分共同将凹口填充满。其中，如图20中的(1)至(3)部分所示，若该隔离材料层的材质与沟道氧化层的材质相同，则隔离材料层和沟道氧化层位于凹口内的部分共同构成第二隔离部2112。如图22中的(1)和(2)部分所示，若该隔离材料层的材质与沟道氧化层的材质不同，则沟道氧化层位于凹口内的部分为第二隔离部2112，隔离材料层位于凹口内的部分为第三隔离部2113。
另外，在该示例中，第一隔离部的材质为牺牲层材质的氧化物，第二隔离部的材质为沟道层材质的氧化物。第三隔离部的材质可以是与第二隔离部的材质不同的任一种隔离材料。
再者，在该示例中，如图20中的(1)至(3)部分所示，在凹口内形成第二隔离部2112的过程中，沟道材料层还形成在了沟道层183暴露在第一隔离层211之外的部分上。或者，如图22中的(1)至(3)部分所示，在凹口内形成第二隔离部2112和第三隔离部2113的过程中，沟道材料层和隔离材料层还形成在了沟道层183暴露第一隔离层211之外的部分上。如前文所述，若实际应用场景中需要晶体管具有较大的绝对值的阈值电压，则可以保留沟道氧化层(在包括隔离材料层时，需要保留沟道氧化层和隔离材料层)覆盖在沟道层183上的部分，该部分形成第二隔离层212。此时，隔离层由第一隔离层211和第二隔离层212构成。如图21中的(1)至(3)部分、以及图23中的(1)和(2)部分所示，若实际应用场景中需要晶体管具有较小的绝对值的阈值电压，则在进行第一绝缘处理后还需要去除沟道氧化层(在包括隔离材料层时，需要去除沟道氧化层和隔离材料层)覆盖在沟道层183外周的部分。此时，仅会在每层牺牲层所在的区域形成第一隔离层211。隔离层仅由第一隔离层211构成。
由上述内容可知，在第一隔离层和至少两层沟道层构成第二鳍状结构的情况下，上述对牺牲层进行第一绝缘处理时，晶体管的制造方法还包括步骤：形成覆盖在第二鳍状结构外周的隔离材料层。其中，若实际应用场景中需要晶体管具有较小的绝对值的阈值电压，则对牺牲层进行第一绝缘处理后，形成横跨在第一鳍状结构上的栅堆叠结构前，晶体管的制造方法还包括步骤：去除隔离材料层。具体的，可以采用原子层刻蚀或反应离子刻蚀等工艺，去除隔离材料层。
或者，若实际应用场景中需要晶体管具有较大的绝对值的阈值电压，则上述对牺牲层进行第一绝缘处理后；或，如图11、图16和图18中(1)和(2)部分、图20中的(1)、(2)和(3)部分、以及图22中的(1)和(2)部分所示，对牺牲层进行第一绝缘处理时，晶体管的制造方法还包括步骤：形成覆盖在第二鳍状结构外周的第二隔离层212。第一隔离层211和第二隔离层212构成隔离层21。具体的，该第二隔离层212的材质可以参考前文。例如：如图11、图16中的(1)和(2)部分、以及图20中的(1)至(3)部分所示，第二隔离层212可以仅由一种隔离材料制造形成。又例如：如图18和图22中的(1)和(2)部分所示，第二隔离层212可以由两种材料制造形成。该情况下，第二隔离层212可以包括覆盖在第二鳍状结构外周的第四隔离部2121、以及形成在第四隔离部2121上的第五隔离部2122。第四隔离部2121和第五隔离部2122的材质可以参考前文所述的第一隔离部2111、第二隔离部2112或第三隔离部2113的材质，此处不再赘述。
在一种示例中，如图14和图15所示，在形成源区181和漏区182后，在去除牺牲栅14前，上述晶体管的制造方法还可以包括步骤：形成覆盖已形成结构上的介电层22。该介电层22的顶部与牺牲栅14的顶部平齐。在实际制造过程中，该介电层22的存在可以保护源区181和漏区182不受后续制造隔离层21等操作的影响。介电层22的材质可以为氧化硅或氮化硅等绝缘材料。
最后，如图24至图26所示，形成横跨在第一鳍状结构上的栅堆叠结构23。
示例性的，可以采用原子层沉积等工艺形成横跨在第一鳍状结构上的栅堆叠结构。如图24至图26所示，该栅堆叠结构23可以包括栅介质层231、以及位于栅介质层231上的栅极232。栅介质层231覆盖在第一鳍状结构的顶部、以及第一鳍状结构沿宽度方向的侧壁上。或者，栅介质层231还可以形成在半导体基底11暴露在栅极形成区的部分上。上述栅极形成区为栅堆叠结构对应的区域。其中，上述栅介质层231的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的绝缘材料。栅极232的材质可以为多晶硅、TiN、TaN或TiSiN等导电材料。
由上述制造过程可知，本发明实施例提供的晶体管的制造方法中，在半导体基底上形成的有源结构包括位于源区和漏区之间的至少两层沟道层。并且，在相邻两层沟道层之间具有第一间隙。基于此，在环栅晶体管中的沟道包括至少两层纳米线或片的情况下，为便于形成环绕在每层纳米线或片外周的栅堆叠结构，相邻两层纳米线或片之间也设置有间隙，故上述有源结构包括的所有沟道层中的至少一层沟道层在源区和漏区之间的设置方式类似于环栅晶体管中沟道所包括的纳米线或片在源区和漏区之间的设置方式，使得本发明实施例提供的晶体管的制造方法能够与环栅晶体管的制造工艺所兼容。
此外，本发明实施例提供的晶体管的制造方法在形成栅堆叠结构之前，在半导体基底上还形成了隔离层，且该隔离层至少包括第一隔离层。第一隔离层可以至少填充满位于相邻沟道层之间的第一间隙。基于此，在实际的应用过程中，可以采用环栅晶体管的制造工艺在半导体基底上形成有源结构，而去除牺牲层所释放的区域被上述隔离层填充满，使得在有源结构和隔离层形成后所制造的栅堆叠结构仅横跨在由至少两层沟道层和隔离层构成的第一鳍状结构上，即本发明实施例提供的晶体管的制造方法所形成的栅堆叠结构的设置方式类似于鳍式场效应晶体管所包括的栅堆叠结构的设置方式。在上述情况下，在通过本发明实施例提供的晶体管的制造方法制造半导体器件中具有较厚的栅介质层和/或栅极的晶体管的情况下，因本发明实施例提供的晶体管的制造方法可以与常规环栅晶体管的制造工艺所兼容、且本发明实施例提供的晶体管的制造方法所形成的栅堆叠结构无须形成在由去除牺牲层所释放的区域内，从而可以解决现有技术中环栅晶体管与另一具有不同厚度的栅介质层和/或栅极的晶体管的兼容性差的问题，降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。
本发明实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括上述实施例提供的晶体管的制造方法。具体的，所制造的半导体器件可以为包括晶体管的任一半导体器件。该半导体器件可以仅包括一个晶体管，也可以包括多个晶体管。其中，在半导体器件包括多个晶体管的情况下，多个晶体管的导电类型可以相同，也可以至少有一个晶体管与其它晶体管的导电类型相反。另外，多个晶体管的阈值电压的绝对值可以相同，也可以不同。
在一种示例中，上述半导体器件可以包括第一晶体管和第二晶体管。其中，第一晶体管为环栅晶体管。并且，采用上述实施例提供的晶体管的制造方法制造第二晶体管。
具体的，半导体器件包括的第一晶体管和第二晶体管的个数可以根据实际应用场景设置。另外，第一晶体管和第二晶体管的阈值电压的绝对值也可以相同，也可以不同。其中，当第一晶体管和第二晶体管的阈值电压的绝对值不同时，第一晶体管和第二晶体管中阈值电压的绝对值较大的一者的栅介质层和/或栅极较厚。基于此，以本发明实施例提供的晶体管的制造方法具有较厚的栅介质层和/或栅极的晶体管的情况下，因本发明实施例提供的制造方法可以与常规环栅晶体管的制造工艺所兼容，故在采用常规环栅晶体管的制造工艺制造第一晶体管的同时，可以采用本发明实施例提供的晶体管的制造方法制造第二晶体管。并且，本发明实施例提供的晶体管的制造方法所形成的栅堆叠结构无须形成在由去除牺牲层所释放的空间内，从而可以解决现有技术中环栅晶体管与另一具有不同厚度的栅介质层和/或栅极的晶体管的兼容性差的问题，降低环栅晶体管与另一具有不同阈值电压的绝对值的晶体管的集成难度。其中，在形成第二晶体管所包括的隔离层的过程中，可以在制造第一晶体管的区域上覆相应的掩膜层，以防止采用常规环栅晶体管的制造工艺形成的第一晶体管受到影响，提高半导体器件的良率。
此外，第一晶体管和第二晶体管的导电类型可以相同，也可以相反。上述第一晶体管和第二晶体管具有的沟道层的材质可以相同，也可以不同。其中，在上述第一晶体管的导电类型和第二晶体管的导电类型相反、且第一晶体管和第二晶体管具有的沟道层的材质不同的情况下，在实际的应用过程中，可以制造第一晶体管包括的沟道层的沟道材料和制造第二晶体管包括的沟道层的沟道材料互为牺牲层。基于此，若以本发明实施例提供的晶体管的制造方法制造第二晶体管，并以第一晶体管所包括的栅堆叠结构的尺寸确定第二晶体管中沟道层的厚度的情况下，可以同时确保第一晶体管和第二晶体管的栅堆叠结构均满足工作要求，提高半导体器件的电学性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (19)

1.一种晶体管的制造方法，其特征在于，包括：
提供一半导体基底；
在所述半导体基底上形成有源结构和隔离层；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的至少两层沟道层；所述至少两层沟道层分别与所述源区和所述漏区接触；相邻两层所述沟道层之间具有第一间隙；所述隔离层至少包括第一隔离层；所述第一隔离层至少填充满所述第一间隙；所述至少两层沟道层和所述隔离层构成第一鳍状结构；
形成横跨在所述第一鳍状结构上的栅堆叠结构。
2.根据权利要求1所述的晶体管的制造方法，其特征在于，在所述半导体基底上形成所述隔离层包括：
在所述半导体基底上至少形成鳍部；所述鳍部包括至少一层牺牲层和所述至少两层沟道层；沿着所述半导体基底的厚度方向，所述牺牲层和所述沟道层交替层叠设置；所述鳍部中位于顶层的膜层为所述沟道层；
对每层所述牺牲层进行第一绝缘处理，以至少形成所述第一隔离层。
3.根据权利要求2所述的晶体管的制造方法，其特征在于，所述对每层所述牺牲层进行第一绝缘处理包括：
采用氧化工艺对每层所述牺牲层进行所述第一绝缘处理，以使得每层所述牺牲层形成所述第一隔离层。
4.根据权利要求2所述的晶体管的制造方法，其特征在于，所述对每层所述牺牲层进行第一绝缘处理包括：
沿着鳍部的宽度方向，对每层所述牺牲层的两侧边缘区域进行选择性刻蚀，以使得每层所述牺牲层的剩余部分的侧壁相对于所述沟道层的侧壁向内凹入，形成凹口；
采用氧化工艺对每层所述牺牲层的剩余部分进行第二绝缘处理，以使得每层所述牺牲层的剩余部分形成所述第一隔离部；
至少在所述凹口内形成第二隔离部；所述第二隔离部的材质不同于所述第一隔离部的材质；所述第一隔离层包括所述第一隔离部和所述第二隔离部。
5.根据权利要求4所述的晶体管的制造方法，其特征在于，所述第二隔离部填充满所述凹口；
或，所述至少在所述凹口内形成第二隔离部为：至少在所述凹口内形成所述第二隔离部和第三隔离部；沿着所述鳍部的高度方向，所述第二隔离部位于所述第三隔离部的两侧；所述第二隔离部的材质不同于所述第一隔离部的材质，所述第三隔离部的材质不同于所述第二隔离部的材质。
6.根据权利要求2所述的晶体管的制造方法，其特征在于，所述对每层所述牺牲层进行第一绝缘处理包括：
去除每层所述牺牲层；
在去除每层所述牺牲层所释放的区域内填充满所述第一隔离层。
7.根据权利要求6所述的晶体管的制造方法，其特征在于，所述在所述半导体基底上至少形成鳍部为：在所述半导体基底上形成所述鳍部、以及横跨在所述鳍部上的牺牲栅和侧墙；所述侧墙至少形成在所述牺牲栅沿长度方向的两侧；
所述在所述半导体基底上形成所述鳍部、以及横跨在所述鳍部上的牺牲栅和侧墙后，所述对每层所述牺牲层进行第一绝缘处理前，所述晶体管的制造方法还包括：
在所述鳍部沿长度方向的两侧分别形成所述源区和所述漏区，获得所述有源结构；
去除所述牺牲栅。
8.根据权利要求7所述的晶体管的制造方法，其特征在于，所述第一隔离层包括第一隔离部和第二隔离部；沿着所述鳍部的高度方向，所述第一隔离部位于所述第二隔离部的两侧；所述第一隔离部的材质不同于所述第二隔离部的材质。
9.根据权利要求6所述的晶体管的制造方法，其特征在于，所述在所述半导体基底上至少形成鳍部为：在所述半导体基底上形成所述鳍部、以及横跨在所述鳍部上的牺牲栅和侧墙；所述侧墙至少形成在所述牺牲栅沿长度方向的两侧；
所述对每层所述牺牲层进行第一绝缘处理后，所述形成横跨在所述第一鳍状结构上的栅堆叠结构前，所述晶体管的制造方法还包括：
在所述鳍部沿长度方向的两侧分别形成所述源区和所述漏区，获得所述有源结构；
去除所述牺牲栅。
10.根据权利要求2所述的晶体管的制造方法，其特征在于，所述在所述半导体基底上至少形成鳍部为：在所述半导体基底上形成所述鳍部、以及横跨在所述鳍部上的牺牲栅和侧墙；所述侧墙至少形成在所述牺牲栅沿长度方向的两侧；
所述对每层所述牺牲层进行第一绝缘处理包括：
沿着所述鳍部的长度方向，对每层所述牺牲层的两侧边缘区域进行选择性刻蚀，以使得每层所述牺牲层的剩余部分的侧壁相对于所述沟道层的侧壁向内凹入，形成凹口；
在所述凹口内填充满第一隔离部；
去除所述牺牲栅；
对所述牺牲层的剩余部分进行第二绝缘处理，以至少在位于同一层的两个所述第一隔离部之间填充满第二隔离部；所述第一隔离部和所述第二隔离部构成所述第一隔离层。
11.根据权利要求10所述的晶体管的制造方法，其特征在于，所述第一隔离部和所述第二隔离部的材质不同。
12.根据权利要求2～11任一项所述的晶体管的制造方法，其特征在于，所述第一隔离层和所述至少两层所述沟道层构成第二鳍状结构；
对所述牺牲层进行第一绝缘处理时，所述晶体管的制造方法还包括：形成覆盖在所述第二鳍状结构外周的隔离材料层；
所述对所述牺牲层进行第一绝缘处理后，所述形成横跨在所述第一鳍状结构上的栅堆叠结构前，所述晶体管的制造方法还包括：去除所述隔离材料层。
13.根据权利要求2～11任一项所述的晶体管的制造方法，其特征在于，所述第一隔离层和所述至少两层所述沟道层构成第二鳍状结构；
所述对所述牺牲层进行第一绝缘处理后；或，对所述牺牲层进行第一绝缘处理时，所述晶体管的制造方法还包括：
形成覆盖在所述第二鳍状结构外周的第二隔离层；所述第一隔离层和所述第二隔离层构成所述隔离层。
14.根据权利要求2～11任一项所述的晶体管的制造方法，其特征在于，所述鳍部中位于底层的膜层为所述沟道层；或，
所述鳍部中位于底层的膜层为所述牺牲层；位于底层的所述沟道层与所述半导体基底之间具有第二间隙；经所述第一绝缘处理后，所述第一隔离层填充满所述第一间隙和所述第二间隙。
15.根据权利要求2～11任一项所述的晶体管的制造方法，其特征在于，所述牺牲层的厚度为4nm至12nm；和/或，
所述沟道层的材质为Si1-xGex，所述牺牲层的材质为Si1-yGey；其中，0≤x≤1，0≤y≤1，∣x-y∣≥0.2。
16.根据权利要求1～11任一项所述的晶体管的制造方法，其特征在于，每层所述沟道层的高宽比A的取值范围为：1:10≤A≤1:1；或，
每层所述沟道层的高宽比A的取值范围为：1:1＜A≤10:1。
17.根据权利要求1～11任一项所述的晶体管的制造方法，其特征在于，所述隔离层的材质包括二氧化硅、氮化硅、二氧化铪、二氧化锆、二氧化钛和三氧化二铝中的一种或多种。
18.一种半导体器件的制造方法，其特征在于，包括如权利要求1～17任一项所述的晶体管的制造方法。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，所述半导体器件包括第一晶体管和第二晶体管；其中，
所述第一晶体管为环栅晶体管；
采用如权利要求1～17任一项所述的晶体管的制造方法制造所述第二晶体管。
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