CN111180519B - 一种半导体器件及其制备方法、集成电路及电子设备 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。

Description

一种半导体器件及其制备方法、集成电路及电子设备
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件及其制备方法、集成电路及电子设备。
背景技术
鳍式场效应晶体管(Fin Field-Effect Transistor，缩写为FinFET)是一种新的互补式金氧半导体晶体管，可以增大工作电流，降低短沟道效应，因此，FinFET器件具有良好的栅控能力，具有广泛的应用前景。
但是，FinFET器件中源/漏区对应的串联电阻和接触电阻较大。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法、集成电路及电子设备，以减小FinFET器件中源/漏区对应的串联电阻和接触电阻。
为了达到上述目的，本发明提供了一种半导体器件。该半导体器件，包括：
衬底，
形成在衬底表面的有源层；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；
覆盖在第一面状有源部背离衬底表面的源极；
覆盖在第二面状有源部背离衬底表面的漏极；
以及形成在至少一条鳍状有源部和衬底上的栅堆叠结构。
与现有技术相比，本发明提供的半导体器件具有如下有益效果：
本发明提供的半导体器件中，源极覆盖在有源层的第一面状有源部表面，漏极覆盖在有源层的第二面状有源部表面，二者均未形成在若干彼此分离的Fin结构中，从而能够降低若干源极或漏极各自的串联电阻；同时，能够降低源极或漏极，与金属引线之间的接触电阻，从而提高半导体器件性能。
进一步地，半导体器件还包括：
第一内侧墙，第一内侧墙的第一侧面临近第一面状有源部和源极，第一内侧墙的第二侧面临近栅堆叠结构；和/或，
第二内侧墙，第二内侧墙的第一侧面临近第二面状有源部和漏极，第二内侧墙的第二侧面临近栅堆叠结构。
进一步地，第一内侧墙的高度大于或等于第一面状有源部和源极的总厚度；第一内侧墙的高度方向、第一面状有源部的厚度方向和源极的厚度方向均相同；
第二内侧墙的高度大于或等于第二面状有源部和漏极的总厚度；第二内侧墙的高度方向、第二面状有源部的厚度方向和漏极的厚度方向均相同。
进一步地，第一面状有源部、第二面状有源部和每个鳍状有源部均为单层膜。
进一步地，第一面状有源部、第二面状有源部和每个鳍状有源部均包括：
形成在衬底上方的M个叠层有源膜，每个叠层有源膜均包括沿着背离衬底的方向层叠在一起的第一有源膜和第二有源膜，M为大于或等于1的整数。
进一步地，第一有源膜所含有的材料和第二有源膜所含有的材料不同；和/或，
第一有源膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
第二有源膜所含有的材料为Si或Si1-xGex，0<x≤1。
进一步地，半导体器件还包括：
形成在源极背离衬底表面的第一导电接触层；和/或，
形成在漏极背离衬底表面的第二导电接触层。
进一步地，第一导电接触层和第二导电接触层所含有的材料均为Ni1-aSia、Ti1- bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
进一步地，半导体器件还包括：
形成在源极背离衬底表面上的第一介电层；和/或，
形成在漏极背离衬底表面上的第二介电层。
本发明还提供一种半导体器件的制备方法，包括：
提供一衬底；
在衬底的表面上形成半导体材料层；半导体材料层具有源极形成区、漏极形成区和栅极形成区；栅极形成区位于源极形成区和漏极形成区之间；
在源极形成区背离衬底的表面形成覆盖源极形成区的源极，使得源极形成区形成第一面状有源部；
在漏极形成区背离衬底的表面形成覆盖漏极形成区的漏极，使得漏极形成区形成第二面状有源部；
对栅极形成区进行处理，形成至少一条鳍状有源部，使得第一面状有源部、第二面状有源部和至少一条鳍状有源部构成有源层；
在至少一条鳍状有源部和衬底上形成栅堆叠结构。
与现有技术相比，本发明提供的半导体器件的制备方法，其有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
进一步地，在衬底的表面上形成半导体材料层后，在源极形成区背离衬底的表面形成覆盖源极形成区的源极，使得源极形成区形成第一面状有源部前，半导体器件的制备方法还包括：
在半导体材料层位于栅极形成区的区域形成至少一条栅极掩膜部。
进一步地，在半导体材料层位于栅极形成区的区域形成至少一条栅极掩膜部包括：
在半导体材料层背离衬底的表面形成至少一条预制掩膜；预制掩膜形成在源极形成区、漏极形成区和栅极形成区上；
在半导体材料层位于栅极形成区的区域形成牺牲栅；
去除每条预制掩膜对应源极形成区和漏极形成区的部分，获得至少一条栅极掩膜部。
进一步地，对栅极形成区进行处理，形成至少一条鳍状有源部，使得第一面状有源部、第二面状有源部和至少一条鳍状有源部构成有源层包括：
在至少一条栅极掩膜部的掩膜下对栅极形成区进行处理，获得至少一条鳍状有源部，使得源极形成区形成第一面状有源部，漏极形成区形成第二面状有源部。
进一步地，在至少一条鳍状有源部和衬底上形成栅堆叠结构前，半导体器件的制备方法还包括：
在栅极形成区内形成第一内侧墙，第一内侧墙的第一侧面临近第一面状有源部和源极；
在栅极形成区内形成第二内侧墙，第二内侧墙的第一侧面临近第二面状有源部和漏极；
在至少一条鳍状有源部和衬底上形成栅堆叠结构包括：
在栅极形成区位于第一内侧墙和第二内侧墙之间的区域形成栅堆叠结构。
进一步地，第一内侧墙的高度大于或等于第一面状有源部和源极的总厚度；第一内侧墙的高度方向、第一面状有源部厚度方向和源极的厚度方向均相同；
第二内侧墙的高度大于或等于第二面状有源部和漏极的总厚度；第二内侧墙的高度方向、第二面状有源部的厚度方向和漏极的厚度方向均相同。
进一步地，半导体材料层为单层膜。
进一步地，半导体材料层包括形成在衬底上方的M个叠层半导体材料膜，每个叠层半导体材料膜均包括沿着背离衬底的方向层叠在一起的第一半导体材料膜和第二半导体材料膜，M为大于或等于1的整数。
进一步地，第一半导体材料膜所含有的材料和第二半导体材料膜所含有的材料不同；和/或，
第一半导体材料膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
第二半导体材料膜所含有的材料为Si或Si1-xGex，0<x≤1。
进一步地，在源极形成区背离衬底的表面形成覆盖源极形成区的源极后，在形成至少一条鳍状有源部前，半导体器件的制备方法还包括：
在源极背离衬底的表面形成第一导电接触层；
在漏极形成区背离衬底的表面形成覆盖漏极形成区的漏极后，在形成至少一条鳍状有源部前，半导体器件的制备方法还包括：
在漏极背离衬底的表面形成第二导电接触层。
进一步地，第一导电接触层和第二导电接触层均为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
进一步地，在源极形成区背离衬底的表面形成覆盖源极形成区的源极后，在形成至少一条鳍状有源部前，半导体器件的制备方法还包括：
在源极背离衬底的表面上形成第一介电层；
在漏极形成区背离衬底的表面形成覆盖漏极形成区的漏极后，在形成至少一条鳍状有源部前，半导体器件的制备方法还包括：
在漏极背离衬底的表面上形成第二介电层。
本发明还提供一种集成电路，包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的集成电路的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
本发明还提供一种电子设备，包括上述技术方案的半导体器件，或，集成电路。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
附图说明
图1是现有FinFET器件的制备方法流程图；
图2是本发明实施例涉及的半导体器件的制备方法流程图；
图3是本发明实施例提供的半导体器件的制备方法中，在衬底上形成半导体材料层后一种实施例结构示意图；
图4是本发明实施例提供的半导体器件的制备方法中，在衬底上形成半导体材料层后另一种实施例结构示意图；
图5是本发明实施例提供的半导体器件的制备方法中，在形成至少一条预制掩膜后一种实施例结构示意图；
图6是本发明实施例提供的半导体器件的制备方法中，在形成至少一条预制掩膜后另一种实施例结构示意图；
图7是本发明实施例提供的半导体器件的制备方法中，在形成牺牲栅后一种实施例结构示意图；
图8是本发明实施例提供的半导体器件的制备方法中，在形成牺牲栅后另一种实施例结构示意图；
图9是本发明实施例提供的半导体器件的制备方法中，在形成源极、漏极后一种实施例结构示意图；
图10是本发明实施例提供的半导体器件的制备方法中，在形成源极、漏极后另一种实施例结构示意图；
图11是本发明实施例提供的半导体器件的制备方法中，在源极、漏极和牺牲栅上形成金属层后一种实施例结构示意图；
图12是本发明实施例提供的半导体器件的制备方法中，在源极、漏极和牺牲栅上形成金属层后另一种实施例结构示意图；
图13是本发明实施例提供的半导体器件的制备方法中，在形成第一导电接触层和第二导电接触层后一种实施例结构示意图；
图14是本发明实施例提供的半导体器件的制备方法中，在形成第一导电接触层和第二导电接触层后另一种实施例结构示意图；
图15是本发明实施例提供的半导体器件的制备方法中，在形成第一介电层和第二介电层后一种实施例结构示意图；
图16是本发明实施例提供的半导体器件的制备方法中，在形成第一介电层和第二介电层后另一种实施例结构示意图；
图17是本发明实施例提供的半导体器件的制备方法中，在去除牺牲栅后一种实施例结构示意图；
图18是本发明实施例提供的半导体器件的制备方法中，在去除牺牲栅后另一种实施例结构示意图；
图19是本发明实施例提供的半导体器件的制备方法中，在形成至少一条鳍状有源部后一种实施例结构示意图；
图20是本发明实施例提供的半导体器件的制备方法中，在形成至少一条鳍状有源部后另一种实施例结构示意图；
图21是图19或图20所示结构沿B-B向结构剖视图；
图22是本发明实施例提供的半导体器件的制备方法中，在形成第一内侧墙和第二内侧墙后一种实施例结构示意图；
图23是图22所示结构沿A-A向结构剖视图；
图24是本发明实施例提供的半导体器件的制备方法中，在形成第一内侧墙和第二内侧墙后另一种实施例结构示意图；
图25是图24所示结构沿A-A向结构剖视图；
图26是本发明实施例提供的半导体器件的制备方法中，在形成栅堆叠结构后结构示意图。
其中，1为衬底，2为有源层，3为第一面状有源部，4为第二面状有源部，5为鳍状有源部，6为源极，7为漏极，8为栅堆叠结构，9为第一内侧墙，10为第二内侧墙，11为叠层有源膜，12为第一有源膜，13为第二有源膜，14为第一导电接触层，15为第二导电接触层，16为第一介电层，17为第二介电层，18为半导体材料层，19为源极形成区，20为漏极形成区，21为栅极形成区，22为栅极掩膜部，23为预制掩膜，24为叠层半导体材料膜，25为第一半导体材料膜，26为第二半导体材料膜，27为牺牲栅，28为金属层，29为栅极介质层，30为栅极，31为凹槽。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
鳍式场效应晶体管(Fin Field-Effect Transistor，缩写为FinFET)是一种新的互补式金氧半导体晶体管，其上的源/漏区和沟道区都是位于衬底上的鳍状结构(下文简称Fin结构)，栅堆叠结构形成在沟道区对应的Fin结构上，与平面器件相比，FinFET器件中的栅堆叠结构不仅可以在沟道区的顶部，也在沟道区的两侧，从而可以增大工作电流，防止传统晶体管中的短沟道效应，具有广泛的应用前景。
如图1所示，现有FinFET器件的制备方法，大致包括如下步骤：
步骤S101：提供衬底，并通过STI first工艺或STI last工艺，在衬底上形成沿第一方向延伸的若干Fin结构。
步骤S102：沿第二方向，在若干Fin结构上淀积牺牲栅的栅极材料，并刻蚀栅极材料形成牺牲栅。应理解，第一方向和第二方向不同，例如：第一方向与第二方向正交。
步骤S103：在若干Fin结构上淀积侧墙材料，并刻蚀侧墙材料，形成沿第一方向两侧的第一栅极侧墙和第二栅极侧墙，使得牺牲栅位于第一栅极侧墙和第二栅极侧墙之间。
步骤S104：对Fin结构位于牺牲栅两侧的区域进行源漏掺杂处理，在Fin结构背离衬底的表面形成源极、漏极。
步骤S105：去除牺牲栅，在第一栅极侧墙和第二栅极侧墙之间的区域形成栅堆叠结构。
基于上述制备过程可知，现有的FinFET器件中源极、漏极均形成在若干分离的Fin结构背离衬底的表面，与平面器件相比，FinFET器件在后续将若干源极或漏极进行互连时，会增加源极、漏极的串联电阻，并增加源极或漏极与金属引线之间的接触电阻，从而导致制备的FinFET器件性能不佳。
为了克服现有FinFET器件的源极、漏极的串联电阻和接触电阻较大，使得FinFET器件性能不佳的技术问题，本发明实施例提供了一种半导体器件及其制备方法、集成电路及电子设备。其中，相较于现有的FinFET器件，本发明实施例提供的半导体器件的源极、漏极分别覆盖在第一面状有源部和第二面状有源部背离衬底的表面，具有较大的面积，从而能够降低源极或漏极的串联电阻和接触电阻。
实施例一
如图22至图26所示，本发明实施例提供的半导体器件，包括：衬底1、有源层2、源极6、漏极7和栅堆叠结构8；其中，
有源层2形成在衬底1的表面；有源层2具有第一面状有源部3、第二面状有源部4以及用于连接的至少一条鳍状有源部5；
源极6覆盖在第一面状有源部3背离衬底1的表面；漏极7覆盖在第二面状有源部4背离衬底1的表面；
栅堆叠结构8形成在至少一条鳍状有源部5和衬底1上。
具体地，衬底1可以为绝缘体上硅衬底、应变绝缘体上硅衬底、绝缘体上锗衬底或应变绝缘体上锗衬底等，在此不再一一列举。此处缘体上硅衬底是狭义上的缘体上硅衬底，并不包含应变绝缘体上硅衬底。
第一面状有源部3和第二面状有源部4所成型的区域内未形成有鳍状有源部5，二者均为有源层2未被刻蚀成Fin结构的部分。
鳍状有源部5的第一端与第一面状有源部3连接，第二端与第二面状有源部4连接；鳍状有源部5可以为一定规格的长方体结构、圆柱体等结构；鳍状有源部5的数量可以根据具体情况设置。
栅堆叠结构8包括层叠设置在至少一条鳍状有源部5和衬底1上的栅极介质层29和栅极30。示例性的，栅极介质层29可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极30可以为TiN、TaN或TiSiN中一种或多种。
下面结合图2对本发明实施例提供的半导体器件的制备过程进行详细说明：
步骤S101、提供一衬底1。
步骤S102、在衬底1的表面上形成半导体材料层18；半导体材料层18具有源极形成区19、漏极形成区20和栅极形成区21；栅极形成区21位于源极形成区19和漏极形成区20之间。
步骤S103、在源极形成区19背离衬底1的表面形成覆盖源极形成区19的源极6，使得源极形成区19形成第一面状有源部3。例如：可以采用离子注入等方式将源极6形成在源极形成区19背离衬底1的表面，且将源极形成区19背离衬底1的表面全部覆盖。
步骤S104、在漏极形成区20背离衬底1的表面形成覆盖漏极形成区20的漏极7，漏极形成区20形成第二面状有源部4。例如：可以采用离子注入等方式将漏极7形成在漏极形成区20背离衬底1的表面，且将漏极形成区20背离衬底1的表面全部覆盖。
步骤S105、对栅极形成区21进行处理，形成至少一条鳍状有源部5；使得第一面状有源部3、第二面状有源部4和至少一条鳍状有源部5构成有源层2。
步骤S106、在至少一条鳍状有源部5和衬底1上形成栅堆叠结构8。
基于本发明实施例提供的半导体器件的结构和制备过程可知，本发明实施例提供的半导体器件中，源极6覆盖在有源层2的第一面状有源部3表面，漏极7覆盖在有源层2的第二面状有源部4表面。并且，第一面状有源部3和第二面状有源部4均是由整体性的有源部构成，而不是由若干个彼此分离的Fin结构构成，使得源极6、漏极7具有更大的面积，从而能够降低源极6、漏极7各自的串联电阻；在栅极堆叠结构加载相同电压的情况下，减小串联电阻，能够增大半导体器件的输出电流(相对于现有FinFET器件)；使得半导体器件作为开关等器件使用时具有良好的驱动能力和驱动速度。
同时，源极6覆盖第一面状有源部3、漏极7覆盖第二面状有源部4更大的面积，使得在后续形成源极6、漏极7对应的金属引线时，金属引线与源极6、漏极7之间的接触面积(电流流通面)更大(相对现有FinFET器件)，从而减小源极6或漏极7与金属引线之间的接触电阻，以降低半导体器件的驱动电压。
作为一种可能的实现方式，如图19至图21所示，上述第一面状有源部3、第二面状有源部4和每个鳍状有源部5可以为单层膜，也可以为多层膜。
在一种可选方式中，当第一面状有源部3、第二面状有源部4和每个鳍状有源部5均为单层膜时，该单层膜所含有的材料可以为Si或Si1-xGex，0<x≤1。当然也可以根据实际情况选择材料。
作为另一种可选方式中，当第一面状有源部3、第二面状有源部4和每个鳍状有源部5均为多层膜时，该多层膜包括：形成在衬底1上方的M个叠层有源膜11，每个叠层有源膜11均包括沿着背离衬底1的方向层叠在一起的第一有源膜12和第二有源膜13，M为大于或等于1的整数。
在一种示例中，第一有源膜12所含有的材料和第二有源膜13所含有的材料不同。当然，第一有源膜12所含有的材料和第二有源膜13所含有的材料也可以相同。
在一种示例中，上述第一有源膜12所含有的材料为第一有源膜12所含有的材料为Si或Si1-xGex，0<x≤1。当然也可以根据实际情况选择材料。
在一种示例中，上述第二有源膜13所含有的材料为Si或Si1-xGex，0<x≤1。当然第二有源膜13所含有的材料也可以根据实际情况选择材料。
应理解，不管是单层膜还是多层膜，如果其中某个膜含有Si1-xGex，由于其中存在Ge元素，使得栅堆叠结构8加载电压的情况下，半导体器件内所形成的沟道区具有更高的载流子迁移率，从而提高了半导体器件性能。
上述第一有源膜12和第二有源膜13的厚度可以根据实际设定。示例性的，第一有源膜12的厚度为1nm至10nm，第二有源膜13的厚度为2nm至40nm。
例如：如图4所示，当M＝2时，将2个第一有源膜12定义为第一硅膜和第二硅膜(又称硅帽层)，将2个第二有源膜13统称为SiGe膜。SiGe膜位于第一硅膜和第二硅膜之间，三者层叠设置。并且第一硅膜形成在衬底1上，第二硅膜位于SiGe膜上。其中，SiGe膜的厚度为2nm至40nm；第二硅膜的厚度为1nm至10nm。
作为一种可能的实现方式，如图22和图25所示，为减小半导体器件中的栅极长度C，使得半导体器件进一步微缩，本发明实施例提供的半导体器件还包括第一内侧墙9，第一内侧墙9的第一侧面临近第一面状有源部3和源极6，第一内侧墙9的第二侧面临近栅堆叠结构8。
当然，本发明实施例提供的半导体器件还包括第二内侧墙10，第二内侧墙10的第一侧面临近第二面状有源部4和漏极7，第二内侧墙10的第二侧面临近栅堆叠结构8。
具体地，为通过第一内侧墙9将栅堆叠结构8与第一面状有源部3和源极6进行完全隔离，则第一内侧墙9的高度大于或等于第一面状有源部3和源极6的总厚度；其中，第一内侧墙9的高度方向、第一面状有源部3的厚度方向和源极6的厚度方向均相同。
同理，为通过第二内侧墙10将栅堆叠结构8与第二面状有源部4和漏极7进行完全隔离，则第二内侧墙10的高度大于或等于第二面状有源部4和漏极7的总厚度；其中，第二内侧墙10的高度方向、第二面状有源部4的厚度方向和漏极7的厚度方向均相同。
值得注意的是，第一内侧墙9的第一侧面可以与第一面状有源部3和源极6接触，也可以与第一面状有源部3和源极6具有一定距离。第一内侧墙9的第二侧面可以与栅堆叠结构8接触，也可以与栅堆叠结构8具有一定距离。
同理，第二内侧墙10的第一侧面可以与第二面状有源部4和漏极7接触，也可以与第二面状有源部4和漏极7具有一定距离。第二内侧墙10的第二侧面可以与栅堆叠结构8接触，也可以与栅堆叠结构8具有一定距离。
作为一种可能的实现方式，如图13和图14所示，本发明实施例提供的半导体器件还包括：第一导电接触层14，第一导电接触层14形成在源极6背离衬底1的表面。
当然，本发明实施例提供的半导体器件还可以包括第二导电接触层15。第二导电接触层15形成在漏极7背离衬底1的表面。
值得注意的是，上述第一导电接触层14和第二导电接触层15所含有的材料均可以为金属化半导体材料，以进一步降低半导体器件中源极6、漏极7与金属引线之间的接触电阻。
为了简化工艺，并使得第一导电接触层14与源极6具有良好的相容性，第一导电接触层14所含有的材料为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h- iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
同理，为了简化工艺，并使得第二导电接触层15与漏极7具有良好的相容性，第二导电接触层15所含有的材料为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h-iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。当然第一导电接触层14、第二导电接触层15所含有的材料并不仅限于上述给出的材料；根据形成第一导电接触层14、第二导电接触层15的半导体材料和金属材料的不同，二者所含有的材料也会随之变化。
作为一种可能的实现方式，如图15和图16所示，本发明实施例提供的半导体器件还包括：第一介电层16，第一介电层16形成在源极6背离衬底1的表面上。第一介电层16的存在可以在刻蚀牺牲栅27的栅极材料或刻蚀侧墙材料时，保护源极6不受刻蚀、清洗等操作的影响。
当本发明实施例提供的半导体器件包括第一导电接触层14时，第一介电层16形成在第一导电接触层14背离源极6的表面上。
当然，本发明提供的半导体器件还包括第二介电层17，第二介电层17形成在漏极7背离衬底1的表面上。同理，第二介电层17的存在可以在刻蚀牺牲栅27的栅极材料或刻蚀侧墙材料时，保护漏极7不受刻蚀、清洗等操作的影响。
当本发明实施例提供的半导体器件包括第二导电接触层15时，第二介电层17形成在第二导电接触层15背离源极6的表面上。
实施例二
本发明实施例提供一种半导体器件的制备方法。如图2所示，该半导体器件的制备方法包括：
步骤S201、提供一衬底1。至于衬底1的选择，可以参考前文，此处不做说明。
步骤S202、如图3和图4所示，在衬底1的表面上形成半导体材料层18；半导体材料层18具有源极形成区19、漏极形成区20和栅极形成区21；栅极形成区21位于源极形成区19和漏极形成区20之间。应理解，所形成的半导体材料层18应当是掺杂离子的半导体材料层18，该离子可以在制作半导体器件过程中掺杂入半导体材料层18内，也可以是在制作半导体器件前，直接掺杂至半导体材料层18中，然后利用掺杂有该离子的半导体材料在衬底1的表面上形成半导体材料层18。
步骤S203、如图9和图10所示，在源极形成区19背离衬底1的表面形成覆盖源极形成区19的源极6，使得源极形成区19形成第一面状有源部3。
步骤S204、如图9和图10所示，在漏极形成区20背离衬底1的表面形成覆盖漏极形成区20的漏极7，使得漏极形成区20形成第二面状有源部4。
步骤S205、如图19至图21所示，对栅极形成区21进行处理，形成至少一条鳍状有源部5，使得第一面状有源部3、第二面状有源部4和至少一个鳍状有源部5形成有源层2。
步骤S206、如图26所示，在至少一条鳍状有源部5和衬底1上形成栅堆叠结构8。
与现有技术相比，本发明实施例提供的半导体器件的制备方法的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不作赘述。
值得注意的是，也可以先执行步骤S204中的漏极的形成操作，再进行步骤S203中源极的形成操作，上述两个步骤的执行顺序可以根据实际情况设置。
作为一种可能的实现方式，如图3和图4所示，上述的半导体材料层18可以为单层膜，也可以为多层膜。
在一种可选方式中，当半导体材料层18为单层膜时，该单层膜所含有的材料可以为Si或Si1-xGex，0<x≤1。当然也可以根据实际情况选择材料。
在另一种可选方式中，当半导体材料层18为多层膜时，该多层膜包括形成在衬底1上方的M个叠层半导体材料膜24，每个叠层半导体材料膜24包括沿着背离衬底1的方向层叠在一起的第一半导体材料膜25和第二半导体材料膜26。在制作半导体器件的时候，可以在衬底1上方交替形成第一半导体材料膜25和第二半导体材料膜26，获得M个叠层半导体材料膜24。当然，也可以根据实际情况设置叠层半导体材料膜24中第一半导体材料膜25和第二半导体材料膜26的形成顺序。
至于M的具体取值，则可以根据实际情况设定。M为大于或等于1的整数。
在一种示例中，第一半导体材料膜25所含有的材料为Si或Si1-xGex，0<x≤1。当然也可以根据实际情况选择材料。
在一种示例中，第二半导体材料膜26所含有的材料为Si或Si1-xGex，0<x≤1。当然第二半导体材料膜26所含有的材料也可以根据实际情况选择材料。
应理解，不管是单层膜，如果其中某个膜含有Si1-xGex，由于使得栅堆叠结构8加载电压的情况下，半导体器件内所形成的沟道区具有更高的载流子迁移率，从而提高了半导体器件性能。
上述第一半导体材料膜25和第二半导体材料膜26的厚度可以根据实际设定。示例性的，第一半导体材料膜25的厚度为1nm至10nm，第二半导体材料膜26的厚度为2nm至40nm。
作为一种可能的实现方式，本发明实施例提供的半导体器件的制备方法中，在衬底1的表面上形成半导体材料层18后，在源极形成区19背离衬底1的表面形成覆盖源极形成区19的源极6前，上述半导体器件的制备方法还包括如下步骤：
步骤S202-3、如图17和图18所示，在半导体材料层18位于栅极形成区21的区域形成至少一条栅极掩膜部22。
具体地，在半导体材料层18位于栅极形成区21的区域形成至少一条栅极掩膜部22包括：
步骤S202-3.1、如图5和图6所示，在半导体材料层18背离衬底1的表面形成至少一条预制掩膜23；预制掩膜23形成在源极形成区19、漏极形成区20和栅极形成区21上。预制掩膜23所含有的材料可以为SiO2、SiCO等材料，其层厚可以根据具体情况设置，在此不作具体限定。
例如：在制作半导体器件的过程中，对半导体材料层18掺杂处理，则可以在半导体材料层18已经被掺杂后，在半导体材料层18形成掩膜层，然后对掩膜层进行刻蚀，形成至少一条预制掩膜23。应理解，预制掩膜23的数量与鳍状有源部5的数量息息相关，并且预制掩膜23的形状决定鳍状有源部5的形状，因此，在制作预制掩膜23时，应当参考鳍状有源部5的相关参数进行工艺设计。
步骤S202-3.2、如图7和图8所示，在半导体材料层18位于栅极形成区21的区域形成牺牲栅27。牺牲栅27所含有的材料可为SiN、多晶硅等易去除的材料。例如：在半导体材料层18和至少一条预制掩膜23位于栅极形成区21、源极形成区19和漏极形成区20的位置淀积栅极材料，并刻蚀栅极材料，使得牺牲栅27仅形成在栅极形成区21。
步骤S202-3.3、如图9和图10所示，去除每条预制掩膜23对应源极形成区19和漏极形成区20的部分，获得至少一条栅极掩膜部22。
此时，对栅极形成区21进行处理，形成至少一条鳍状有源部5包括：
步骤S205.1、如图19至图21所示，在至少一条栅极掩膜部22的掩膜下对栅极形成区21进行处理，获得至少一条鳍状有源部5。例如：在至少一条栅极掩膜部22的掩膜下，通过干法刻蚀等工艺，对栅极形成区21进行刻蚀，获得与栅极掩膜部22下方的至少一条鳍状有源部5。
结合上述牺牲栅27的形成过程可知，在形成牺牲栅27前，并未形成与源极形成区19、漏极形成区20和栅极形成区21对应的至少一条鳍状结构，而是仅在半导体材料层18上形成了至少一条预制掩膜23，而这些预制掩膜23是由刻蚀掩膜层形成，其作用只是在刻蚀栅极形成区21内的半导体材料层18时，以栅极形成区21内的至少一条预制掩膜23为掩膜，刻蚀形成栅极形成区21内至少一条鳍状有源部5。而在至少一条预制掩膜23上，形成牺牲栅27的栅极材料，并对栅极材料进行刻蚀时，可以一并去除掉预制掩膜23位于源极形成区19和漏极形成区20的部分，只在栅极形成区21内保留至少一条栅极掩膜部22即可，这样便可以通过传统平面器件工艺中较为成熟的刻蚀方式形成栅极材料或侧墙材料，降低刻蚀难度。
作为一种可能的实现方式，如图22至图25所示，在至少一条鳍状有源部5和衬底1上形成栅堆叠结构8前，半导体器件的制备方法还包括：
步骤S205-1、在栅极形成区内形成第一内侧墙9，第一内侧墙9的第一侧面临近第一面状有源部3和源极6。第一内侧墙9的高度大于或等于第一面状有源部3和源极6的总厚度；第一内侧墙9的高度方向、第一面状有源部3厚度方向和源极6的厚度方向均相同。
步骤S205-2、在栅极形成区内形成第二内侧墙10，第二内侧墙10的第一侧面临近第二面状有源部4和漏极7。第二内侧墙10的高度大于或等于第二面状有源部4和漏极7的总厚度；第二内侧墙10的高度方向、第二面状有源部4的厚度方向和漏极7的厚度方向均相同。
若在至少一条鳍状有源部5和衬底1上形成栅堆叠结构8前，根据上述步骤形成了第一内侧墙9和第二内侧墙10，则在至少一条鳍状有源部5和衬底1上形成栅堆叠结构8包括：
步骤S206.1、在栅极形成区21位于第一内侧墙9和第二内侧墙10之间的区域形成栅堆叠结构8。
在实际应用中，在形成第一内侧墙9和第二内侧墙10之前，需要去掉牺牲栅27，并以栅极形成区21内的至少一条栅极掩膜部22为掩膜，在栅极形成区21形成至少一条鳍状有源部5，此时，在栅极形成区21内形成了由至少一条栅极掩膜部22和至少一条鳍状有源部5，以及衬底1构成的凹槽31。在凹槽31内淀积内侧墙材料，并对内侧墙材料进行刻蚀，形成第一内侧墙9和第二内侧墙10。第一内侧墙9和第二内侧墙10的存在可以减小半导体器件中的栅极长度C，有利于半导体器件进一步微缩。
作为一种可能的实现方式，如图13和图14所示，在源极形成区19背离衬底1的表面形成覆盖源极形成区19的源极6后，在形成至少一条鳍状有源部5前，本发明实施例提供的半导体器件的制备方法还包括：
步骤S203-5.1、在源极6背离衬底1的表面形成第一导电接触层14。
当然，在漏极形成区20背离衬底1的表面形成覆盖漏极形成区20的漏极7后，在形成至少一条鳍状有源部5前，本发明实施例半导体器件的制备方法还可以包括：
步骤S204-5.1、在漏极7背离衬底1的表面形成第二导电接触层15。
应理解，步骤S203-5.1和步骤S204-5.1可以在同时进行，也可以在不同时间段进行。但考虑到工艺简化问题，步骤S203-5.1和步骤S204-5.1可以同时进行。
例如：如图11和图12所示，形成源极6、漏极7后，在源极6和漏极7上形成金属层28，并利用退火工艺使得金属层28半导体化，即金属层28与第一面状有源部3接触的部分对应形成第一导电接触层14，金属层28与第二面状有源部4接触的部分对应形成第二导电接触层15。
在一种示例中，金属层28所含有的材料可为Ni、Ti或Co中一种或多种，金属层28的层厚可根据实际情况设置。例如：当漏极7和源极6为离子注入后的Si时，第一导电接触层14和第二导电接触层15为Ni1-aSia、Ti1-bSib、Co1-cSic中一种或多种，0<a<1，0<b<1，0<c<1。
当然，金属层28所含有的材料除了上述给出的材料外，还可以为其他满足要求的材料；第一导电接触层14和第二导电接触层15所含有的材料与半导体材料层18和金属层28所含有的材料息息相关。例如：当漏极7和源极6为离子注入后的Ge时，第一导电接触层14和第二导电接触层15为Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<j<1，0<k<1，0<m<1。
作为一种可能的实现方式，如图15和图16所示，在源极6形成区背离衬底1的表面形成覆盖源极形成区19的源极6后，在形成至少一条鳍状有源部5前，上述半导体器件的制备方法还包括：
步骤S203-5.2、在源极6背离衬底1的表面上形成第一介电层16。
在漏极形成区20背离衬底1的表面形成漏极7后，在形成至少一条鳍状有源部5前，上述半导体器件的制备方法还包括：
步骤S204-5.2、在漏极7背离衬底1的表面上形成第二介电层17。
应理解，步骤S203-5.2和步骤S204-5.2可以在同时进行，也可以在不同时间段进行。但考虑到工艺简化问题，步骤S203-5.2和步骤S204-5.2可以在同时进行。
例如：在形成牺牲栅27之后，在源极6、漏极7和牺牲栅27上沉积介电层，并对介电层进行平坦化处理，直至露出牺牲栅27的顶部；此时，介电层位于源极6表面上的部分形成第一介电层16，介电层位于漏极7表面上的部分形成第二介电层17。
当本发明实施例提供的半导体器件的制备方法，包括在源极6背离衬底1的表面上形成第一导电接触层14时，第一介电层16的形成步骤在形成第一导电接触层14后，且在栅极形成区21形成至少一条鳍状有源部5前。并且是在第一导电接触层14背离源极6的表面上形成第一介电层16。
当本发明实施例提供的半导体器件的制备方法，包括在漏极7背离衬底1的表面上形成第二导电接触层15时，第二介电层17的形成步骤在形成第二导电接触层15后，且在栅极形成区21形成至少一条鳍状有源部5前。并且，是在第二导电接触层15背离源极6的表面上形成第二介电层17。
实施例三
本发明实施例还提供了一种集成电路，该集成电路包括上述实施例一所描述的半导体器件。应理解，该半导体器件可以采用现有工艺或者上述实施例二所描述的制备方法制作而成。
与现有技术相比，本发明实施例提供的集成电路的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不做赘述。
实施例四
本发明实施例提供了一种电子设备。该电子设备包括上述实施例一提供的半导体器件，或，上述实施例三提供的集成电路。应理解，该半导体器件可以采用现有工艺或者上述实施例二所描述的制备方法制作而成。
与现有技术相比，本发明提供的电子设备的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不做赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (21)

1.一种半导体器件，其特征在于，包括：
衬底，
形成在衬底表面的有源层；所述有源层具有第一面状有源部、第二面状有源部以及用于连接的至少两条鳍状有源部；
覆盖在所述第一面状有源部背离衬底表面的源极；
覆盖在所述第二面状有源部背离衬底表面的漏极；
形成在所述至少两条鳍状有源部和所述衬底上的栅堆叠结构；不同所述鳍状有源部沿所述栅堆叠结构的宽度方向间隔分布；
形成在所述源极背离所述衬底表面上的第一介电层；
以及形成在所述漏极背离所述衬底表面上的第二介电层。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
第一内侧墙，所述第一内侧墙的第一侧面临近所述第一面状有源部和所述源极，所述第一内侧墙的第二侧面临近所述栅堆叠结构；和/或，
第二内侧墙，所述第二内侧墙的第一侧面临近所述第二面状有源部和所述漏极，所述第二内侧墙的第二侧面临近所述栅堆叠结构。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一内侧墙的高度大于或等于所述第一面状有源部和所述源极的总厚度；所述第一内侧墙的高度方向、所述第一面状有源部的厚度方向和所述源极的厚度方向均相同；
所述第二内侧墙的高度大于或等于所述第二面状有源部和漏极的总厚度；所述第二内侧墙的高度方向、所述第二面状有源部的厚度方向和所述漏极的厚度方向均相同。
4.根据权利要求1～3任一项所述的半导体器件，其特征在于，所述第一面状有源部、所述第二面状有源部和每个所述鳍状有源部均为单层膜。
5.根据权利要求1～3任一项所述的半导体器件，其特征在于，所述第一面状有源部、所述第二面状有源部和每个所述鳍状有源部均包括：
形成在所述衬底上方的M个叠层有源膜，每个所述叠层有源膜均包括沿着背离所述衬底的方向层叠在一起的第一有源膜和第二有源膜，M为大于或等于1的整数。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一有源膜所含有的材料和所述第二有源膜所含有的材料不同；和/或，
所述第一有源膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
所述第二有源膜所含有的材料为Si或Si1-xGex，0<x≤1。
7.根据权利要求1～3任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
形成在所述源极背离所述衬底表面的第一导电接触层；和/或，
形成在所述漏极背离所述衬底表面的第二导电接触层。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一导电接触层和所述第二导电接触层所含有的材料均为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h- iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
9.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底的表面上形成半导体材料层；所述半导体材料层具有源极形成区、漏极形成区和栅极形成区；所述栅极形成区位于所述源极形成区和所述漏极形成区之间；
在所述源极形成区背离所述衬底的表面形成覆盖源极形成区的源极，使得所述源极形成区形成第一面状有源部；
在所述漏极形成区背离所述衬底的表面形成覆盖漏极形成区的漏极，使得所述漏极形成区形成第二面状有源部；
对所述栅极形成区进行处理，形成至少两条鳍状有源部，使得所述第一面状有源部、所述第二面状有源部和所述至少两条鳍状有源部构成有源层；
在所述至少两条鳍状有源部和所述衬底上形成栅堆叠结构；不同所述鳍状有源部沿所述栅堆叠结构的宽度方向间隔分布；其中，
在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的所述源极后，在形成所述至少两条鳍状有源部前，所述半导体器件的制备方法还包括：在所述源极背离所述衬底的表面上形成第一介电层；
在所述漏极形成区背离所述衬底的表面形成覆盖所述漏极形成区的所述漏极后，在形成所述至少两条鳍状有源部前，所述半导体器件的制备方法还包括：在所述漏极背离所述衬底的表面上形成第二介电层。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，在所述衬底的表面上形成所述半导体材料层后，在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的所述源极，使得所述源极形成区形成所述第一面状有源部前，所述半导体器件的制备方法还包括：
在所述半导体材料层位于所述栅极形成区的区域形成至少两条栅极掩膜部。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，在所述半导体材料层位于所述栅极形成区的区域形成所述至少两条栅极掩膜部包括：
在所述半导体材料层背离所述衬底的表面形成至少两条预制掩膜；所述预制掩膜形成在所述源极形成区、所述漏极形成区和所述栅极形成区上；
在所述半导体材料层位于所述栅极形成区的区域形成牺牲栅；
去除每条所述预制掩膜对应所述源极形成区和所述漏极形成区的部分，获得所述至少两条栅极掩膜部。
12.根据权利要求10所述的半导体器件的制备方法，其特征在于，对所述栅极形成区进行处理，形成所述至少两条鳍状有源部，使得所述第两面状有源部、所述第二面状有源部和所述至少两条鳍状有源部构成所述有源层包括：
在所述至少两条栅极掩膜部的掩膜下对所述栅极形成区进行处理，获得所述至少两条鳍状有源部，使得所述源极形成区形成所述第两面状有源部，所述漏极形成区形成所述第二面状有源部。
13.根据权利要求9～12任一项所述的半导体器件的制备方法，其特征在于，所述在所述至少两条鳍状有源部和所述衬底上形成所述栅堆叠结构前，所述半导体器件的制备方法还包括：
在所述栅极形成区内形成第一内侧墙，所述第一内侧墙的第一侧面临近所述第一面状有源部和所述源极；
在所述栅极形成区内形成第二内侧墙，所述第二内侧墙的第一侧面临近所述第二面状有源部和所述漏极；
在所述至少两条鳍状有源部和所述衬底上形成所述栅堆叠结构包括：
在所述栅极形成区位于第一内侧墙和第二内侧墙之间的区域形成所述栅堆叠结构。
14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述第一内侧墙的高度大于或等于所述第一面状有源部和源极的总厚度；所述第一内侧墙的高度方向、所述第一面状有源部厚度方向和所述源极的厚度方向均相同；
所述第二内侧墙的高度大于或等于所述第二面状有源部和所述漏极的总厚度；所述第二内侧墙的高度方向、所述第二面状有源部的厚度方向和所述漏极的厚度方向均相同。
15.根据权利要求9～12任一项所述的半导体器件的制备方法，其特征在于，所述半导体材料层为单层膜。
16.根据权利要求9～12任一项所述的半导体器件的制备方法，其特征在于，所述半导体材料层包括形成在所述衬底上方的M个叠层半导体材料膜，每个所述叠层半导体材料膜均包括沿着背离所述衬底的方向层叠在一起的第一半导体材料膜和第二半导体材料膜，M为大于或等于1的整数。
17.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第一半导体材料膜所含有的材料和第二半导体材料膜所含有的材料不同；和/或，
所述第一半导体材料膜所含有的材料为Si或Si1-xGex，0<x≤1；和/或，
所述第二半导体材料膜所含有的材料为Si或Si1-xGex，0<x≤1。
18.根据权利要求9～12任一项所述的半导体器件的制备方法，其特征在于，在所述源极形成区背离所述衬底的表面形成覆盖所述源极形成区的所述源极后，在形成所述至少两条鳍状有源部前，所述半导体器件的制备方法还包括：
在所述源极背离所述衬底的表面形成第一导电接触层；
在所述漏极形成区背离所述衬底的表面形成覆盖所述漏极形成区的所述漏极后，在形成所述至少两条鳍状有源部前，所述半导体器件的制备方法还包括：
在所述漏极背离所述衬底的表面形成第二导电接触层。
19.根据权利要求18所述的半导体器件的制备方法，其特征在于，所述第一导电接触层和所述第二导电接触层均为Ni1-aSia、Ti1-bSib、Co1-cSic、Ni1-d-eSidGee、Ti1-f-gSifGeg、Co1-h- iSihGei、Ni1-jGej、Ti1-kGek、Co1-mGem中一种或多种，0<a<1，0<b<1，0<c<1，0<d<1，0<e<1，0<f<1，0<g<1，0<h<1，0<i<1，0<j<1，0<k<1，0<m<1。
20.一种集成电路，其特征在于，包括权利要求1～8任一项所述的半导体器件。
21.一种电子设备，其特征在于，包括权利要求1～8任一项所述的半导体器件，或，权利要求20所述的集成电路。
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