KR20190047483A - 표시 장치 - Google Patents

Abstract

본 발명은 표시 장치에 관한 것이다. 본 발명의 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 및 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 링크 배선을 복층으로 구성함에 따라 발생할 수 있는 배선간 RC 지연(RC delay) 을 균일하게 개선함으로써 화질 저하를 방지할 수 있는 표시 장치에 관한 것이다.

액정 표시 장치(Liquid Crystal Display Device), 유기 발광 소자 표시 장치(Organic Light Emitting Diode Display Device), 양자 점 표시 장치(Quantum Dot Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)는 얇은 두께와 낮은 소비전력으로 인해 차세대 표시 장치로서 각광을 받고 있다.

표시 장치는 복수의 화소를 구동하기 위한 신호를 제공하는 구동 IC(Driver Integrated Circuit)를 포함할 수 있다. 구동 IC는 표시 장치의 비표시 영역에 배치된 링크 배선을 통해 각각의 화소로 신호를 제공한다.

그러나, 비표시 영역의 크기를 감소시키기 위해, 링크 배선은 직선 방향이 아닌 사선 방향으로 연장하는 부분을 포함하게 된다. 이에 따라, 링크 배선의 길이가 링크 배선의 위치 등에 따라 서로 다르게 될 수 있다. 예를 들어, 동일한 구동 IC로부터 신호를 인가받는 복수의 링크 배선 중 중앙부에 배치된 링크 배선의 경우 길이가 상대적으로 짧은 반면, 엣지부에 배치된 링크 배선의 경우 길이가 상대적으로 길다. 따라서, 엣지부에 배치된 링크 배선의 배선 저항이 중앙부에 배치된 링크 배선의 배선 저항 보다 크게 되어, 중앙부에 비해 엣지부에서 링크 배선에 의한 RC 지연값이 증가되는 문제가 존재한다.

이에, 본 발명이 해결하고자 하는 과제는 복수의 링크 배선이 비표시 영역에서 서로 다른 층에 교대로 배치되도록 형성하여, 비표시 영역의 크기가 최소화된 표시 장치를 제공하는 것이다.

또한, 본 발명이 해결하고자 하는 다른 과제는 복수의 링크 배선의 길이 편차에 따라 각각의 링크 배선에서 발생할 수 있는 RC 지연의 편차가 최소화된 표시 장치를 제공하는 것이다.

또한, 본 발명이 해결하고자 하는 다른 과제는, 복수의 링크 배선을 형성하는 과정에서 오버레이(overlay) 변동이 발생하여 각각의 링크 배선의 커패시턴스 값이 변화함에 따라 각각의 링크 배선에서 발생할 수 있는 RC 지연의 편차가 최소화된 표시 장치를 제공하는 것이다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함한다. 이에, 복수의 링크 배선간 저항 편차를 최소화하여 화질 저하를 개선할 수 있다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판 및 표시 영역의 복수의 신호 배선과 비표시 영역의 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선을 포함하고, 제1 데이터 링크 배선 및 제2 데이터 링크 배선은 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함한다. 이에, RC 지연에 대한 링크 배선 간 편차를 최소화하여, 표시 장치의 신뢰성을 개선할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 복수의 링크 배선 중 제1 링크 배선과 제2 링크 배선을 서로 다른 층에 형성함에 따라, 복수의 링크 배선이 비표시 영역에서 차지하는 면적을 감소시킬 수 있다.

또한, 본 발명은 복수의 링크 배선에 지그재그 형상의 저항 보상 패턴을 구성함으로써, 복수의 링크 배선간 저항 편차를 최소화할 수 있는 효과가 있다.

또한, 본 발명은 복수의 링크 배선의 공정에서 오류가 발생하여 복수의 링크 배선이 등간격으로 배치되지 않음에 따라 발생하는 RC 지연에 대한 링크 배선 간 편차를 최소화하여, 표시 장치의 신뢰성을 개선할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 X영역에 대한 확대도이다.
도 3은 도 2의 III-III'에 따른 표시 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 6은 도 5의 Y영역에 대한 확대도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 9는 도 8의 Z영역에 대한 확대도이다.
도 10은 도 8의 XI-XI'에 따른 표시 장치의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치의 다양한 구성 요소 중 기판(110), 데이터 구동부(120), 게이트 구동부(130), 링크 배선(DLL, GLL)만을 도시하였다.

기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드(ployimide) 등과 같은 플라스틱 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.

표시 영역(AA)은 표시 장치(100)에서 실제로 영상이 표시되는 영역으로, 표시 영역(AA)에는 표시부 및 표시부를 구동하기 위한 다양한 구동 소자 및 신호 배선이 배치될 수 있다. 예를 들어, 표시부는 화소 전극과 공통 전극에 인가된 전압에 의해 발생되는 전계에 의해 액정을 구동하는 액정 표시부일 수 있다. 다만, 이에 제한되지 않고, 표시부는 애노드, 유기층, 및 캐소드를 포함하는 유기 발광 소자로 구성되는 유기 발광 표시부일 수 있다. 또한, 표시부를 구동하기 위한 박막 트랜지스터, 커패시터 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다. 도 1에 도시된 바와 같이, 게이트 배선(GL), 데이터 배선(DL) 등과 같은 복수의 신호 배선이 표시 영역(AA)에 배치될 수 있다.

표시 영역(AA)에는 복수의 화소가 배치된다. 복수의 화소는 빛을 발광하는 최소 단위로, 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 복수의 화소 각각은 게이트 배선(GL) 및 데이터 배선(DL)과 연결될 수 있다.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소를 구동하기 위한 다양한 구성요소들이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 구동부(120), 게이트 구동부(130), 표시 영역(AA)의 다양한 신호 배선과 연결되는 링크 배선(GLL, DLL) 등이 기판(110)의 비표시 영역(NA)에 배치될 수 있다.

데이터 구동부(120)는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 구성으로, 표시 영역(AA)의 복수의 화소로 신호를 공급하기 위한 구성이다. 데이터 구동부(120)는 비표시 영역(NA)에 배치된 다양한 배선을 통해 데이터 전압을 표시 영역(AA)의 복수의 화소로 공급한다. 구체적으로, 데이터 구동부(120)는 비표시 영역(NA)에 배치된 복수의 패드(P), 복수의 패드(P)와 연결된 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 링크 배선(DLL)과 연결된 복수의 데이터 배선(DL)을 통해 데이터 전압을 복수의 화소로 공급할 수 있다. 도 1에서는 데이터 구동부(120)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 데이터 구동부(120)가 기판(110)에 배치될 수 있다.

도 1을 참조하면, 데이터 구동부(120)는 베이스 필름(121) 및 구동 IC(122)를 포함할 수 있다. 베이스 필름(121)은 데이터 구동부(120)를 지지하는 필름이다. 베이스 필름(121)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다. 구동 IC(122)는 영상을 표시하기 위한 데이터 전압과 이를 처리하기 위한 구동 신호를 처리하는 구성이다. 구동 IC(122)는 표시 장치(100)의 기판(110) 상에 실장되는 방식에 따라 COG(Chip On Glass), COF(Chip On Film), TCP(Tape Carrier Package) 등의 방식으로 배치될 수 있다. 도 1에서는 설명의 편의를 위해 데이터 구동부(120)가 베이스 필름(121) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다.

게이트 구동부(130)는 타이밍 콘트롤러의 제어 하에 게이트 신호를 출력하고, 복수의 게이트 링크 배선(GLL) 및 복수의 게이트 배선(GL)을 통해 데이터 전압이 충전되는 화소를 선택할 수 있다. 게이트 구동부(130)는 시프트 레지스터(shift register)를 이용하여 게이트 신호를 게이트 배선(GL)으로 순차적으로 공급할 수 있다. 도 1에서는 설명의 편의를 위해 게이트 구동부(130)가 베이스 필름(131) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다. 또한, 게이트 구동부(130)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 게이트 구동부(130)가 기판(110)에 배치될 수 있다.

이하에서는, 기판(110)의 비표시 영역(NA)의 복수의 링크 배선에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.

도 2는 도 1의 X영역에 대한 확대도이다. 도 3은 도 2의 III-III'에 따른 표시 장치의 단면도이다. 도 2에서는 설명의 편의를 위해, 비표시 영역(NA)에 배치된 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 링크 배선(DLL)과 연결된 복수의 패드(P)만을 도시하였다.

복수의 링크 배선은 표시 영역(AA)에 배치된 복수의 신호 배선과 비표시 영역(NA)에 배치된 패드부(PA)를 연결하는 배선이다. 구체적으로, 복수의 링크 배선은 복수의 게이트 링크 배선(GLL) 및 복수의 데이터 링크 배선(DLL)을 포함한다. 여기서, 복수의 신호 배선은 게이트 배선(GL) 및 데이터 배선(DL)을 포함할 수 있다. 이하에서는 데이터 링크 배선(DLL)에 대해 설명하나, 게이트 링크 배선(GLL)에도 데이터 링크 배선(DLL)과 동일한 구성이 적용될 수도 있다.

패드부(PA)는 비표시 영역(NA)에서 복수의 패드(P)가 형성되는 영역이다. 복수의 패드(P)는 복수의 링크 배선(DLL)의 끝단에 배치되고, 복수의 패드(P)들을 포함하는 영역을 패드부(PA)라고 정의할 수 있다. 패드부(PA)는 복수의 패드(P)와 외부 모듈, 예를 들어, COF 등이 본딩되는 영역이다.

도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 패드(P)를 통해 데이터 구동부(120)와 표시 영역(AA)의 복수의 데이터 배선(DL)을 연결하는 배선이다.

복수의 데이터 링크 배선(DLL)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)을 포함한다. 이때, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)은 서로 다른 층에 교대로 배치된다.

제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)에 대한 보다 상세한 설명을 위해 도 3을 참조하면, 기판(110) 상에 복수의 제1 데이터 링크 배선(DLL1)이 배치된다. 또한, 복수의 제1 데이터 링크 배선(DLL1) 상에 게이트 절연층(111)이 배치되고, 게이트 절연층(111) 상에 제2 데이터 링크 배선(DLL2)이 배치된다. 이때, 복수의 제1 데이터 링크 배선(DLL1)과 복수의 제2 데이터 링크 배선(DLL2)은 중첩되지 않도록 교대로 배치된다. 즉, 복수의 제2 데이터 링크 배선(DLL2)은 도 3에 도시된 바와 같이, 기판(110) 상에 배치된 복수의 제1 데이터 링크 배선(DLL1)과 서로 다른 층에 배치되며, 복수의 제1 데이터 링크 배선(DLL1) 사이에서 동일한 거리로 이격된 위치에 배치될 수 있다. 이에, 복수의 제1 데이터 링크 배선(DLL1)과 복수의 제2 데이터 링크 배선(DLL2)은 등간격으로 배치될 수 있다.

복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(100)에서 사용되는 다양한 전극 및/또는 배선과 동일한 물질로 이루어질 수 있다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있고, 복수의 제2 데이터 링크 배선(DLL2)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 다만, 이는 예시적인 것이며, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(100)에서 사용되는 다양한 도전성 구성요소들과 동일한 물질로 동일 층에 형성될 수 있다.

일반적으로, 데이터 배선(DL)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 동일 층 상에 형성되므로, 복수의 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 별도의 연결 구조 없이 일체로 형성될 수 있다. 다만, 복수의 제1 데이터 링크 배선(DLL1)은 박막 트랜지스터의 게이트 전극과 동일한 물질로 동일 층 상에 형성되므로, 도 2에 도시된 바와 같이 컨택홀을 통해 데이터 배선(DL)과 연결될 수 있다.

도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 포함한다. 데이트 링크 배선의 제1 부분(S1)은 복수의 패드(P)와 연결되며, 복수의 패드(P)로부터 제1 방향(D1)으로 연장된 배선의 부분을 의미한다. 데이터 링크 배선(DLL)의 제2 부분(S2)은 표시 영역(AA)의 데이터 배선(DL)과 연결되며, 제1 방향(D1)과 상이한 제2 방향(D2) 또는 제3 방향(D3)으로 연장된 배선의 영역의 부분을 의미한다. 여기서, 제2 방향(D2)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 좌측에 위치한 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이고, 제3 방향(D3)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 우측에 위치한 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이다. 즉, 제2 방향(D2)은 도 2를 기준으로 좌측 사선 방향이고, 제3 방향(D3)은 우측 사선 방향이다.

이에, 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 통해 데이터 구동부(120)로부터의 데이터 신호를 표시 영역(AA)의 데이터 배선(DL)을 통해 표시 영역(AA)의 화소로 전달할 수 있다.

복수의 데이터 링크 배선(DLL) 중 적어도 일부는 저항 보상 패턴(RP)을 포함한다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위해 복수의 링크 배선의 적어도 일부분에 포함되는 패턴이다. 저항 보상 패턴(RP)의 일단은 제1 부분(S1)과 연결되고, 타단은 제2 부분(S2)과 연결된다. 이에, 저항 보상 패턴(RP)을 포함하는 복수의 링크 배선은 제1 부분(S1), 저항 보상 패턴(RP) 및 제2 부분(S2)을 통해서 신호를 데이터 배선(DL)으로 전달할 수 있다. 다만, 복수의 데이터 링크 배선(DLL) 중 엣지부의 최외곽에 배치된 데이터 링크 배선(DLL)의 길이가 가장 길기 때문에, 최외곽에 배치된 데이터 링크 배선(DLL)의 경우 저항 보상 패턴(RP)을 포함하지 않거나, 가장 길이가 짧은 저항 보상 패턴(RP)을 포함할 수 있다.

저항 보상 패턴(RP)은 복수의 데이터 링크 배선(DLL)의 길이를 증가시킬 수 있는 다양한 형상일 수 있다. 즉, 저항 보상 패턴(RP)은 데이터 링크 배선(DLL)의 제1 부분(S1)과 제2 부분(S2)을 최단거리로 연결하는 패턴이 아니다. 이에, 저항 보상 패턴(RP)은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 가질 수 있다. 다만, 다양한 형상 중 가장 길이가 긴 형상이 펄스파 형상이므로, 도 2에서는 저항 보상 패턴(RP)이 펄스파 형상을 갖는 것으로 도시하였다.

도 2를 참조하면, 저항 보상 패턴(RP)의 길이는 패드부(PA)의 중앙부에 가까울수록 증가할 수 있다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위한 패턴이므로, 중앙부에 배치된 데이터 링크 배선(DLL)에 포함되는 저항 보상 패턴(RP)의 길이가 엣지부에 배치된 데이터 링크 배선(DLL)의 길이보다 길 수 있다. 이에 따라, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 역삼각형 형상을 이룰 수 있다. 즉, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 역삼각형 영역 내에 배치될 수 있다.

본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 데이터 링크 배선(DLL)이 서로 다른 층에서 교대로 배치되는 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)을 포함한다. 따라서, 복수의 데이터 링크 배선(DLL)이 단일 층에 배치되는 경우보다 공정 마진을 확보할 수 있으므로, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 크기가 감소할 수 있고, 이에, 베젤의 크기 또한 감소할 수 있다.

또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 링크 배선 중 적어도 일부가 저항 보상 패턴(RP)을 포함함에 따라, 저항 보상 패턴(RP)을 포함하는 데이터 링크 배선(DLL)의 길이가 증가하게 된다. 구체적으로, 중앙부에 배치된 데이터 링크 배선(DLL)의 길이를 증가시키기 위해, 중앙부에 배치된 데이터 링크 배선(DLL)은 저항 보상 패턴(RP)을 포함할 수 있다. 따라서, 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 저항 편차가 감소하고, 이에 RC 지연값의 편차 또한 감소할 수 있다. 이에 대한 보다 상세한 설명을 위해 도 4를 함께 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 구체적으로, 도 4는 비교예 및 실시예 1에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.

실시예 1은 앞서 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일 실시예에 따른 표시 장치(100)와 같이 데이터 링크 배선(DLL)에 저항 보상 패턴(RP)이 적용된 경우이며, 비교예는 본 발명의 일 실시예에 따른 표시 장치에서 저항 보상 패턴(RP)이 생략된 경우이다. 즉, 비교예에서는 데이터 링크 배선(DLL)이 제1 부분(S1) 및 제2 부분(S2)만으로 구성된다.

비교예의 경우, 저항 보상 패턴(RP)을 포함하지 않으므로, 중앙부에 배치한 데이터 링크 배선(DLL)의 길이가 상대적으로 짧고, 엣지부에 위치한 데이터 링크 배선(DLL)의 길이보다 상대적으로 길다. 즉, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 길이가 감소하고, 이에 따라 데이터 링크 배선(DLL)의 저항 또한 감소할 수 있다. 이때, 복수의 데이터 링크 배선(DLL)이 등간격으로 배치되는 경우, 복수의 데이터 링크 배선(DLL) 각각의 커패시턴스 값은 동일하므로, 엣지부에서 중앙부로 갈수록 RC 지연값이 작을 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 비교예에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①일 수 있다.

실시예 1의 경우, 패드부(PA)의 중앙부에 배치한 링크 배선이 가장 길이가 긴 저항 보상 패턴(RP)을 포함하고, 중앙부에서 엣지부로 갈수록 복수의 데이터 링크 배선(DLL)이 포함하는 저항 보상 패턴(RP)의 길이가 감소하므로, 중앙부에 가깝게 배치되는 데이터 링크 배선(DLL)일수록 데이터 링크 배선(DLL)의 길이가 보다 많이 증가하게 된다. 이에, 저항 보상 패턴(RP)을 포함하는 데이터 링크 배선(DLL)의 길이가 증가하게 된다. 비교예와 같이 데이터 링크 배선(DLL)이 저항 보상 패턴(RP)을 포함하지 않는 경우와 비교하여, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 저항 증가량이 커질 수 있다. 따라서, 비교예와 비교하여, 도 4에 도시된 바와 같이, 중앙부에 배치한 데이터 링크 배선(DLL)에서 RC 지연값의 크기가 가장 많이 증가하고, 엣지부로 갈수록 RC 지연값의 증가량이 작아질 수 있다. 이때, 비교예의 경우와 비교하여 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 증가량을 A라고 하면, 실시예 1에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①보다 A만큼 작은 ②일 수 있다. 이에, 실시예 1의 경우 비교예와 비교하여, 중앙부와 엣지부에서의 RC 지연값의 편차가 A만큼 감소할 수 있다. 이에, 실시예 1에서는 저항 보상 패턴(RP)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(100)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 화질 저하가 개선될 수 있는 효과가 있다.

도 5는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 6은 도 5의 Y영역에 대한 확대도이다. 도 5 및 도 6에 도시된 표시 장치(200)는 도 2 내지 도 4에 도시된 표시 장치(100)와 비교하여, 데이터 링크 배선(DLL)이 커패시턴스 보상 패턴(CP)을 더 포함한다는 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.

도 5 및 도 6을 참조하면, 복수의 데이터 링크 배선(DLL) 중 적어도 일부는 커패시턴스 보상 패턴(CP)을 포함한다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제2 데이터 링크 배선(DLL2)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 포함하고, 복수의 제2 데이터 링크 배선(DLL2) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제1 데이터 링크 배선(DLL1)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 더 포함한다.

커패시턴스 보상 패턴(CP)은 데이터 링크 배선(DLL)의 커패시턴스를 증가시키기 위한 패턴이다. 커패시턴스 보상 패턴(CP)은 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 동일한 물질로 동일 층에 형성될 수 있다.

도 5 및 도 6을 참조하면, 커패시턴스 보상 패턴(CP)을 포함하는 데이터 링크 배선(DLL)의 커패시턴스를 증가시키기 위해, 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)은 복수의 제2 데이터 링크 배선(DLL2)으로 연장하여 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 즉, 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)은 이웃하는 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 펄스파 형상 내로 연장하여, 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 또한, 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)은 복수의 제1 데이터 링크 배선(DLL1)으로 연장하여 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 즉, 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)은 이웃하는 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)의 펄스파 형상 내로 연장하여, 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 이때, 이웃하는 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)에 의해 둘러싸이도록 커패시턴스 보상 패턴(CP)을 보다 용이하게 형성하기 위해, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)은 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)과 대응하는 형상을 가질 수 있다. 즉, 도 5 및 도 6에 도시된 바와 같이, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)과 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 펄스파 형상이 서로 일치할 수 있다.

도 5 및 도 6을 참조하면, 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)은 복수이고, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)의 양 측에 교대로 배치될 수 있다. 또한, 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)도 복수이고, 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 양 측에 교대로 배치될 수 있다. 이에, 커패시턴스 보상 패턴(CP)이 존재하지 않는 경우와 비교하여, 서로 이웃하는 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)과 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP) 간의 거리가 감소할 수 있다.

도 6을 참조하면, 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)의 끝단은 커패시턴스 보상 패턴(CP)을 둘러싸는 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 복수의 변(142A, 142B, 142C)에서 동일한 거리로 이격될 수 있다. 구체적으로, 도 6에 도시된 바와 같이, 제1 데이터 링크 배선(DLL1)의 끝단에서 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 상부에 위치한 변(142A)의 거리(a)와 제1 데이터 링크 배선(DLL1)의 끝단에서 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 측면에 위치한 변(142B)의 거리(b)와 제1 데이터 링크 배선(DLL1)의 끝단에서 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 하부에 위치한 변(142C)의 거리(c)는 동일할 수 있다. 이에, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)은 이를 둘러싸는 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)에 대해 대칭 구조를 가질 수 있다. 마찬가지로, 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)의 끝단은 커패시턴스 보상 패턴(CP)을 둘러싸는 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)의 복수의 변에서 동일한 거리로 이격될 수 있다. 이에, 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 이를 둘러싸는 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)에 대해 대칭 구조를 가질 수 있다. 이에 따라, 커패시턴스 보상 패턴(CP)이 이웃하는 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)의 복수의 변과 동일한 거리로 이격됨에 따라, 커패시턴스 보상 패턴(CP) 형성 공정이 보다 용이할 수 있고, 데이터 링크 배선(DLL) 간의 커패시턴스 매칭 또한 보다 용이할 수 있다. 이에 따라, 공정상 설계가 단순해질 수 있다.

이하에서는, 커패시턴스 보상 패턴(CP) 적용에 따른 RC 지연값의 변화에 대한 보다 상세한 설명을 위해 도 7을 함께 참조하여 설명하기로 한다.

도 7은 본 발명의 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 구체적으로 도 7은 비교예, 실시예 1 및 실시예 2에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.

실시예 2는 앞서 도 5 및 도 6을 참조하여 설명한, 본 발명의 다른 실시예에 따른 표시 장치(200)와 같이 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)에 커패시턴스 보상 패턴(CP)이 형성된 경우이며, 비교예 및 실시예 1은 앞서 도 4를 참조하여 설명한 비교예 및 실시예 1과 동일하다.

실시예 2의 경우, 패드부(PA)의 중앙부에 배치한 데이터 링크 배선(DLL)이 가장 많은 수의 커패시턴스 보상 패턴(CP)을 포함하고, 중앙부에서 엣지부로 갈수록 복수의 데이터 링크 배선(DLL)이 포함하는 커패시턴스 보상 패턴(CP)의 개수가 감소하므로, 중앙부에 가깝게 배치되는 데이터 링크 배선(DLL)일수록 데이터 링크 배선(DLL)의 커패시턴스가 보다 많이 증가하게 된다. 즉, 중앙부에 위치한 데이터 링크 배선(DLL)일수록 이웃하는 데이터 링크 배선(DLL)과 보다 인접한 거리를 갖는 커패시턴스 보상 패턴(CP)의 개수가 증가하므로, 중앙부에 위치한 데이터 링크 배선(DLL)일수록 이웃하는 데이터 링크 배선(DLL)과의 커패시턴스 또한 증가할 수 있다. 이에, 비교예와 같이 데이터 링크 배선(DLL)이 저항 보상 패턴(RP)을 포함하지 않는 경우와 비교하여, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 커패시턴스 증가량이 커질 수 있다. 따라서, 비교예와 비교하여, 도 7에 도시된 바와 같이, 중앙부에 배치한 데이터 링크 배선(DLL)에서 RC 지연값의 크기가 가장 많이 증가하고, 엣지부로 갈수록 RC 지연값의 증가량이 작아질 수 있다. 이때, 비교예의 경우와 비교하여 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 증가량을 B라고 하면, 실시예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①보다 B만큼 작은 ③일 수 있다. 또한, 실시예 1의 경우와 비교하여, 실시예 1에서의 데이터 링크 배선(DLL)의 저항과 실시예 2에서의 데이터 링크 배선(DLL)의 저항은 실질적으로 동일하므로, 실시예 2에서는 커패시턴스 보상 패턴(CP)이 추가됨에 따라, 실시예 2에서의 중앙부에서의 RC 지연값의 증가량 B는 실시예 1에서의 중앙부에서의 RC 지연값의 증가량 A보다 클 수 있다. 이에, 실시예 2에서는 커패시턴스 보상 패턴(CP)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(200)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 있는 화질 저하가 개선될 수 있는 효과가 있다.

도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 9는 도 8의 Z영역에 대한 확대도이다. 도 10은 도 8의 XI-XI'에 따른 표시 장치의 단면도이다. 도 8 내지 도 10에 도시된 표시 장치는 도 5 및 도 6에 도시된 표시 장치와 비교하여 복수의 데이트 링크 배선에 오버레이 변동이 발생하였다는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.

도 8을 참조하면, 복수의 데이터 링크 배선(DLL) 형성 과정에서 오버레이 변동이 발생할 수 있다. 여기서, 오버레이 변동이란, 서로 다른 층에 배치된 데이터 링크 배선(DLL) 형성 과정에서 하나의 층에 배치되는 데이터 링크 배선(DLL)이 원래 목표로 하였던 위치에서 벗어나 다른 위치에 형성되어 다른 층에 배치되는 데이터 링크 배선(DLL)과 등간격으로 배치되지 않는 현상을 의미한다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)은 원하는 위치에 형성되었으나, 상부층에 배치되는 복수의 제2 데이터 링크 배선(DLL2)은 제2 데이터 링크 배선(DLL2) 형성 공정에서 포토리소그래피(photolithography) 공정 등의 오차로 복수의 제1 데이터 링크 배선(DLL1)과 등간격으로 형성되지 않고, 인접하는 2개의 복수의 제2 데이터 링크 배선(DLL2) 중 어느 하나에 보다 가깝게 배치될 수 있다.

오버레이 변동은 상하 방향 오버레이 변동 및 좌우 방향 오버레이 변동으로 구분될 수 있다. 상하 방향 오버레이 변동은 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 중 하나가 원래 목표로 하였던 위치에서 상하 방향으로 치우쳐서 형성되는 현상을 의미하고, 좌우 방향 오버레이 변동은 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 중 하나가 원래 목표로 하였던 위치에서 좌우 방향으로 치우쳐서 형성되는 현상을 의미한다.

이러한 오버레이 변동이 발생하는 경우, 복수의 데이터 링크 배선(DLL)들 간의 간격이 변동함에 따라 복수의 데이터 링크 배선(DLL)의 커패시턴스가 변동될 수 있다. 특히, 복수의 데이터 링크 배선(DLL)의 제1 부분(S1), 저항 보상 패턴(RP) 및 제2 부분(S2) 중 제2 부분(S2)의 길이가 가장 길기 때문에, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2) 간의 간격이 복수의 데이터 링크 배선(DLL)의 커패시턴스에 가장 큰 영향을 줄 수 있다. 이에, 좌우 오버레이 변동보다는 상하 오버레이 변동이 복수의 데이터 링크 배선(DLL)의 커패시턴스 변동에 보다 큰 영향을 영향을 줄 수 있다.

구체적으로, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향인 제2 방향(D2) 또는 제3 방향(D3)이 게이트 배선(GL)이 연장하는 방향인 제4 방향(D4), 제1 방향(D1)의 수직 방향과 이루는 각도를 θ라고 하는 경우, 도 8에서는 도시의 편의를 위해 제2 방향(D2)과 제3 방향(D3)이 경사진 것으로 도시되었으나, 실제 제조된 표시 장치에서는 cosθ 는 0.999, 즉, 거의 1일 수 있다. 이에, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)은 실질적으로 제4 방향(D4)으로 연장하는 것으로 가정할 수도 있다. 이에, 좌우 오버레이 변동이 발생하더라도 복수의 데이터 링크 배선(DLL)의 제2 부분(S2) 간의 간격은 변동하지 않으므로, 좌우 오버레이 변동은 데이터 링크 배선(DLL)의 커패시턴스 변화를 야기하지 않을 수 있다.

다만, 상하 오버레이 변동이 발생하는 경우, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2) 간의 간격이 변동할 수 있다. 즉, 도 8에 도시된 바와 같이, 복수의 제2 데이터 링크 배선(DLL2)이 목표로 하였던 위치보다 상측에 배치되도록 형성된 경우, 제2 데이터 링크 배선(DLL2)은 인접하는 2개의 제1 데이터 링크 배선(DLL1) 중 상측에 위치한 제1 데이터 링크 배선(DLL1)과의 거리(L1)가 하측에 위치한 제1 데이터 링크 배선(DLL1)과의 거리(L2)보다 작을 수 있다. 이에, 복수의 데이터 링크 배선(DLL) 각각은 인접하는 2개의 데이터 링크 배선(DLL) 중 어느 하나에 더 가깝게 배치될 수 있으므로, 복수의 데이터 링크 배선(DLL)이 등간격으로 배치된 경우와 비교하여 데이터 링크 배선(DLL)의 커패시턴스 값이 증가할 수 있다. 또한, 중앙부에서 엣지부로 갈수록 데이터 링크 배선(DLL)의 길이, 특히, 제2 부분(S2)의 길이가 증가되므로, 엣지부에 위치하는 데이터 링크 배선(DLL)일수록 커패시턴스 값의 증가량이 더 클 수 있다. 이에, 상하 오버레이 변동이 발생한 경우, 중앙부에서 엣지부로 갈수록 데이터 링크 배선(DLL)의 제2 부분(S2)에 의한 커패시턴스가 증가하고, 이에 따라 RC 지연값 또한 증가하게 된다.

이에, 본 발명의 또 다른 실시예에 따른 표시 장치에서는, 듀얼 레이어 링크 배선 구조 상 발생할 수 있는 오버레이 변동에 의해 발생하는 데이터 링크 배선(DLL) 간의 커패시턴스 편차를 감소시키기 위해 복수의 데이터 링크 배선(DLL) 중 적어도 일부가 커패시턴스 보상 패턴(CP)을 포함한다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제2 데이터 링크 배선(DLL2)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 포함하고, 복수의 제2 데이터 링크 배선(DLL2) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제1 데이터 링크 배선(DLL1)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 더 포함한다.

복수의 데이터 링크 배선(DLL)이 커패시턴스 보상 패턴(CP)을 포함함에 따라, 오버레이 변동이 발생하는 경우, 특히, 상하 오버레이 변동이 발생하는 경우, 중앙부에 배치되는 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있다. 예를 들어, 도 9 및 도 10을 참조하면, 상하 오버레이 변동이 발생하지 않고 정상적으로 제2 데이터 링크 배선(DLL2)이 형성된 경우, 제2 데이터 링크 배선(DLL2)의 커패시턴스는 C1과 C2의 합일 수 있다. 다만, 상하 오버레이 변동이 발생한 경우, 제2 데이터 링크 배선(DLL2)이 인접하는 2개의 제1 데이터 링크 배선(DLL1) 중 하나에 보다 가깝게 배치되게 되고, 2개의 도전체 간의 커패시턴스 값은 거리가 가까워질수록 급격하게 증가하므로, 상하 오버레이 변동이 발생한 경우의 제2 데이터 링크 배선(DLL2)의 커패시턴스인 C1'과 C2'의 합이 C1과 C2의 합보다 클 수 있다. 또한, 상술한 바와 같이, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)의 길이가 증가하고, 이에 따라, 커패시턴스 보상 패턴(CP)의 개수 또한 증가할 수 있다. 이에, 커패시턴스 보상 패턴(CP)에 의해 증가하는 커패시턴스는 중앙부에 위치하는 데이터 링크 배선(DLL)일수록 클 수 있다.

이에, 본 발명의 또 다른 실시예에 따른 표시 장치에서는 상하 오버레이 변동이 발생하는 경우 엣지부에 배치된 데이터 링크 배선(DLL)에서도 RC 지연값이 증가하지만, 커패시턴스 보상 패턴(CP)에 의해 중앙부에 배치된 데이터 링크 배선(DLL)에서도 RC 지연값이 증가하게 되고, 이에 데이터 링크 배선(DLL)의 위치에 따른 RC 지연값의 편차가 커패시턴스 보상 패턴(CP)이 없는 경우에 비해 작을 수 있다.

이하에서는, 커패시턴스 보상 패턴(CP) 적용에 따른 RC 지연값의 변화에 대한 보다 상세한 설명을 위해 도 11을 함께 참조하여 설명하기로 한다.

도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 도 11은 비교예, 실시예 2 및 실시예 3에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.

실시예 3은 앞서 도 9 및 도 10을 참조하여 설명한, 본 발명의 또 다른 실시예에 따른 표시 장치와 같이 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)에 커패시턴스 보상 패턴(CP)이 형성되었으며 상하 오버레이 변동이 발생한 경우이며, 비교예 및 실시예 2는 앞서 도 5 내지 도 8을 참조하여 설명한 비교예 및 실시예 2와 동일하다.

실시예 3의 경우, 상하 오버레이 변동이 발생함에 따라 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스가 증가하므로, 도 11에 도시된 바와 같이 엣지부에 배치된 데이터 링크 배선(DLL)에 대한 RC 지연값도 C만큼 증가할 수 있다. 다만, 패드부(PA)의 중앙부에 배치한 데이터 링크 배선(DLL)이 가장 많은 수의 커패시턴스 보상 패턴(CP)을 포함하고, 중앙부에서 엣지부로 갈수록 복수의 데이터 링크 배선(DLL)이 포함하는 커패시턴스 보상 패턴(CP)의 개수가 감소하므로, 중앙부에 가깝게 배치되는 데이터 링크 배선(DLL)일수록 커패시턴스 보상 패턴(CP)에 의한 데이터 링크 배선(DLL)의 커패시턴스가 보다 많이 증가하게 된다. 이에, 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값도 D만큼 증가할 수 있다. 따라서, 실시예 3에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차인 ④는 비교예에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차인 ①보다는 작고, 실시예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차인 ③보다 작거나 같을 수 있다. 이에, 실시예 3에서는 상하 오버레이 변동이 발생하더라도, 중앙부와 엣지부의 RC 지연 편차를 감소시키거나 유지시킬 수 있고, 이에 따라, 표시 장치(300)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 화질 저하가 개선될 수 있는 효과가 있다.

본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 및 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함할 수 있다.

본 발명의 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선이 포함하는 저항 보상 패턴의 길이는 패드부의 중앙에 가까울 수록 증가할 수 있다.

본 발명의 또 다른 특징에 따르면, 저항 보상 패턴은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 갖을 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선의 저항 보상 패턴은 역삼각형 영역 내에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 저항 보상 패턴은 복수의 제2 링크 배선의 저항 보상 패턴과 대응하는 형상을 갖을 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선은 복수의 제1 링크 배선의 저항 보상 패턴으로부터 복수의 제2 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함하고, 복수의 제2 링크 배선은 복수의 제2 링크 배선의 저항 보상 패턴으로부터 복수의 제1 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 복수의 제2 링크 배선의 저항 보상 패턴에 의해 둘러싸일 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 복수의 제1 링크 배선의 저항 보상 패턴에 의해 둘러싸일 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 복수의 제2 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제2 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 복수의 제1 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 저항 보상 패턴은 복수의 제1 데이터 링크 배선의 저항 보상 패턴을 둘러싸는 복수의 제2 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖는, 복수의 제2 링크 배선의 저항 보상 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴을 둘러싸는 복수의 제1 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖을 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 복수이고, 복수의 제1 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치되고, 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 복수이고, 복수의 제2 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 등간격으로 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제2 링크 배선은 인접하는 2개의 복수의 제1 데이터 링크 배선 중 어느 하나에 보다 가깝게 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 신호 배선은 제1 방향으로 연장된 복수의 데이터 배선 및 제1 방향과 상이한 제4 방향으로 연장된 복수의 게이트 배선을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 제2 방향 또는 제3 방향과 제4 방향이 이루는 각도가 θ인 경우, cosθ는 0.999일 수 있다.

본 발명의 또 다른 특징에 따르면, 패드부는 복수이고, 패드부 각각에는 플렉서블 필름이 배치될 수 있다.

본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판, 및 표시 영역의 복수의 데이터 배선과 비표시 영역의 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선을 포함하고, 제1 데이터 링크 배선 및 제2 데이터 링크 배선은 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴, 저항 보상 패턴으로부터 연장된 커패시턴스 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함할 수 있다.

본 발명의 다른 특징에 따르면, 제2 데이터 링크 배선은 상기 제1 데이터 링크 배선과 서로 다른층에 배치되고, 인접한 복수의 상기 제1 데이터 링크 배선 사이의 공간에 배치된, 표시 장치.

본 발명의 또 다른 특징에 따르면, 제1 데이터 링크 배선의 커패시턴스 보상 패턴은 제1 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 제2 데이터 링크 배선의 복수의 변과 등간격으로 이격되고, 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 제2 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 제1 데이터 링크 배선의 복수의 변과 등간격으로 이격될 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 데이터 링크 배선의 커패시턴스 보상 패턴 및 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 제1 방향과 수직하는 제4 방향으로 연장될 수 있다.

본 발명의 또 다른 특징에 따르면, 제4 방향과 제2 방향 또는 제3 방향이 이루는 각도가 θ인 경우, cosθ는 0.999일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100, 200, 300: 표시 장치
110: 기판
111: 게이트 절연층
120: 데이터 구동부
121: 베이스 필름
122: 구동 IC
130: 게이트 구동부
131: 베이스 필름
132: 구동 IC
AA: 표시 영역
NA: 비표시 영역
DLL: 복수의 데이터 링크 배선
DLL1: 제1 데이터 링크 배선
DLL2: 제2 데이터 링크 배선
GLL: 복수의 게이트 링크 배선
DL: 데이터 배선
GL: 게이트 배선
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향
D4: 제4 방향
PA: 패드부
P: 패드
RP: 저항 보상 패턴
CP: 커패시턴스 보상 패턴
S1: 제1 부분
S2: 제2 부분

Claims (20)

1. 복수의 화소가 정의된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
   상기 표시 영역에 배치된 복수의 신호 배선;
   상기 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부; 및
   상기 복수의 신호 배선 각각과 상기 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고,
   상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고,
   상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함하는, 표시 장치.
2. 제1항에 있어서,
   상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선이 포함하는 상기 저항 보상 패턴의 길이는 상기 패드부의 중앙에 가까울 수록 증가하는, 표시 장치.
3. 제2항에 있어서,
   상기 저항 보상 패턴은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 갖는, 표시 장치.
4. 제2항에 있어서,
   상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선의 상기 저항 보상 패턴은 역삼각형 영역 내에 배치되는, 표시 장치.
5. 제1항에 있어서,
   상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 상기 제1 부분으로부터 연장된 상기 저항 보상 패턴 및 상기 저항 보상 패턴으로부터 상기 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함하는, 표시 장치.
6. 제5항에 있어서,
   상기 복수의 제1 링크 배선의 저항 보상 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴과 대응하는 형상을 갖는, 표시 장치.
7. 제5항에 있어서,
   상기 복수의 제1 링크 배선은 상기 복수의 제1 링크 배선의 저항 보상 패턴으로부터 상기 복수의 제2 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함하고,
   상기 복수의 제2 링크 배선은 상기 복수의 제2 링크 배선의 저항 보상 패턴으로부터 상기 복수의 제1 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함하는, 표시 장치.
8. 제7항에 있어서,
   상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 상기 복수의 제2 링크 배선의 상기 저항 보상 패턴에 의해 둘러싸이는,
   상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 상기 복수의 제1 링크 배선의 상기 저항 보상 패턴에 의해 둘러싸이는, 표시 장치.
9. 제8항에 있어서,
   상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 상기 복수의 제2 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격된,
   상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 상기 복수의 제1 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격된, 표시 장치.
10. 제8항에 있어서,
    상기 복수의 제1 링크 배선의 저항 보상 패턴은 상기 복수의 제1 링크 배선의 저항 보상 패턴을 둘러싸는 상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖는,
    상기 복수의 제2 링크 배선의 저항 보상 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴을 둘러싸는 상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖는, 표시 장치.
11. 제7항에 있어서,
    상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 복수이고, 상기 복수의 제1 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치되고,
    상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 복수이고, 상기 복수의 제2 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치된, 표시 장치.
12. 제7항에 있어서,
    상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선은 등간격으로 배치된, 표시 장치.
13. 제7항에 있어서,
    상기 복수의 제2 링크 배선은 인접하는 2개의 상기 복수의 제1 링크 배선 중 어느 하나에 보다 가깝게 배치된, 표시 장치.
14. 제5항에 있어서,
    상기 복수의 신호 배선은 상기 제1 방향으로 연장된 복수의 데이터 배선 및 상기 제1 방향과 상이한 제4 방향으로 연장된 복수의 게이트 배선을 포함하고,
    상기 제2 방향 또는 상기 제3 방향과 상기 제4 방향이 이루는 각도가 θ인 경우, cosθ는 0.999인, 표시 장치.
15. 제1항에 있어서,
    상기 패드부는 복수이고,
    상기 패드부 각각에는 플렉서블 필름이 배치된, 표시 장치.
16. 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판; 및
    상기 표시 영역의 복수의 데이터 배선과 상기 비표시 영역의 상기 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선을 포함하고,
    상기 제1 데이터 링크 배선 및 상기 제2 데이터 링크 배선은 제1 방향으로 연장된 제1 부분, 상기 제1 부분으로부터 연장된 저항 보상 패턴, 상기 저항 보상 패턴으로부터 연장된 커패시턴스 보상 패턴 및 상기 저항 보상 패턴으로부터 상기 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함하는, 표시 장치.
17. 제16항에 있어서,
    상기 제2 데이터 링크 배선은 상기 제1 데이터 링크 배선과 다른층에 배치되고, 인접한 복수의 상기 제1 데이터 링크 배선 사이의 공간에 배치된, 표시 장치.
18. 제16항에 있어서,
    상기 제1 데이터 링크 배선의 커패시턴스 보상 패턴은 상기 제1 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 상기 제2 데이터 링크 배선의 복수의 변과 등간격으로 이격되고,
    상기 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 상기 제2 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 상기 제1 데이터 링크 배선의 복수의 변과 등간격으로 이격된, 표시 장치.
19. 제16항에 있어서,
    상기 제1 데이터 링크 배선의 커패시턴스 보상 패턴 및 상기 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 상기 제1 방향과 수직하는 제4 방향으로 연장되는, 표시 장치.
20. 제18항에 있어서,
    상기 제4 방향과 상기 제2 방향 또는 상기 제3 방향이 이루는 각도가 θ인 경우, cosθ는 0.999인, 표시 장치.

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