KR102403459B1 - 표시 장치 - Google Patents

Abstract

본 발명은 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴, 및 복수의 제2 데이터 링크 배선과 중첩하고, 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함한다. 따라서, 복수의 데이터 링크 배선간 RC 지연 편차를 최소화하여 표시 장치의 신뢰성을 개선할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 링크 배선간 길이 편차에 따른 RC 지연(RC delay)을 균일하게 함으로써 화질 저하를 방지할 수 있는 표시 장치에 관한 것이다.

액정 표시 장치(Liquid Crystal Display Device), 유기 발광 소자 표시 장치(Organic Light Emitting Diode Display Device), 양자 점 표시 장치(Quantum Dot Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)는 얇은 두께와 낮은 소비전력으로 인해 차세대 표시 장치로서 각광을 받고 있다.

표시 장치는 복수의 화소를 구동하기 위한 신호를 제공하는 구동 IC(Driver Integrated Circuit)를 포함할 수 있다. 구동 IC는 표시 장치의 비표시 영역에 배치된 데이터 링크 배선을 통해 각각의 화소로 신호를 제공한다.

그러나, 비표시 영역의 크기를 감소시키기 위해, 데이터 링크 배선은 직선 방향이 아닌 사선 방향으로 연장하는 부분을 포함하게 된다. 이에 따라, 데이터 링크 배선의 길이가 데이터 링크 배선의 위치 등에 따라 서로 다르게 될 수 있다. 예를 들어, 동일한 구동 IC로부터 신호를 인가받는 복수의 데이터 링크 배선 중 중앙부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 짧은 반면, 엣지부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 길다. 따라서, 엣지부에 배치된 링크 배선의 배선 저항이 중앙부에 배치된 링크 배선의 배선 저항 보다 크게 되어, 중앙부에 비해 엣지부에서 링크 배선에 의한 RC 지연값이 증가되는 문제가 존재한다.

특히, 디자인이나 공간 활용 측면에서 비표시 영역이 축소됨에 따라, 엣지부에 배치된 데이터 링크 배선 간의 간격이 크게 감소할 수 있다. 이 경우, 엣지부에 배치된 링크 배선의 길이가 상대적으로 더 길기 때문에, 데이터 링크 배선의 간격이 감소함에 따라 증가하는 커패시턴스의 크기는 엣지부에 배치된 링크 배선이 가장 크고 중앙부에 배치된 데이터 링크 배선이 가장 작을 수 있다. 이에, 비표시 영역을 축소시켜 네로우 베젤(narrow bezel)을 구현하는 표시 장치일수록 중앙부에 비해 엣지부에서 데이터 링크 배선에 의한 RC 지연값이 증가되는 문제가 보다 심각할 수 있다.

이에, 본 발명이 해결하고자 하는 과제는 중앙부에 배치된 데이터 링크 배선과 엣지부에 배치된 데이터 링크 배선의 길이 차이에 의해 발생될 수 있는 데이터 링크 배선간의 저항 편차를 개선하기 위해 중앙부에 배치된 데이터 링크 배선의 커패시턴스를 증가시켜 RC 지연의 편차를 최소화할 수 있는 표시 장치를 제공하는 것이다.

또한, 본 발명이 해결하고자 하는 다른 과제는 비표시 영역이 축소됨에 따라 발생될 수 있는 중앙부에 배치된 복수의 데이터 링크 배선과 엣지부에 배치된 복수의 데이터 링크 배선 간의 커패시턴스 차이에 의해 RC 지연의 편차가 증가하는 문제를 개선할 수 있는 표시 장치를 제공하는 것이다.

또한, 본 발명이 해결하고자 하는 또 다른 과제는 복수의 데이터 링크 배선이 비표시 영역에서 서로 다른 층에 교대로 배치되도록 형성하여, 비표시 영역의 크기가 최소화된 표시 장치를 제공하는 것이다.

또한, 본 발명이 해결하고자 하는 또 다른 과제는, 컬럼 데이터 피딩(column data feeding) 방식으로 구동하는 표시 장치에서 커패시턴스 변동 폭이 최소화될 수 있는 표시 장치를 제공하는 것이다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴, 및 복수의 제2 데이터 링크 배선과 중첩하고, 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함한다. 이에, 복수의 데이터 링크 배선간 RC지연 편차를 최소화하기 위해 중앙부에 배치된 데이터 링크 배선의 커패시턴스를 증가시켜 표시 장치의 신뢰성을 개선할 수 있다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판, 표시 영역의 복수의 신호 배선과 비표시 영역의 복수의 패드를 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선과 중첩하도록 교대로 배치되는 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴을 포함한다. 이에, 엣지부에 배치된 데이터 링크 배선의 배선 저항이 중앙부에 배치된 데이터 링크 배선의 배선 저항 보다 크게 되어, 중앙부에 비해 엣지부에서 링크 배선에 의한 RC 지연값이 증가하는 문제를 개선할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 지그재그 형상의 저항 보상 패턴을 구성하는 복수의 데이터 링크 배선 상에 저항 보상 패턴과 중첩하도록 커패시턴스 보상 패턴을 구성함으로써, 복수의 데이터 링크 배선간 RC 지연 편차를 최소화할 수 있다.

또한, 본 발명은 복수의 데이터 링크 배선 중 서로 교대로 배치되는 제1 데이터 링크 배선과 제2 데이터 링크 배선을 서로 다른 층에 형성함에 따라, 복수의 데이터 링크 배선이 비표시 영역에서 차지하는 면적을 감소시킬 수 있다.

또한, 본 발명은 복수의 데이터 링크 배선 상에 커패시턴스 보상 패턴을 형성함에 따라, 네로우 베젤을 구현하는 경우 발생하는 중앙부와 엣지부의 데이터 링크 배선의 커패시턴스 증가량의 차이를 보상하여, 표시 장치의 신뢰성을 개선할 수 있다.

또한, 본 발명은 컬럼 인버젼 방식으로 구동되는 표시 장치에서, 복수의 데이터 링크 배선의 커패시턴스 변동폭을 최소화하여 표시 장치의 품질을 개선할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 X영역에 대한 확대도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 데이터 구동부(120), 게이트 구동부(130), 링크 배선(DLL, GLL)만을 도시하였다.

기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드(ployimide) 등과 같은 플라스틱 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.

표시 영역(AA)은 표시 장치(100)에서 실제로 영상이 표시되는 영역으로, 표시 영역(AA)에는 표시부 및 표시부를 구동하기 위한 다양한 구동 소자 및 신호 배선이 배치될 수 있다. 예를 들어, 표시부는 ITO(Indium Tin Oxide) 등과 같은 투명 도전성 물질로 이루어진 화소 전극과 공통 전극에 인가된 전압에 의해 발생되는 전계에 의해 액정을 구동하는 액정 표시부일 수 있다. 다만, 이에 제한되지 않고, 표시부는 애노드, 유기층, 및 캐소드를 포함하는 유기 발광 소자로 구성되는 유기 발광 표시부일 수 있다. 또한, 표시부를 구동하기 위한 박막 트랜지스터, 커패시터 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다. 도 1에 도시된 바와 같이, 게이트 배선(GL), 데이터 배선(DL) 등과 같은 복수의 신호 배선이 표시 영역(AA)에 배치될 수 있다.

표시 영역(AA)에는 복수의 화소가 배치된다. 복수의 화소는 빛을 발광하는 최소 단위로, 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 복수의 화소 각각은 게이트 배선(GL) 및 데이터 배선(DL)과 연결될 수 있다.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소를 구동하기 위한 다양한 구성요소들이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 구동부(120), 게이트 구동부(130), 표시 영역(AA)의 다양한 신호 배선과 연결되는 링크 배선(GLL, DLL) 등이 기판(110)의 비표시 영역(NA)에 배치될 수 있다.

데이터 구동부(120)는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 구성으로, 표시 영역(AA)의 복수의 화소로 신호를 공급하기 위한 구성이다. 데이터 구동부(120)는 비표시 영역(NA)에 배치된 다양한 배선을 통해 데이터 전압을 표시 영역(AA)의 복수의 화소로 공급한다. 구체적으로, 데이터 구동부(120)는 비표시 영역(NA)에 배치된 복수의 데이터 패드(DP), 복수의 데이터 패드(DP)와 연결된 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 링크 배선(DLL)과 연결된 복수의 데이터 배선(DL)을 통해 데이터 전압을 복수의 화소로 공급할 수 있다. 도 1에서는 데이터 구동부(120)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 데이터 구동부(120)가 기판(110)에 배치될 수 있다.

도 1을 참조하면, 데이터 구동부(120)는 베이스 필름(121) 및 구동 IC(122)를 포함할 수 있다. 베이스 필름(121)은 데이터 구동부(120)를 지지하는 필름이다. 베이스 필름(121)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다. 구동 IC(122)는 영상을 표시하기 위한 데이터 전압과 이를 처리하기 위한 구동 신호를 처리하는 구성이다. 구동 IC(122)는 표시 장치(100)의 기판(110) 상에 실장되는 방식에 따라 COG(Chip On Glass), COF(Chip On Film), TCP(Tape Carrier Package) 등의 방식으로 배치될 수 있다. 도 1에서는 설명의 편의를 위해 데이터 구동부(120)가 베이스 필름(121) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다.

게이트 구동부(130)는 타이밍 콘트롤러의 제어 하에 게이트 신호를 출력하고, 복수의 게이트 링크 배선(GLL) 및 복수의 게이트 배선(GL)을 통해 데이터 전압이 충전되는 화소를 선택할 수 있다. 게이트 구동부(130)는 시프트 레지스터(shift register)를 이용하여 게이트 신호를 게이트 배선(GL)으로 순차적으로 공급할 수 있다. 도 1에서는 설명의 편의를 위해 게이트 구동부(130)가 베이스 필름(131) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다. 또한, 게이트 구동부(130)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 게이트 구동부(130)가 기판(110)에 배치될 수 있다.

이하에서는, 기판(110)의 비표시 영역(NA)의 복수의 링크 배선(GLL, DLL)에 대한 보다 상세한 설명을 위해 도 2를 참조하여 설명한다.

도 2는 도 1의 X영역에 대한 확대도이다. 도 2에서는 설명의 편의를 위해, 복수의 데이터 배선(DL), 복수의 데이터 링크 배선(DLL), 복수의 데이터 패드(DP), 제1 커패시턴스 보상 패턴(CP1), 제2 커패시턴스 보상 패턴(CP2) 및 복수의 전원 공급 패드(VDDP)만을 도시하였다.

복수의 링크 배선(DLL, GLL)은 표시 영역(AA)에 배치된 복수의 신호 배선과 비표시 영역(NA)에 배치된 패드부(PA)를 연결하는 배선이다. 구체적으로, 복수의 링크 배선(DLL, GLL)은 복수의 게이트 링크 배선(GLL) 및 복수의 데이터 링크 배선(DLL)을 포함한다. 여기서, 복수의 신호 배선은 게이트 배선(GL) 및 데이터 배선(DL)을 포함할 수 있다. 이하에서는, 복수의 데이터 링크 배선(DLL)에 대해 설명하나, 복수의 게이트 링크 배선(GLL)에도 복수의 데이터 링크 배선(DLL)과 동일한 구성이 적용될 수도 있다.

패드부(PA)는 비표시 영역(NA)에서 복수의 패드가 형성되는 영역이다. 복수의 패드는 복수의 데이터 패드(DP) 및 복수의 전원 공급 패드(VDDP)를 포함한다.

복수의 데이터 패드(DP)는 데이터 구동부(120)로부터 데이터 전압을 공급받아 데이터 배선(DL)으로 전달하기 위한 패드이다. 복수의 데이터 패드(DP)는 복수의 데이터 링크 배선(DLL)의 끝단에 배치되어 복수의 데이터 링크 배선(DLL)과 연결된다.

복수의 전원 공급 패드(VDDP)는 데이터 구동부(120)로부터 공통 전압을 공급받아 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)으로 전달하기 위한 패드이다. 복수의 전원 공급 패드(VDDP)는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 끝단에 배치되어 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 연결된다.

패드부(PA)는 복수의 패드와 외부 모듈, 예를 들어, COF 등이 본딩되는 영역이다. 도 2에 도시된 바와 같이, 패드부(PA)는 복수이고, 패드부(PA) 각각에는 데이터 구동부(120)가 배치될 수 있다.

도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 복수의 데이터 패드(DP)를 통해 데이터 구동부(120)와 표시 영역(AA)의 복수의 데이터 배선(DL)을 연결하는 배선이다.

복수의 데이터 링크 배선(DLL)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)을 포함한다. 이때, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)은 동일층 상에서 교대로 배치된다.

도 2를 참조하면, 복수의 제1 데이터 링크 배선(DLL1)은 복수의 제2 데이터 링크 배선(DLL2)과 동일층 상에 배치되며, 복수의 제2 데이터 링크 배선(DLL2) 사이에서 동일한 거리로 이격된 위치에 배치될 수 있다. 이에, 복수의 제1 데이터 링크 배선(DLL1)과 복수의 제2 데이터 링크 배선(DLL2)은 등간격으로 배치될 수 있다.

복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 형성될 수 있다. 일반적으로, 데이터 배선(DL)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 동일층 상에 형성되므로, 도 2에 도시된 바와 같이, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 별도의 연결 구조없이 일체로 형성될 수 있다. 다만, 이는 예시적인 것이며, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(100)에서 사용되는 다양한 도전성 구성요소들과 동일한 물질로 동일 층에 형성될 수 있다.

도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 포함한다. 복수의 데이터 링크 배선(DLL)의 제1 부분(S1)은 복수의 데이터 패드(DP)와 연결되며, 복수의 데이터 패드(DP)로부터 제1 방향(D1)으로 연장된 배선의 부분을 의미한다. 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)은 표시 영역(AA)의 데이터 배선(DL)과 연결되며, 제1 방향(D1)과 상이한 제2 방향(D2) 및 제3 방향(D3)으로 연장된 배선의 영역의 부분을 의미한다. 여기서, 제2 방향(D2)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 좌측에 위치한 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이고, 제3 방향(D3)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 우측에 위치한 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이다. 즉, 제2 방향(D2)은 도 2를 기준으로 좌측 사선 방향이고, 제3 방향(D3)은 도 2를 기준으로 우측 사선 방향이다.

이에, 복수의 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 통해 데이터 구동부(120)로부터의 데이터 전압을 표시 영역(AA)의 데이터 배선(DL)을 통해 표시 영역(AA)의 화소로 전달할 수 있다.

복수의 데이터 링크 배선(DLL) 중 적어도 일부는 저항 보상 패턴(RP)을 포함한다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위해 복수의 데이터 링크 배선(DLL)의 적어도 일부분에 포함되는 패턴이다. 저항 보상 패턴(RP)의 일단은 제1 부분(S1)과 연결되고, 타단은 제2 부분(S2)과 연결된다. 이에, 저항 보상 패턴(RP)을 포함하는 복수의 데이터 링크 배선(DLL)은 제1 부분(S1), 저항 보상 패턴(RP) 및 제2 부분(S2)을 통해서 신호를 데이터 배선(DL)으로 전달할 수 있다. 다만, 복수의 데이터 링크 배선(DLL) 중 엣지부의 최외곽에 배치된 데이터 링크 배선(DLL)의 길이가 가장 길기 때문에, 최외곽에 배치된 데이터 링크 배선(DLL)의 경우 저항 보상 패턴(RP)을 포함하지 않거나, 가장 길이가 짧은 저항 보상 패턴(RP)을 포함할 수 있다. 또한, 복수의 데이터 링크 배선(DLL) 중 중앙부에 배치된 복수의 데이터 링크 배선(DLL)의 길이가 가장 짧기 때문에, 중앙부에 배치된 복수의 데이터 링크 배선(DLL)의 경우 가장 길이가 긴 저항 보상 패턴(RP)을 포함할 수 있다.

저항 보상 패턴(RP)은 복수의 데이터 링크 배선(DLL)의 길이를 증가시킬 수 있는 다양한 형상일 수 있다. 즉, 저항 보상 패턴(RP)은 데이터 링크 배선(DLL)의 제1 부분(S1)과 제2 부분(S2)을 최단거리로 연결하는 패턴이 아니다. 이에, 저항 보상 패턴(RP)은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 가질 수 있다. 다만, 다양한 형상 중 가장 길이가 긴 형상이 펄스파 형상이므로, 도 2에서는 저항 보상 패턴(RP)이 펄스파 형상을 갖는 것으로 도시하였다.

도 2를 참조하면, 저항 보상 패턴(RP)의 길이는 패드부(PA)의 중앙부에 가까울수록 증가할 수 있다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위한 패턴이므로, 중앙부에 배치된 데이터 링크 배선(DLL)에 포함되는 저항 보상 패턴(RP)의 길이가 엣지부에 배치된 데이터 링크 배선(DLL)의 길이보다 길 수 있다. 이에 따라, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 삼각형 형상을 이룰 수 있다. 즉, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 삼각형 영역 내에 배치될 수 있다.

표시 장치(100)는 컬럼 데이터 피딩 방식으로 구동될 수 있다. 즉, 표시 장치(100)의 데이터 라인(DL)에는 컬럼 단위로 동일한 극성의 데이터 전압이 인가될 수 있다. 따라서, 일 프레임 구간 동안, 복수의 데이터 링크 배선(DLL) 중 일부 데이터 링크 배선(DLL)에는 정극성(+)의 데이터 전압이 인가되고, 다른 일부의 데이터 링크 배선(DLL)에는 부극성(-)의 데이터 전압이 인가될 수 있다. 이하에서는, 복수의 데이터 링크 배선(DLL) 중 복수의 제1 데이터 링크 배선(DLL1)에 복수의 제2 데이터 링크 배선(DLL2)과 반대 극성을 갖는 데이터 전압이 전달되는 것으로 가정하여 설명한다.

이에, 일 프레임 구간 동안, 제1 데이터 링크 배선(DLL1)에는 정극성(+)의 데이터 전압이 인가되고 제2 데이터 링크 배선(DLL2)에는 부극성(-)의 데이터 전압이 인가될 수 있고, 반대로 제1 데이터 링크 배선(DLL1)에는 부극성(-)의 데이터 전압이 인가되고 제2 데이터 링크 배선(DLL2)에는 정극성(+)의 데이터 전압이 인가될 수 있다.

도 2를 참조하면, 비표시 영역에서 복수의 데이터 링크 배선(DLL) 중 저항 보상 패턴(RP)과 중첩하는 영역에 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 배치된다. 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은, 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이에 의해 발생하는 저항 편차에 의해 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 RC 지연 차이가 증가하는 것을 최소화하기 위한 도전 패턴이다.

도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)은 복수의 제1 데이터 링크 배선(DLL1)과 중첩하고, 제2 커패시턴스 보상 패턴(CP2)은 복수의 제2 데이터 링크 배선(DLL2)과 중첩한다.

도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)은 베이스 패턴(BP1) 및 베이스 패턴(BP1)으로부터 연장되고 복수의 제1 데이터 링크 배선(DLL1) 각각과 중첩하는 복수의 가지 패턴(SP1)을 포함한다. 이에, 제1 커패시턴스 보상 패턴(CP1)은 포크 형상으로 형성될 수 있다. 여기서, 제1 커패시턴스 보상 패턴(CP1)의 베이스 패턴(BP1)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)의 제1 부분(S1) 상에 배치되고, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)은 복수의 제1 데이터 링크 배선(DLL1) 중 저항 보상 패턴(RP)과 중첩하도록 배치된다.

또한, 제2 커패시턴스 보상 패턴(CP2)은 베이스 패턴(BP2) 및 베이스 패턴(BP2)으로부터 연장되고 복수의 제2 데이터 링크 배선(DLL2) 각각과 중첩하는 복수의 가지 패턴(SP2)을 포함한다. 이에, 제2 커패시턴스 보상 패턴(CP2)은 포크 형상으로 형성될 수 있다. 여기서, 제2 커패시턴스 보상 패턴(CP2)의 베이스 패턴(BP2)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)의 제2 부분(S2)상에 배치되고, 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)은 복수의 제2 데이터 링크 배선(DLL2) 중 저항 보상 패턴(RP)과 중첩하도록 배치된다.

제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은 화소 전극 또는 공통 전극과 동일한 물질로 이루어질 수 있다. 이에, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은 ITO(Indium Tin Oxide) 등과 같은 투명 도전성 물질로 이루어질 수 있다. 다만, 이에 제한되지 않고, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)와 상이한 층에 위치한 다른 도전성 물질로 이루어질 수도 있다.

제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)에는 전원 공급 패드(VDDP)와 연결됨으로써 공통 전극에 인가되는 공통 전압과 동일한 전압이 인가될 수 있다. 구체적으로, 전원 공급 패드(VDDP)는 데이터 구동부(120)로부터 공통 전압을 공급받아 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)으로 전달할 수 있다. 여기서, 정극성(+)의 데이터 전압과 부극성(-)의 데이터 전압의 중간 전압일 수 있다.

도 2에서는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2) 각각이 각각이 2개의 전원 공급 패드(VDDP)와 연결되는 것으로 도시되었으나, 이에 제한되지 않는다.

또한, 도 2에 도시하지는 않았지만, 패드부(PA)가 복수인 경우, 각각의 패드부(PA)에 대응하도록 복수의 제1 커패시턴스 보상 패턴(CP1) 및 복수의 제2 커패시턴스 보상 패턴(CP2)이 배치될 수 있다. 이때, 복수의 제1 커패시턴스 보상 패턴(CP1) 및 복수의 제2 커패시턴스 보상 패턴(CP2) 각각이 모두 전원 공급 패드(VDDP)를 통해 공통 전압을 인가 받을 수 있다. 또는, 복수의 제1 커패시턴스 보상 패턴(CP1) 중 일부 만이 전원 공급 패드(VDDP)를 통해 공통 전압을 인가 받고, 다른 일부는 전원 공급 패드(VDDP)와 연결된 제1 커패시터 보상 패턴(CP1)을 통해 공통 전압을 인가 받을 수도 있다. 마찬가지로, 복수의 제2 커패시턴스 보상 패턴(CP2) 중 일부 만이 전원 공급 패드(VDDP)를 통해 공통 전압을 인가 받고, 다른 일부는 전원 공급 패드(VDDP)와 연결된 제2 커패시터 보상 패턴(CP2)을 통해 공통 전압을 인가 받을 수도 있다.

도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)의 복수의 가지 패턴(SP1)과 제2 커패시턴스 보상 패턴(CP2)의 복수의 가지 패턴(SP2)은 교대로 배치될 수 있다. 도 2에서는 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)과 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하면서 직선 형태인 것으로 도시하였으나, 이에 한정되지 않고 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)과 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)은 여러가지 형상으로 구현될 수 있다. 예를 들면, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하는 면적을 최대화화여 복수의 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있도록 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴CP2)의 가지 패턴(SP2)은 저항 보상 패턴(RP)과 대응하는 형상을 가질 수 있다.

도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)은 패드부(PA)의 중앙에 가깝게 배치될수록 길이가 길 수 있다. 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은, 중앙부에 배치된 데이터 링크 배선(DLL)보다 엣지부에 배치된 데이터 링크 배선(DLL)의 길이가 길기 때문에 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL) 간에 저항 편차가 발생하게 되고, 이러한 저항 편차에 의해 RC 지연 편차가 발생하는 문제를 개선하기 위한 패턴이다. 따라서, 상대적으로 길이가 짧은 데이터 링크 배선(DLL)이 중앙부에 배치되고 상대적으로 길이가 긴 데이터 링크 배선(DLL)이 엣지부에 배치되므로, 중앙부에 배치된 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 길이가 엣지부에 배치된 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 길이보다 길 수 있다.

도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)의 베이스 패턴(BP1) 및 제2 커패시턴스 보상 패턴(CP2)의 베이스 패턴(BP2)은 서로 대향할 수 있다. 즉, 제1 커패시턴스 보상 패턴(CP1)의 베이스 패턴(BP1)과 제2 커패시턴스 보상 패턴(CP2)의 베이스 패턴(BP2)은 서로 반대편에 위치하여 마주보도록 배치될 수 있다.

또한, 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 삼각형 형상으로 형성됨에 따라, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)의 끝단에 연결되는 베이스 패턴(BP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 끝단에 연결되는 베이스 패턴(BP2)도 삼각형 형상을 이룰 수 있다.

일반적인 표시 장치에서, 비표시 영역의 크기를 감소시키기 위해, 데이터 링크 배선은 직선 방향이 아닌 사선 방향으로 연장하는 부분을 포함하게 된다. 이에 따라, 데이터 링크 배선의 길이가 데이터 링크 배선의 위치 등에 따라 서로 다르게 될 수 있다. 예를 들어, 동일한 데이터 구동부로부터 신호를 인가받는 복수의 데이터 링크 배선 중 중앙부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 짧은 반면, 엣지부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 길다. 따라서, 엣지부에 배치된 링크 배선의 배선 저항이 중앙부에 배치된 링크 배선의 배선 저항 보다 크게 되어, 중앙부의 데이터 링크 배선에 비해 엣지부의 데이터 링크 배선에서 RC 지연값이 증가되는 문제가 존재한다.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 데이터 링크 배선(DLL) 각각이 저항 보상 패턴(RP)을 포함한다. 즉, 중앙부에 위치한 데이터 링크 배선(DLL)의 길이를 증가시키는 방식으로, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값과 엣지부의 데이터 링크 배선(DLL) 간의 저항 편차를 감소시키고, 이에 RC 지연값의 편차 또한 감소시킬 수 있다.

다만, 저항 보상 패턴(RP)을 사용하더라도, 저항 보상 패턴(RP)의 길이보다 데이터 링크 배선(DLL)의 제2 부분(S2)의 길이가 길기 때문에, 여전히 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값과 엣지부의 데이터 링크 배선(DLL) 간의 저항 편차가 존재할 수 있다.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하는 영역에서 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 상에 각각 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 배치된다. 따라서, 중앙부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역이 엣지부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역보다 크게 된다. 이에, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량이 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량보다 클 수 있고, 데이터 링크 배선(DLL) 간의 RC 지연값의 편차 또한 감소될 수 있다.

한편, 표시 장치에서는 복수의 데이터 배선에 공통 전압을 기준으로 정극성(+)의 데이터 전압 또는 부극성(-)의 데이터 전압이 컬럼 단위로 공급되는 컬럼 데이터 피딩 방식이 사용되고 있다. 이와 같이 컬럼 데이터 피딩 방식이 사용되는 경우, 일 프레임 기간 동안, 일부의 데이터 링크 배선에는 정극성(+)의 데이터 전압이 인가되고, 다른 일부의 데이터 링크 배선에는 부극성(-)의 데이터 전압이 인가될 수 있다. 다만, 이와 같이 복수의 데이터 링크 배선 각각에 서로 다른 극성의 데이터 전압이 인가됨에도 불구하고 모든 데이터 링크 배선과 중첩하는 1개의 커패시턴스 보상 패턴을 사용하는 경우, 커패시턴스 보상 패턴에서의 커패시턴스 변동 폭이 정극성(+)의 데이터 전압과 부극성(-)의 데이터 전압의 차이에 대응하여 지나치게 커패시턴스 변동 폭이 증가될 수 있다. 즉, 1개의 커패시턴스 보상 패턴과 커패시터를 형성할 수 있는 일부의 데이터 링크 배선에는 정극성(+)의 데이터 전압이 인가되고, 다른 일부의 데이터 링크 배선에는 부극성(-)의 데이터 전압이 인가되므로, 커패시턴스 보상 패턴에서는 정극성(+)의 데이터 전압과 부극성(-)의 데이터 전압의 차이에 대응하도록 커패시턴스가 지나치게 크게 변동될 수 있다

이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 동일 극성의 데이터 전압을 전달하는 복수의 제1 데이터 링크 배선(DLL1)에 제1 커패시턴스 보상 패턴(CP1)이 중첩하도록 배치되고, 제1 데이터 링크 배선(DLL1)과는 상이하지만 동일 극성의 데이터 전압을 전달하는 복수의 제2 데이터 링크 배선(DLL2)에 제2 커패시턴스 보상 패턴(CP2)이 중첩하도록 배치되어, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)에서의 커패시턴스 변동 폭이 지나치게 증가하는 것을 방지할 수 있다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)이 정극성(+)의 데이터 전압을 전달하고 복수의 제2 데이터 링크 배선(DLL2)이 부극성(-)의 데이터 전압을 전달하는 경우, 제1 커패시턴스 보상 패턴(CP1)에서는 정극성(+)의 데이터 전압과 공통 전압의 차이에 대응하도록 커패시턴스가 변화하고, 제2 커패시턴스 보상 패턴(CP2)에서는 부극성(-)의 데이터 전압과 공통 전압의 차이에 대응하도록 커패시턴스가 변화할 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 앞서 설명한 바와 같이 커패시턴스 보상 패턴을 단일로 구성하는 경우보다 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)을 통한 커패시턴스 변화 정도가 작으므로, 표시 장치(100)의 표시 품질에 보다 유리할 수 있다.

도 3은 본 발명의 일 실시예에 따른 표시 장치(100)의 효과를 설명하기 위한 그래프이다. 구체적으로, 도 3은 비교예 1, 비교예 2 및 실시예 1에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.

실시예 1은 앞서 도 1 내지 도 2를 참조하여 설명한, 본 발명의 일 실시예에 따른 표시 장치(100)와 같이 저항 보상 패턴(RP)을 포함하는 데이터 링크 배선(DLL)에 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 적용된 경우이다. 비교예 1은 본 발명의 일 실시예에 따른 표시 장치(100)에서 저항 보상 패턴(RP) 및 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 생략된 경우이다. 비교예 2는 본 발명의 일 실시예에 따른 표시 장치(100)에서 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 생략된 경우이다. 즉, 비교예 1에서는 데이터 링크 배선(DLL)이 제1 부분(S1) 및 제2 부분(S2) 만으로 구성된다.

비교예 1의 경우, 저항 보상 패턴(RP) 및 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)을 포함하지 않으므로, 중앙부에 배치한 데이터 링크 배선(DLL)의 길이가 상대적으로 짧고, 엣지부에 위치한 데이터 링크 배선(DLL)의 길이가 상대적으로 길다. 즉, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 길이가 감소하고, 이에 따라 데이터 링크 배선(DLL)의 저항 또한 감소할 수 있다. 따라서, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)에서의 RC 지연값이 감소할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 비교예 1에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①일 수 있다.

비교예 2의 경우, 비교예 1과 비교하여 저항 보상 패턴(RP)이 더 추가되었으므로, 패드부(PA)의 중앙부에 배치된 데이터 링크 배선(DLL)의 저항은 비교예 1보다 증가하나, 패드부(PA)의 엣지부에 배치된 데이터 링크 배선(DLL)의 저항은 변화가 없다. 이에, 비교예 1과 비교하여, 중앙부에 배치된 데이터 링크 배선(DLL)의 저항이 증가할 수 있다. 따라서, 비교예 1과 비교하여, 도 3에 도시된 바와 같이, 중앙부에 배치한 데이터 링크 배선(DLL)에서 RC 지연값의 크기가 가장 많이 증가하고, 엣지부로 갈수록 RC 지연값의 증가량이 작아질 수 있다. 다만, 데이터 링크 배선(DLL)의 제1 부분(S1)의 길이가 제2 부분(S2)의 길이보다 짧으므로, 저항 보상 패턴(RP)을 추가하더라도 여전히 엣지부에 배치된 데이터 링크 배선(DLL)의 저항이 중앙부에 배치된 데이터 링크 배선(DLL)의 저항보다 크다. 이때, 비교예 1의 경우와 비교하여 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 증가량을 A라고 하면, 비교예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①보다 A만큼 작은 ②일 수 있다. 이에, 비교예 2의 경우 비교예 1과 비교하여, 중앙부와 엣지부에서의 RC 지연값의 편차가 A만큼 감소할 수 있다.

실시예 1의 경우, 비교예 2와 비교하여, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 추가되었음으로 중앙부의 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있다. 이때, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 길이는 엣지부에서 중앙부로 갈수록 증가하므로, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스가 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스보다 많이 증가하게 된다. 따라서, 도 3에 도시된 바와 같이 중앙부에 배치된 데이터 링크 배선(DLL)에 대한 RC 지연값이 B만큼 증가할 수 있다. 따라서, 비교예 2의 경우와 비교하여 실시예 1에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ②보다 B만큼 작은 ③일 수 있다. 이에, 실시예 1의 경우, 비교예 2와 비교하여 중앙부에 배치된 복수의 데이터 링크 배선(DLL)과 엣지부에 배치된 복수의 데이터 링크 배선(DLL)에서의 RC 지연값의 편차가 B만큼 감소할 수 있고, 비교예 1과 비교하여 중앙부와 엣지부에서의 RC 지연값의 편차가 A+B만큼 감소할 수 있다. 따라서, 실시예 1에서는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(100)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 있는 화질 저하가 개선될 수 있는 효과가 있다.

도 4는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역(NA)에 대한 확대도이다. 도 4에 도시된 표시 장치(200)는 도 1 내지 도 3에 도시된 표시 장치(100)와 비교하여, 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)의 배치 관계만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.

도 4를 참조하면, 복수의 데이터 링크 배선(DLL)은 서로 다른 층에 교대로 배치되는 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)을 포함한다.

복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(200)에서 사용되는 다양한 전극 및/또는 배선과 동일한 물질로 이루어질 수 있다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 게이터 전극과 동일한 물질로 이루어질 수 있고, 복수의 제2 데이터 링크 배선(DLL2)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 다만, 이는 예시적인 것이며, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(200)에서 사용되는 다양한 도전성 구성요소들과 동일한 물질로 동일 층에 형성될 수 있다.

일반적으로, 데이터 배선(DL)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 동일 층 상에 형성되므로, 복수의 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 별도의 연결 구조 없이 일체로 형성될 수 있다. 다만, 복수의 제1 데이터 링크 배선(DLL1)은 박막 트랜지스터의 게이트 전극과 동일한 물질로 동일 층 상에 형성되므로, 도 4에 도시된 바와 같이 컨택홀을 통해 데이터 배선(DL)과 연결될 수 있다.

본 발명의 다른 실시예에 따른 표시 장치(200)에서는 복수의 데이터 링크 배선(DLL)이 서로 다른 층에서 교대로 배치되는 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)을 포함한다. 따라서, 복수의 데이터 링크 배선(DLL)이 단일 층에 배치되는 경우보다 공정 마진을 확보할 수 있으므로, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 크기가 감소할 수 있고, 이에, 베젤의 크기 또한 감소할 수 있다.

도 5는 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 5에 도시된 표시 장치(300)는 도 4에 도시된 표시 장치(200)와 비교하여, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 폭(W)이 감소하였다는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.

디자인이나 공간 활용 측면에서 비표시 영역(NA)이 축소되는 요구가 존재함에 따라 비표시 영역(NA)이 축소되면 비표시 영역(NA)의 폭(W)이 점점 감소할 수 있다. 이에, 비표시 영역(NA) 폭(W)이 감소하면 복수의 데이터 링크 배선(DLL) 간의 간격(L1, L2)이 크게 감소하면서 복수의 데이터 링크 배선(DLL) 전체의 커패시턴스가 증가하게 된다. 이 경우, 엣지부에 배치된 복수의 데이터 링크 배선(DLL)의 길이가 중앙부에 배치된 복수의 데이터 링크 배선(DLL)의 길이보다 상대적으로 더 길기 때문에, 복수의 데이터 링크 배선(DLL) 간의 간격(L1, L2)이 감소함에 따라 증가하는 커패시턴스의 크기는 엣지부에 배치된 복수의 데이터 링크 배선(DLL)이 가장 크고 중앙부에 배치된 복수의 데이터 링크 배선(DLL)이 가장 작을 수 있다. 이에, 비표시 영역(NA)을 축소시켜 네로우 베젤을 구현하는 표시 장치일수록 중앙부에 비해 엣지부에서 데이터 링크 배선(DLL)에 의한 RC 지연값이 증가되는 문제가 보다 심각할 수 있다.

이에, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하는 영역에서 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 상에 각각 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 배치된다. 따라서, 중앙부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역이 엣지부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역보다 크게 된다. 이에, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량이 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량보다 클 수 있고, 데이터 링크 배선(DLL) 간의 RC 지연값의 편차 또한 감소될 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 네로우 베젤을 구현하여도 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL) 간의 RC 지연값의 편차를 감소시킬 수 있다. 이와 관련한 보다 상세한 설명을 위해 도 6를 참조하여 설명한다.

도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 구체적으로 도 6은 비교예 1, 비교예 2, 비교예 3 및 실시예 1에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.

비교예 3은 앞서 도 3에서 설명한, 비교예 2에서 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 폭(W)이 감소된 경우이다. 실시예 2는 앞서 도 5를 참조하여 설명한, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서 비표시 영역(NA)의 폭(W)이 감소된 복수의 데이터 링크 배선(DLL)상에 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 더 배치되는 경우이다.

도 6에 도시된 비교예 1 및 비교예 2는 앞서 도 1 내지 도 3을 참조하여 설명한 비교예 1 및 비교예 2와 동일하다.

비교예 3의 경우, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 폭(W)이 감소됨에 따라 복수의 데이터 링크 배선(DLL) 간의 거리가 감소되므로 중앙부에 배치된 복수의 데이터 링크 배선(DLL)과 엣지부에 배치된 복수의 데이터 링크 배선(DLL)의 커패시턴스가 증가하게 된다. 이에, 비교예 3의 경우 비교예 2와 비교하여, 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값은 D만큼 증가할 수 있다. 다만, 엣지부에 위치한 데이터 링크 배선(DLL)은 중앙부에 배치된 복수의 데이터 링크 배선(DLL)보다 길이가 길어서, 복수의 데이터 링크 배선(DLL)간의 간격이 감소함에 따라 엣지부에 위치한 데이터 링크 배선(DLL)의 커패시턴스의 크기가 상대적으로 많이 증가하여 엣지부의 RC 지연값은 D보다 큰 E만큼 증가하게 된다. 따라서, 비교예 2의 경우와 비교하여, 중앙부에 위치한 데이터 링크 배선(DLL)에서 RC 지연값과 엣지부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ④로서 비교예 2의 경우(②)보다 더 클 수 있다.

실시예 2의 경우, 비교예 3과 비교하여, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 추가되었음으로 중앙부의 복수의 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있다. 이때, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 길이는 엣지부에서 중앙부로 갈수록 증가하므로, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스가 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스보다 많이 증가하게 된다. 따라서, 도 6에 도시된 바와 같이 중앙부에 배치된 복수의 데이터 링크 배선(DLL)에 대한 RC 지연값이 C만큼 증가할 수 있다. 따라서, 비교예 3의 경우와 비교하여 실시예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ④보다 C만큼 작은 ⑤일 수 있다. 이에, 실시예 2의 경우, 비교예 3과 비교하여 중앙부에 배치된 복수의 데이터 링크 배선(DLL)과 엣지부에 배치된 복수의 데이터 링크 배선(DLL)에서의 RC 지연값의 편차가 C만큼 감소할 수 있다. 따라서, 실시예 2에서는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(300)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 있는 화질 저하가 개선될 수 있는 효과가 있다.

도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 7에 도시된 표시 장치(400)는 도 5에 도시된 표시 장치(300)와 비교하여, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 그룹 단위로 교대로 배치되었다는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.

본 발명의 또 다른 실시예에 따른 표시 장치(400)는 컬럼 데이터 피딩 방식으로 구동될 수 있다. 이때, 일 프레임 구간 동안, 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)은 복수개 단위로 교대로 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 2개의 제1 데이터 링크 배선(DLL1)에는 정극성(+) 또는 부극성(-)의 데이터 전압이 인가되고, 2개의 제2 데이터 링크 배선(DLL2)에는 부극성(-) 또는 정극성(+)의 데이터 전압이 인가되며, 이러한 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)의 배치가 반복될 수 있다.

이에, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2) 가지 패턴(SP2)은 복수개 단위로 교대로 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 2개의 제1 데이터 링크 배선(DLL1)에 중첩하도록 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)이 배치되고, 2개의 제2 데이터 링크 배선(DLL2)에 중첩하도록 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 배치될 수 있다. 또한, 이러한 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 배치가 반복될 수 있다.

본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 동일 극성의 데이터 전압을 전달하는 복수의 제1 데이터 링크 배선(DLL1)에 제1 커패시턴스 보상 패턴(CP1)이 중첩하도록 배치되고, 제1 데이터 링크 배선(DLL1)과는 상이하지만 동일 극성의 데이터 전압을 전달하는 복수의 제2 데이터 링크 배선(DLL2)에 제2 커패시턴스 보상 패턴(CP2)이 중첩하도록 배치되어, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)에서의 커패시턴스 변동 폭이 지나치게 증가하는 것을 방지할 수 있다. 특히, 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)이 복수개 단위로 교대로 배치되는 경우, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2) 가지 패턴(SP2) 또한 복수개 단위로 교대로 배치되어 데이터 링크 배선(DLL)과 중첩할 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 다양한 컬럼 데이터 피딩 방식에 대응하도록 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)을 배치하여 표시 장치(400)의 위치에 따른 RC 지연값의 편차를 개선하고, 표시 품질을 향상시킬 수 있다.

도 7에서는 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)이 2개 단위로 교대로 배치되는 것으로 설명하였으나, 이에 제한되지 않고, 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)의 교대 배치 단위 개수는 다양하게 설정될 수 있다. 또한, 도 7에서는 정극성(+)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수가 부극성(-)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수와 동일한 것으로 설명하였으나, 이에 제한되지 않고, 정극성(+)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수가 부극성(-)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수는 서로 상이할 수 있으며, 교대 배치 단위 개수 또한 다양하게 변화하도록 설정될 수 있다.

본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴, 및 복수의 제2 데이터 링크 배선과 중첩하고, 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함할 수 있다.

본 발명의 다른 특징에 따르면, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 복수의 제1 데이터 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하고, 제2 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 복수의 제2 데이터 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 복수의 가지 패턴은 복수의 제1 데이터 링크 배선의 저항 보상 패턴과 중첩하고, 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 복수의 제2 데이터 링크 배선의 저항 보상 패턴과 중첩할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 베이스 패턴은 제2 커패시턴스 보상 패턴의 베이스 패턴과 대향할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 베이스 패턴과 제2 커패시턴스 보상 패턴의 베이스 패턴은 삼각형 형상을 이룰 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 복수의 가지 패턴과 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 교대로 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 복수의 가지 패턴 및 제2 커패시턴스 보상 패턴의 가지 패턴은 패드부의 중앙에 가깝게 배치될수록 길이가 길 수 있다.

본 발명의 또 다른 특징에 따르면, 일 프레임 구간 동안, 복수의 제1 데이터 링크 배선은 복수의 제2 데이터 링크 배선과 상이한 극성의 신호를 복수의 신호 배선으로 전달할 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 화소에 배치된 화소 전극 및 공통 전극을 더 포함하고, 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴은 화소 전극 또는 공통 전극과 동일한 물질로 이루어질 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴에는 공통 전극에 인가되는 공통 전압과 동일한 전압이 인가될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선은 동일층 상에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선은 서로 다른 층에 배치될 수 있다.

본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판, 표시 영역의 복수의 신호 배선과 비표시 영역의 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선, 제1 데이터 링크 배선 및 제2 데이터 링크 배선과 중첩하도록 서로 다른 층에서 교대로 배치되는 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 상복수의 제1 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하는 가지 패턴을 포함하고, 제2 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 복수의 제2 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 가지 패턴 및 제2 커패시턴스 보상 패턴의 가지 패턴은 패드부의 엣지부에서 중앙부로 갈수록 길이가 증가하고, 제1 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 제1 커패시턴스 보상 패턴의 베이스 패턴 및 제2 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 제2 커패시턴스 보상 패턴은 삼각형 형상을 이룰 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제1 데이터 링크 배선은 복수의 제2 데이터 링크 배선과 반대 극성을 갖는 데이터 전압을 전달하도록 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 장치는 컬럼 데이터 피딩 방식으로 구동되는 액정 표시 장치일 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 제2 데이터 링크 배선은 복수의 제1 데이터 링크 배선과 서로 다른 층에 배치되고, 인접한 복수의 제1 데이터 링크 배선 사이의 공간에 배치될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100, 200, 300, 400: 표시 장치
110: 기판
120: 데이터 구동부
121: 베이스 필름
122: 구동 IC
130: 게이트 구동부
131: 베이스 필름
132: 구동 IC
AA: 표시 영역
NA: 비표시 영역
DLL: 복수의 데이터 링크 배선
DLL1: 제1 데이터 링크 배선
DLL2: 제2 데이터 링크 배선
GLL: 복수의 게이트 링크 배선
DL: 데이터 배선
GL: 게이트 배선
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향
PA: 패드부
P: 패드
VDDP: 전원 공급 패드
RP: 저항 보상 패턴
CP1: 제1 커패시턴스 보상 패턴
BP1: 베이스 패턴
SP1: 가지 패턴
CP2: 제2 커패시턴스 보상 패턴
BP2: 베이스 패턴
SP2: 가지 패턴
S1: 제1 부분
S2: 제2 부분

Claims (18)

1. 복수의 화소가 정의된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
   상기 표시 영역에 배치된 복수의 신호 배선;
   상기 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부;
   상기 복수의 신호 배선 각각과 상기 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선;
   상기 복수의 제1 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴; 및
   상기 복수의 제2 링크 배선과 중첩하고, 상기 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함하고,
   상기 제1 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제1 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하고,
   상기 제2 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제2 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하고,
   상기 제1 커패시턴스 보상 패턴의 베이스 패턴은 상기 제2 커패시턴스 보상 패턴의 베이스 패턴과 대향하고,
   상기 제1 커패시턴스 보상 패턴의 베이스 패턴과 상기 제2 커패시턴스 보상 패턴의 베이스 패턴은 삼각형 형상을 이루고,
   상기 제1 커패시턴스 보상 패턴의 복수의 가지 패턴과 상기 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 교대로 배치된, 표시 장치.
2. 제1항에 있어서,
   상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 상기 제1 부분으로부터 연장된 저항 보상 패턴 및 상기 저항 보상 패턴으로부터 상기 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함하는, 표시 장치.
3. 삭제
4. 제2항에 있어서,
   상기 제1 커패시턴스 보상 패턴의 복수의 가지 패턴은 상기 복수의 제1 링크 배선의 저항 보상 패턴과 중첩하고,
   상기 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴과 중첩하는, 표시 장치.
5. 삭제
6. 삭제
7. 삭제
8. 제1항에 있어서,
   상기 제1 커패시턴스 보상 패턴의 복수의 가지 패턴 및 상기 제2 커패시턴스 보상 패턴의 가지 패턴은 상기 패드부의 중앙에 가깝게 배치될수록 길이가 긴, 표시 장치.
9. 제1항에 있어서,
   일 프레임 구간 동안, 상기 복수의 제1 링크 배선은 상기 복수의 제2 링크 배선과 상이한 극성의 신호를 상기 복수의 신호 배선으로 전달하는, 표시 장치.
10. 제1항에 있어서,
    상기 복수의 화소에 배치된 화소 전극 및 공통 전극을 더 포함하고,
    상기 제1 커패시턴스 보상 패턴 및 상기 제2 커패시턴스 보상 패턴은 상기 화소 전극 또는 상기 공통 전극과 동일한 물질로 이루어진, 표시 장치.
11. 제10항에 있어서,
    상기 제1 커패시턴스 보상 패턴 및 상기 제2 커패시턴스 보상 패턴에는 상기 공통 전극에 인가되는 공통 전압과 동일한 전압이 인가되는, 표시 장치.
12. 제1항에 있어서,
    상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선은 서로 다른 층에 배치되는, 표시 장치.
13. 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판;
    상기 표시 영역의 복수의 신호 배선과 상기 비표시 영역의 상기 복수의 패드를 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선; 및
    상기 복수의 제1 데이터 링크 배선 및 상기 복수의 제2 데이터 링크 배선과 중첩하도록 교대로 배치되는 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴을 포함하고,
    상기 복수의 제1 데이터 링크 배선은 상기 복수의 제2 데이터 링크 배선과 반대 극성을 갖는 데이터 전압을 전달하도록 구성된, 표시 장치.
14. 제13항에 있어서,
    상기 제1 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제1 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하고,
    상기 제2 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제2 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하는, 표시 장치.
15. 제14항에 있어서,
    상기 제1 커패시턴스 보상 패턴의 가지 패턴 및 상기 제2 커패시턴스 보상 패턴의 가지 패턴은 상기 패드부의 엣지부에서 중앙부로 갈수록 길이가 증가하고,
    상기 제1 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 상기 제1 커패시턴스 보상 패턴의 베이스 패턴 및 상기 제2 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 상기 제2 커패시턴스 보상 패턴의 베이스 패턴은 삼각형 형상을 이루는, 표시 장치.
16. 삭제
17. 제13항에 있어서,
    상기 표시 장치는 컬럼 데이터 피딩 방식으로 구동되는 액정 표시 장치인, 표시 장치.
18. 제13항에 있어서,
    상기 복수의 제2 데이터 링크 배선은 상기 복수의 제1 데이터 링크 배선과 서로 다른 층에 배치되고, 인접한 상기 복수의 제1 데이터 링크 배선 사이의 공간에 배치된, 표시 장치.

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