KR20080035369A - 액정표시장치 - Google Patents

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KR20080035369A
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Abstract

액정표시장치는 신호 라인들과 패드를 연결하는 연결 라인들과 상기 연결 라인들에 대응되는 부분에 형성된 도전체를 포함한다. 이 액정표시장치는 연결 라인들에 오버랩되는 도전체의 길이를 조절한다. 또한, 연결 라인들과 도전체 간의 간격을 조절한다. 따라서, 이 액정표시장치는 연결 라인들을 통해 전송되는 신호들의 RC 딜레이 값을 모두 동일하게 형성할 수 있고, 그 결과 액정표시장치의 표시품질이 향상된다.
Figure P1020060101994
RC, 팬 아웃(Fanout)

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 액정표시장치의 단면도이다.
도 2는 본 발명에 의한 일 실시 예의 TFT 기판의 평면도이다.
도 3은 도 2의 A부분을 확대한 도면이다.
도 4는 도 3의 Ⅰ-Ⅰ'에 따라 절단한 단면도이다.
도 5는 팬 아웃 영역에 구비된 게이트 연결 라인들의 신호 지연을 나타낸 그래프이다.
도 6은 도 2의 B부분을 확대한 도면이다.
도 7은 도 6의 Ⅱ-Ⅱ'따라 절단한 단면도이다.
도 8은 팬 아웃 영역에 구비된 데이터 연결 라인들의 신호 지연을 나타낸 그래프이다.
도 9는 본 발명의 다른 실시 예에 의한 TFT 기판의 평면도이다.
도 10은 도 9의 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
본 발명은 액정표시장치에 관한 것으로, 구체적으로 표시품질을 향상할 수 있는 액정표시장치에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display device, LCD)는 액정(Liquid Crystal)의 전기, 광학적인 성질을 이용하여 정보를 표시한다. 액정표시장치는 TFT 기판(Thin Film Transistor substrate), 컬러필터 기판(color filter substrate) 및 TFT 기판과 컬러필터 기판 사이에 주입되는 액정층으로 구성된다.
TFT 기판은 화면이 표시되는 활성 영역(active area) 및 구동 소자들이 본딩 되는 팬 아웃 영역(fan-out area)으로 구분된다.
활성 영역에는 게이트선(gate wire)과 데이터선(data wire)으로 구성된 신호선(signal line)들이 수직 교차되도록 형성되고, 신호선들은 팬 아웃 영역에서 서로 소정간격 이격된 복수개의 채널(channel)들을 형성한다. 채널은 신호선들을 테이프 캐리어 패키지 등과 본딩하기 위해서 형성되며, 1 개의 채널은 약 256개의 신호선들을 1 개의 그룹으로 그룹화하여 형성된다. 신호선들 중 팬 아웃 영역에 배치된 부분을 “연결부”라 정의되고, 신호선들 중 연결부의 단부에는 구동소자들과 본딩되는 “패드부”가 형성된다.
1 개의 채널에 속한 연결선들의 간격은 패드부가 형성된 부분에서는 매우 조밀하고, 활성 영역 부분에서는 패드부가 형성된 부분보다 상대적으로 넓기 때문에 1 개의 채널에 속한 연결선들의 길이는 모두 다르다.
이로 인해 연결선들의 길이에 따라 1 개의 채널에 속한 모든 연결선들의 저 항은 모두 다르다. 즉, 1 개의 채널에 속한 연결선들이 1 개의 채널의 중앙을 기준으로 좌우 대칭으로 배치된 경우, 1 개의 채널의 중앙에 위치한 연결선으로부터 1 개의 채널의 첫 번째와 마지막에 위치한 연결선으로 갈수록 저항은 점점 커지게 된다.
이와 같은 연결선들 간의 저항차는 결국 신호선들로 입력되는 신호의 딜레이를 발생시키게 되어 표시화면의 화질 불균형을 유발시키게 된다.
따라서, 본 발명의 목적은 팬 아웃 영역에 구비된 연결 라인들의 RC 딜레이의 편차를 보상하여 표시 품질을 향상시킨 액정표시장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명은 기판, 신호 라인들, 채널들 및 도전체를 포함한다. 상기 기판은 활성영역과 팬 아웃 영역을 구비한다. 상기 활성영역은 화상이 표시되는 영역이며, 상기 팬 아웃 영역은 화상이 표시되지 않는 영역으로서, 상기 팬 아웃 영역을 둘러싼다. 상기 신호 라인들은 상기 활성영역에 구비되며, 게이트 라인들과 데이터 라인들로 구성된다. 상기 게이트 라인들은 제 1 방향을 따라 평행하게 구비된다. 상기 데이터 라인들은 상기 게이트 라인들에 절연되어 교차하도록 제 2 방향을 따라 평행하게 구비된다. 상기 채널들은 패드부와 연결라인으로 구성된다. 상기 패드부는 상기 팬 아웃 영역의 가장자리에 위치한 패드들로 이루어진다. 상기 연결라인은 상기 신호라인들로부터 연장되어, 상기 신호 라인들과 상기 패드들을 연결한다. 상기 도전체는 상기 연결 라인들과 대응하여 상기 기판상에 상기 연결 라인들과 절연되도록 형성되고, 상기 연결 라인들에 대해 서로 다른 길이로 오버랩된다.
특히, 상기 도전체와 상기 연결 라인들 간의 간격은 상기 연결 라인들과 오버랩되는 도전체의 길이가 길어질수록 점차 좁아지는 것을 특징으로 한다.
본 발명의 액정표시장치에 의하면, 채널에 구비된 연결 라인들과 오버랩되는 도전체의 길이를 조절한다. 또한, 연결 라인들과 도전체 간의 간격을 조절한다. 따라서, 신호 라인들로 입력되는 신호의 지연 시간이 모든 연결 라인에서 동일해진다. 결과적으로, 액정표시장치의 표시품질이 향상된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 의한 액정표시장치의 단면도이다.
도 1을 참조하면, 액정표시장치(1)는 박막 트랜지스터(Thin Film Transistor:이하 'TFT'라 칭함) 기판(100), TFT 기판(100)과 마주보는 컬러필터기 판(400) 및 TFT 기판(100)과 컬러필터기판(400) 사이에 개재되는 액정층(500)으로 이루어진다.
도 2는 본 발명에 의한 제 1 실시 예의 TFT 기판의 평면도이다.
도 1 및 도 2를 참조하면, TFT 기판(100)은 활성영역(200) 및 팬 아웃 영역(300)으로 정의된다.
활성영역(200)은 화상이 표시되는 영역으로서, TFT 기판(100)의 중앙에 위치한다. 활성영역(200)에는 복수의 신호 라인들(220), 복수의 TFT(230) 및 복수의 화소 전극(240)들이 매트릭스 형태로 배열된다.
복수의 신호 라인들(220)은 게이트 라인들(222) 및 데이터 라인들(224)을 포함한다. 게이트 라인들(222)은 서로 일정한 간격으로 이격되어, 활성영역(200)의 제 1 방향(D1)과 평행하게 형성된다. 데이터 라인들(224)은 서로 일정한 간격으로 이격되어, 게이트 라인들(222)과 직교하는 활성영역(200)의 제 2 방향(D1)과 평행하게 형성된다.
TFT(230)는 게이트 라인(222)과 데이터 라인(224) 및 화소 전극(240)과 전기적으로 연결되어 화소전극(240)에 화상을 표시하는데 필요한 신호를 인가한다. TFT(230)는 게이트 라인(222)과 연결되는 게이트 전극(G), 데이터 라인(224)과 연결되는 소오스 전극(S), 콘택홀을 통해 화소전극(240)과 연결되는 드레인 전극(D) 및 채널층(C)을 포함한다.
도 2에 도시된 팬 아웃 영역(300)은 활성영역(200)을 둘러싸는 영역으로서, 화상이 표시되지 않는 영역으로 정의된다. 구체적으로, 상기 팬 아웃 영역(300)은 TFT 기판(100)의 테두리(101) 및 테두리(101)와 활성영역(200)의 경계 사이에 형성된다. 팬 아웃 영역(300)에는 복수의 채널들(310) 및 도전체(340)가 형성된다.
채널(310)은 구동 소자(미도시)와 신호 라인들(220)을 전기적으로 연결시키기 위해서 신호 라인들(220)에서 연장된 배선들이 그룹화된 부분이다. 이러한 채널(310)은 패드부(320)와 팬 아웃부(330)로 구성된다.
패드부(320)는 TFT 기판(100)의 팬 아웃 영역의 가장자리를 따라 형성되며 도시되지 않은 구동소자들과 본딩 되는 패드들(322)을 포함한다. 팬 아웃부(330)는 패드부(320)와 활성영역(200)에 형성된 신호 라인(220)들을 전기적으로 접속시키는 연결 라인(332)을 포함한다. 이때, 패드(322)들 간의 사이 간격은 신호 라인(220)들 간의 사이 간격보다 좁다.
게이트 라인(222)으로부터 연장된 연결 라인(332a)들은 게이트 전극 및 게이트 라인(222)들과 동일한 층에 형성되고, 데이터 라인(224)으로부터 연장된 연결선(332b)들은 소스, 드레인 전극(S, D) 및 데이터 라인(224)들과 동일한 층에 형성된다.
이하, 설명의 편의를 위해 게이트 라인(222)들로부터 연장된 연결 라인(332a)들을 게이트 연결 라인이라 지칭하고, 데이터 라인(224)들로부터 연장된 연결 라인(332b)들을 데이터 연결 라인이라 지칭한다.
게이트 연결 라인(332a)들은 팬 아웃부(330)의 중앙을 기준으로 좌우 비대칭으로 형성된다. 즉, 팬 아웃부(330)에서 첫 번째에 배치된 게이트 연결 라인(GL1 이하, 제 1 게이트 연결 라인이라 칭함)는 그 길이가 가장 길어 게이트 라인(222) 에 대하여 기울기를 갖고, 팬 아웃부(330)에서 마지막에 배치되는 게이트 연결 라인(GLn 이하, 제 2 게이트 연결 라인이라 한다.)은 그 길이가 가장 짧아 게이트 라인(222)과 평행하게 형성된다.
제 1 게이트 연결 라인(GL1)과 제 2 게이트 연결 라인(GLn) 사이에 배치되는 나머지 게이트 연결 라인(332a)들은 제 2 게이트 연결 라인(GLn)으로 갈수록 그 길이가 짧아진다. 따라서, 제 1 게이트 연결선(GL1)에서 제 2 게이트 연결 라인(GLn)으로 갈수록 게이트 연결 라인(332a)의 라인 저항이 증가하게 된다.
도 2에서는 게이트 연결 라인들(332a)을 팬 아웃부(332)의 중앙을 기준으로 좌우 비대칭이 되도록 도시하였으나, 팬 아웃부(332)의 중앙을 기준으로 좌우 대칭이 되도록 형성할 수도 있다.
한편, 데이터 연결 라인들(332b)은 각 팬 아웃부(330)의 중앙을 기준으로 좌우 대칭이 되도록 형성된다. 즉, 팬 아웃부(330)에서 첫 번째에 배치된 데이터 연결선(DL1 이하, 제 1 데이터 연결 라인이라 칭함.) 및 마지막에 배치되는 데이터 연결 라인(DLn 이하, 제 2 데이터 연결 라인이라 칭함.)은 그 길이가 가장 길고, 데이터 라인(224)에 대하여 기울기를 갖는다. 그리고, 제 1 데이터 연결 라인(DL1)과 제 3 데이터 연결 라인(DLn/2) 및 제 2 데이터 연결 라인(DLn) 사이에 배치되는 나머지 데이터 연결 라인들(332b)은 제 3 데이터 연결 라인(DLn/2)으로 갈수록 기울기가 작아진다.
따라서, 제 1 및 제 2 데이터 연결라인(DL1, DLn)에서 제 3 데이터 연결선(DLn/2)으로 갈수록 데이터 연결선들(332b)의 길이는 길어지고, 저항도 커진다.
도전체(340)는 각 연결 라인(332)들에 캐패시터를 발생시키기 위한 것으로 절연막(342 또는 342a: 도 1을 참조)으로 덮여진 연결 라인(332)들과 대응되는 부분에 각각 형성된다.
도전체(340)는 절연막(342: 도 1을 참조)으로 덮여진 게이트 연결 라인(332a)들의 상부에 형성되는 제 1 전극체(340a) 및 절연막(342a)으로 덮여진 데이터 연결선(332b)들의 상부에 형성되는 제 2 전극체(340b)을 포함한다.
제 1 전극체(340a)는 데이터 연결 라인(332b)들과 동일한 층에 형성되고, 제 2 전극(340b)은 화소전극(240)과 동일한 층에 형성된다. 또는, 제 1 전극체(340a)를 화소전극(240)과 동일한 층에 형성하고, 제 2 전극체(340b)을 게이트 연결 라인(332a)과 동일한 층에 형성하여도 무방하다.
도 3은 도 2의 A부분을 확대한 도면이고, 도 4는 도 3의 J-J'에 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 제 1 전극체(340a)는 제 1 게이트 연결 라인(GL1)을 제외한 나머지 게이트 연결 라인들(332a)의 상부에 개별적으로 형성되고, 제 2 게이트 연결 라인(GLn)으로 갈수록 게이트 연결 라인(332a)들과 오버랩되는 제 1 전극체(340a)의 길이는 서서히 길어진다.
이것은 각 게이트 연결 라인들(332a)의 길이에 따라 다르게 나타나는 저항값의 편차를 캐패시터 값으로 보상하여 신호의 지연 시간을 동일하게 맞추기 위함이다. 여기서, 캐패시터는 전극으로 사용되는 게이트 연결 라인(332a) 및 제 1 전극체(340a), 그리고, 게이트 연결선(332a)과 제 1 전극(340a) 사이에 형성되며 캐패 시터의 유전체로 사용되는 절연막(342)에 의해 발생된다.
저항값을 보상하는 캐패시터 값은 게이트 연결 라인(332a)과 오버랩되는 제 1 전극체(340a)의 길이에 의해 결정되고, 제 1 전극체(340a)의 길이는 제 1 게이트 연결 라인(GL1)의 저항값에 의해 결정된다.
따라서, 저항값이 가장 큰 제 1 게이트 연결 라인(GL1)에는 캐패시터가 발생되지 않도록 제 1 게이트 연결 라인(GL1)의 상부에 가장 짧은 길이를 갖는 제 1 전극체(340a)를 형성한다. 또한, 제 1 전극체 자체를 형성하지 않을 수도 있다.
그리고, 저항값이 가장 작은 제 2 게이트 연결 라인(GLn)의 상부에 형성된 제 1 전극체(340a)가 제 2 게이트 연결 라인(GLn)을 거의 덮도록 제 1 전극체(340a)의 길이를 가장 길게 형성한다. 가장 길게 형성된 제 1 전극체에 의해 제 2 게이트 연결 라인(GLn)에 팬 아웃부(330)에서 가장 큰 값을 갖는 캐패시터를 형성한다.
이와 같이 제 2 게이트 연결 라인(GLn)의 캐패시터 값을 팬 아웃부(330)에서 가장 크게 형성하면, 제 2 게이트 연결 라인(GLn)의 RC값에 의한 신호 지연시간이 제 1 게이트 연결 라인의 저항값에 의한 신호 지연시간과 거의 동일해진다.
한편, 제 1 게이트 연결선(GL1)과 제 2 게이트 연결선(GLn) 사이에 형성된 다른 게이트 연결선들(332a)의 상부에 형성되는 제 1 전극(340a)들의 길이는 다른 게이트 연결 라인(332a)들이 제 2 게이트 연결선(GLn)의 RC 값과 동일한 RC 값을 갖도록 제 2 게이트 연결 라인(GLn)으로 갈수록 점차적으로 길게 형성한다.
이와 같이 게이트 연결라인의 길이에 따라 제 1 전극체(340a)의 길이를 적절 히 조절함으로써, 도 5에 도시된 바와 같이 제 1 게이트 연결선(GL1)의 저항값에 의한 신호 지연시간과 나머지 게이트 연결선들(332a)의 RC 딜레이 값에 의한 신호 지연시간이 비슷해진다.
도 6은 도 2의 B부분을 확대한 도면이다. 도 7은 도 6의 H-H'따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 제 2 전극체(340b)는 제 1 및 제 2 데이터 연결 라인(DL1,DLn)을 제외한 나머지 데이터 연결선들(332b)과 대응되는 부분에 각각 형성된다. 그리고, 상기 제 2 전극체(340b)는 팬 아웃부(330)에서 길이가 가장 짧은 제 3 데이터 연결 라인(DLn/2)으로 갈수록 데이터 연결 라인들(332b)과 오버랩되는 제 1 전극체(340b)의 길이는 서서히 길어진다.
이것은 각 데이터 연결 라인들(332b)의 길이에 따라 다르게 나타나는 저항값의 편차를 캐패시터 값으로 보상하여 신호의 지연 시간을 동일하게 맞추기 위함이다. 여기서, 캐패시터는 전극으로 사용되는 데이터 연결 라인(332b) 및 제 2 전극체(340b) 및 데이터 연결 라인(332a)과 제 2 전극체(340b) 사이에 형성되며 캐패시터의 유전체로 사용되는 절연막(342a)에 의해 발생된다. 여기서, 데이터 연결 라인(332a)과 제 2 전극체(340b) 사이에 개재되는 절연막은 유기막(342a)인 점을 주목하여야 한다.
저항값을 보상하는 캐패시터 값은 데이터 연결 라인(332b)들과 오버랩되는 제 2 전극(340b)의 길이에 의해 결정되고, 제 2 전극(340b)의 길이는 제 1 및 제 2 데이터 연결선(DL1, DLn)의 저항값에 의해 결정된다.
따라서, 저항값이 가장 큰 제 1 및 제 2 데이터 연결 라인(DL1, DLn)에는 캐패시터가 발생되지 않도록 제 1 및 제 2 데이터 연결라인(DL1, DLn)과 대응되는 부분에는 제 2 전극체(340b)를 형성하지 않는다.
그리고, 저항값이 가장 작은 제 3 데이터 연결 라인(DLn/2)의 상부에 형성된 제 2 전극(340b)이 제 3 데이터 연결 라인(DLn/2)을 거의 덮도록 제 2 전극체(340b)의 길이를 가장 길게 형성함으로써, 제 3 데이터 연결라인(GLn)에 팬 아웃부(330)에서 가장 큰 값을 갖는 캐패시터를 형성한다.
이와 같이 제 3 데이터 연결 라인(DLn/2)의 캐패시터 값을 팬 아웃부(330)에서 가장 크게 형성하면, 제 3 데이터 연결 라인(DLn/2)의 RC값에 의한 신호 지연시간이 제 1 및 제 2 데이터 연결 라인(DL1, DLn)의 저항값에 의한 신호 지연시간과 거의 동일해진다.
제 1 및 제 2 데이터 연결라인(DL1, DLn)과 제 3 데이터 연결라인(DLn/2) 사이에 형성된 다른 데이터 연결 라인들(332b)의 상부에 형성된 제 2 전극(340b)의 길이는 제 3 데이터 연결 라인(DLn/2)으로 갈수록 점차적으로 길어지도록 형성한다.
한편, 데이터 연결라인(DL1, DLn)과 제 2 전극체(340b) 사이에서 형성되는 캐패시터는 전술한 바와 같이 유기막(342a)을 유전체로 이용한다. 통상적으로 이 유기막(342a)은 데이터 라인과 화소 전극 간의 신호 간섭을 최소화하기 위해 기판상에 매우 두껍게 적층된다. 또한, 게이트 절연막과 같은 무기막에 비해 이 유기막은 두껍게 적층하는 것이 용이하다.
이러한 매우 두꺼운 두께를 갖는 유기막은 상기 데이터 연결라인과 상기 제 2 도전체 간의 간격을 넓히기 때문에 원하는 양호한 캐패시터를 형성할 수 없다.
따라서, 본 발명은 상술한 바와 같이, 데이터 연결라인(DL1, DLn)의 길이에 따라 제 2 전극체(340b)의 길이를 조절하고, 또한, 각 데이터 연결라인(DL1, DLn)과 제 2 전극체 간의 간격을 조절함으로써, 각 데이터 연결라인(DL1, DLn)과 제 2 전극체 간의 양호한 캐패시터를 얻을 수 있다.
구체적으로, 도 7을 참조하면, 각 데이터 연결 라인(DL1, DLn)과 대응되는 부분에 개별적으로 형성된 제 2 전극체(340b)와 상기 연결 라인 간의 간격은 데이터 연결라인(DLn/2) 쪽으로 갈수록 점차 좁아지게 형성한다. 다시 말해, 상기 채널에서 길이가 가장 짧은 데이터 연결 라인(DLn/2) 쪽으로 갈수록 점차 그 간격이 좁아지게 형성한다.
이러한 데이터 연결 라인(DL1, DLn)과 제 2 전극체(340b) 간의 간격은 유기막의 두께에 의해 조절되며, 이 유기막의 두께는 슬릿(slit) 노광 공정을 통해 용이하게 조절할 수 있다. 슬릿 노광 공정은 본 발명의 기술분에 널리 알려진 내용이므로 이에 대한 구체적인 기술은 생략하기로 한다.
결과적으로, 도 8에 도시된 바와 같이 제 1 및 제 2 데이터 연결 라인(DL1, DLn)의 저항에 의한 신호 지연시간과 나머지 데이터 연결 라인(332b)들의 RC에 의한 신호 지연시간이 비슷해진다. 따라서, 표시 화면의 화질을 균일하게 개선할 수 있다.
도 9는 본 발명의 제 2 실시 예에 의한 TFT 기판의 평면도이고. 도 10은 도 9의 I-I'에 따라 절단한 단면도이다.
본 실시예에 의한 TFT 기판에서는 도전체의 형상을 제외하면 제 1 실시 예에서 설명한 TFT 기판의 구성과 동일하므로, 도전체의 형상을 제외한 나머지 구성에 대한 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 도전체(340)는 팬 아웃부(330)와 대응되는 부분에 일체로 형성되어 연결 라인들(332) 및 절연막(342, 또는 342a)과 함께 캐패시터를 발생시킨다. 도전체(340)는 절연막(또는, 무기막 342)으로 덮여진 게이트 연결 라인(332a)들의 상부에 형성되는 제 1 전극체(340a) 및 유기막(342a)으로 덮여진 데이터 연결 라인(332b)들의 상부에 형성되는 제 2 전극체(340b)으로 구성된다.
제 1 전극체(340a)의 폭은 제 1 게이트 연결 라인(GL1)에서 제 2 게이트 연결 라인(GLn)으로 갈수록 서서히 증가하여 직각 삼각형과 유사한 형상을 갖는다. 이것은 각 게이트 연결 라인들(332a)의 길이에 따라 다르게 나타나는 저항값의 편차를 캐패시터 값으로 보상하여 신호의 지연 시간을 동일하게 맞추기 위함이다.
저항값을 보상하는 캐패시터 값은 게이트 연결선(332a)과 오버랩되는 제 1 전극(340a)의 길이에 의해 결정되고, 제 1 전극체(340a)의 길이는 제 1 게이트 연결선(GL1)의 저항값에 의해 결정된다.
즉, 저항값이 가장 큰 제 1 게이트 연결 라인(GL1)과 대응되는 부분에서는 제 1 게이트 연결 라인(GL1)과 오버랩되는 길이가 가장 짧도록 제 1 전극(340a)의 폭을 조절함으로써, 제 1 게이트 연결선(GL1)에 팬 아웃부(330)에서 가장 작은 값을 갖는 캐패시터를 형성한다.
그리고, 저항값이 가장 작은 제 2 게이트 연결선(GLn)과 대응되는 부분에서는 제 2 게이트 연결선(GLn)과 오버랩되는 길이가 가장 길어지도록 제 1 전극체(340a)의 폭을 조절한다. 이에 따라 제 2 게이트 연결 라인(GLn)에 팬 아웃부(330)에서 가장 큰 값을 갖는 캐패시터를 형성할 수 있다.
제 1 게이트 연결 라인(GL1)과 제 2 게이트 연결 라인(GLn) 사이에 형성된 다른 게이트 연결 라인(332a)들과 대응되는 부분에서는 제 1 전극(340a)의 길이가 제 2 게이트 연결선(GLn)으로 갈수록 점차적으로 길어지도록 제 1 전극(340a)을 조절한다. 이와 같이 각 게이트 연결선들(332a)의 저항값의 편차를 캐패시터로 보상하기 때문에 각 게이트 연결선들(332a)의 RC 딜레이 값은 모두 동일하다.
다시 도 9를 참조하면, 제 2 전극체는 제 1 데이터 연결 라인(DL1)에서 제 3 데이터 연결 라인(DLn/2)으로 갈수록 서서히 증가하고, 제 3 데이터 연결선(DLn/2)에서 제 2 데이터 연결선(DLn)으로 갈수록 서서히 감소하여 이등변 삼각형과 유사한 형상을 갖는다.
이는 각 데이터 연결 라인들(332b)의 길이에 따라 다르게 나타나는 저항값의 편차를 캐패시터 값으로 보상하여 신호의 지연 시간을 동일하게 맞추기 위함이다.
저항값을 보상하는 캐패시터 값은 데이터 연결 라인(332b)과 오버랩되는 제 2 전극체(340b)의 길이에 의해 결정되고, 제 2 전극(340b)의 길이는 제 1 및 제 2 데이터 연결 라인(DL1, DLn)의 저항값에 의해 결정된다.
즉, 저항값이 가장 큰 제 1 및 제 2 데이터 연결 라인(DL1, DLn)과 대응되는 부분에서는 제 1 및 제 2 데이터 연결 라인(DL1, DLn)과 오버랩되는 길이가 가장 짧아지도록 제 2 전극체(340b)의 폭을 조절한다. 이렇게 함으로써, 제 1 및 제 2 데이터 연결 라인(DL1, DLn)에 가장 작은 값을 갖는 캐패시터를 형성한다.
그리고, 저항값이 가장 작은 제 3 데이터 연결 라인(DLn/2)과 대응되는 부분에서는 제 3 데이터 연결 라인(DLn/2)과 오버랩되는 길이가 가장 길어지도록 제 2 전극체(340b)의 폭을 조절함으로써, 제 3 데이터 연결 라인(DLn/2)에 팬 아웃부(330)에서 가장 큰 값을 갖는 캐패시터를 형성한다.
제 1 및 제 2 데이터 연결 라인(DL1, DLn)과 제 3 데이터 연결 라인(DLn/2) 사이에 형성된 다른 데이터 연결 라인들(332b)과 대응되는 부분에서는 제 2 전극체(340b)의 길이가 제 3 데이터 연결 라인(DLn/2)으로 갈수록 점차 길어지도록 제 2 전극체(340b)의 폭을 조절한다.
이와 같이 각 데이터 연결 라인들(332b)의 저항값의 편차를 캐패시터로 보상하기 때문에 각 데이터 연결선들(332b)의 RC 딜레이 값은 모두 동일하다. 따라서, 도 6에 도시된 바와 같이 데이터 라인(224)으로 인가되는 신호의 지연시간도 모든 데이터 연결 라인(332b)에서 동일하므로, 표시 화면의 화질을 균일하게 개선할 수 있다.
또한, 데이터 연결 라인(DL1, DLn)과 제 2 전극체(340b) 사이에 개재되는 유기막(342a)은 전술한 바와 같이, 다른 무기막에 비해 매우 두껍게 형성된다. 따라서, 제 2 실시 예에서의 제 2 전극체의 구조는 양호한 캐패시터를 얻기 위해 도 7에서와 유사한 구조를 갖는다.
구체적으로, 도 10에 도시된 바와 같이, 상기 일체로 형성된 제 2 전극 체(340b)와 상기 연결 라인들 간의 간격은 상기 연결 라인들(DL1, DLn) 중의 그 길이가 가장 긴 상기 연결 라인(DL1, DLn)으로부터 상기 연결 라인들(DL1, DLn) 중 그 길이가 가장 짧은 연결라인(DLn/2)으로 갈수록 점차 좁아진다. 즉, 데이터 연결라인(DL1, DLn)과 제 2 전극체 간의 간격을 조절함으로써, 각 데이터 연결라인(DL1, DLn)과 제 2 전극체 간의 보다 양호한 캐패시터를 얻을 수 있다.
요약하면, 데이터 연결 라인(DL1, DLn)의 길이에 따라 제 2 전극체(340b)의 길이를 조절한다. 더불어, 각 데이터 연결라인(DL1, DLn)과 제 2 전극체 간의 간격을 조절함으로써, 각 데이터 연결 라인(DL1, DLn)과 제 2 전극체 간의 보다 양호한 캐패시터를 얻을 수 있다.
상술한 바와 같은 본 발명에 의하면, 채널에 구비된 연결 라인들과 오버랩되는 도전체의 길이를 조절한다. 또한, 연결 라인들과 도전체 간의 간격을 조절한다. 이에 따라 모든 연결 라인들이 동일한 RC값을 갖게 된다. 그러므로, 신호 라인들로 입력되는 신호의 지연 시간이 모든 연결 라인에서 같기 때문에 표시 화면의 표시품질이 향상된다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명 의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (11)

  1. 화상이 표시되는 활성영역과, 상기 활성영역을 감싸는 팬 아웃 영역으로 구분된 기판;
    상기 활성영역에 구비되며, 제 1 방향을 따라 평행하게 형성된 게이트 라인들 및 상기 게이트 라인들에 절연되어 교차하도록 제 2 방향을 따라 평행하게 형성된 데이터 라인들로 구성된 신호 라인들;
    상기 팬 아웃 영역의 가장자리에 위치한 패드들로 이루어진 패드부 및 상기 신호 라인들로부터 연장되어 상기 신호 라인들과 상기 패드들을 연결하는 연결 라인들을 갖는 채널들; 및
    상기 연결 라인들과 대응하여 상기 기판상에 상기 연결 라인들과 절연되도록 형성되고, 상기 연결 라인들에 대해 서로 다른 길이로 오버랩된 도전체를 포함하며,
    상기 도전체와 상기 연결 라인들 간의 간격은 상기 연결 라인들과 오버랩되는 도전체의 길이가 길어질수록 점차 좁아지는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서, 상기 연결 라인들과 상기 도전체와의 사이에 형성되어, 상기 연결 라인들과 상기 도전체를 전기적으로 절연시키는 유기막을 더 포함하며,
    상기 도전체와 상기 연결 라인들 간의 간격은 상기 유기막의 두께에 따라 결정되는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서, 상기 유기막의 두께는 상기 연결 라인들과 오버랩되는 도전체의 길이가 길어질수록 작아지는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 도전체의 길이는 상기 도전체에 오버랩된 상기 연 결 라인들 각각의 저항값에 따라 결정되는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서, 상기 도전체는 상기 연결 라인과 대응되는 부분에 개별적으로 형성되며, 상기 연결 라인들과 오버랩된 상기 도전체의 길이는 상기 채널에서 길이가 가장 짧은 연결 라인과 대응되는 부분으로 갈수록 길어지는 것을 특징으로 하는 액정표시장치.
  6. 제 5 항에 있어서, 상기 연결 라인과 대응되는 부분에 개별적으로 형성된 도전체와 상기 연결 라인 간의 간격은 상기 채널에서 길이가 가장 짧은 연결 라인 쪽으로 갈수록 점착 좁아지는 것을 특징으로 하는 액정표시장치.
  7. 제 4 항에 있어서, 상기 도전체는 상기 활성 영역과 상기 패드부 사이에 일체로 형성되며, 상기 연결라인의 길이가 가장 긴 상기 연결라인으로부터 상기 연결라인의 길이가 가장 짧은 연결라인으로 갈수록 상기 연결 라인들과 오버랩되는 상기 도전체의 길이는 증가하는 것을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서, 상기 일체로 형성된 도전체와 상기 연결 라인들 간의 간격은 상기 연결라인의 길이가 가장 긴 상기 연결라인으로부터 상기 연결라인의 길이가 가장 짧은 연결라인으로 갈수록 점차 좁아지는 것을 특징으로 하는 액정표시장치.
  9. 제 1 항에 있어서, 상기 게이트 라인으로부터 연장된 연결 라인들과 대응되는 부분에 형성되는 도전체는 상기 데이터 라인과 동일한 층에 형성되고, 상기 데이터 라인으로부터 연장된 연결 라인들과 대응되는 부분에 형성된 도전체는 상기 화소전극과 동일한 층에 형성된 것을 특징을 하는 액정표시장치.
  10. 제 1 항에 있어서, 상기 채널은 상기 채널의 중앙을 기준으로 대칭된 형상을 갖는 것을 특징으로 하는 액정표시장치.
  11. 제 10 항에 있어서, 상기 게이트 라인들과 패드들을 연결하는 연결 라인을 포함하는 채널은 상기 채널의 중앙을 기준으로 비대칭 형상을 갖는 것을 특징으로 하는 액정표시장치.
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CN110600520A (zh) * 2019-09-19 2019-12-20 昆山工研院新型平板显示技术中心有限公司 一种显示面板及显示装置

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