KR20110034564A - 표시장치 - Google Patents

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히토시 와타나베
히로미츠 이시이
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가시오게산키 가부시키가이샤
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Abstract

게이트라인과 게이트 드라이버의 사이를 전기적으로 접속하는 배선의 배선길이가 게이트라인마다 달라도, 표시 품위의 저하를 억제하기 위해, 미리 정한 방향으로 연신된 제 1 게이트라인과, 제 1 게이트라인과 평행하게 연신된 제 2 게이트라인과, 제 1 게이트라인에 대응한 제 1 게이트 출력 단자와, 제 2 게이트라인에 대응한 제 2 게이트 출력 단자와, 제 1 게이트라인과 제 1 게이트 출력 단자를 전기적으로 접속하는 제 1 게이트 둘러침선과, 제 1 게이트라인과 제 2 게이트 출력 단자를 전기적으로 접속하는 동시에 상기 제 1 게이트 둘러침선보다 배선길이가 길게 형성된 제 2 게이트 둘러침선과, 제 1 게이트 둘러침선과의 사이 및 상기 제 1 게이트 둘러침선과의 사이에 절연층을 개재시켜, 상기 제 1 게이트 둘러침선 및 상기 제 2 게이트 둘러침선과 중첩되도록 배치된 정전기 보호 링을 구비하고, 상기 제 1 게이트 둘러침선과 상기 정전기 보호 링이 중첩되는 면적이 상기 제 2 게이트 둘러침선과 상기 정전기 보호 링이 중첩되는 면적보다 넓은 것에 의해, 게이트라인과 게이트 드라이버의 사이를 전기적으로 접속하는 배선의 배선길이가 게이트라인마다 달라도, 표시 품위의 저하를 억제할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본원은 2009년 9월 28일에 신청된 일본국 특허출원번호 2009-223022호에 의거하여 그 우선권을 주장하고, 그 모든 내용은 여기에 참조에 의해 도입되어 있다.
본 발명은 박막 트랜지스터에 주사신호를 전송하는 게이트라인과 소정의 접속단자를 전기적으로 접속하는 접속배선의 배선길이가 게이트라인마다 다른 표시장치에 관한 것이다.
표시장치로서 액티브 매트릭스의 액정표시장치는 게이트라인과 소스라인의 교점 근방에, 박막 트랜지스터(Thin Film Transistor：이하, TFT로 함)와 해당 TFT에 접속된 화소전극이 배치되어 있다.
또, 화소전극과 이 화소전극에 대향하도록 해서 배치된 대향전극(공통전극)의 사이에는 액정층이 형성되어 있다.
그리고, 게이트라인을 통해 입력된 주사신호에 의해서 선택 상태로 된 TFT를 통해 화소전극에 계조 레벨에 대응한 전압이 인가되는 것에 의해, 액정의 배향상태가 계조 레벨에 대응한 배향 상태로 변화한다.
그런데, 이러한 액정표시장치에서는 표시패널 상의 소정의 영역에 구동회로를 COG(Chip On Glass) 실장하는 것이 있다. 예를 들면, 일본국 특허공개공보 제2006-71814호에서는 표시패널의 각 변 중의 게이트라인의 연신하는 방향에 대해 평행한 1변측에, 한쪽의 기판으로부터 다른쪽의 기판이 돌출되는 돌출영역을 마련하고, 게이트라인을 구동하는 게이트 드라이버나 소스라인을 구동하는 소스 드라이버로 이루어지는 IC칩으로서의 반도체소자를 이 돌출영역에 실장하는 것이 제안되고 있다.
그러나, 이와 같이 게이트라인의 연신하는 방향에 대해 평행하게 되는 표시패널의 1변측에 게이트 드라이버를 실장하는 경우, 게이트라인과 게이트 드라이버를 전기적으로 접속하는 둘러침선의 배선길이가 게이트라인마다 다르다. 따라서, 게이트 드라이버와 게이트라인의 사이의 시정수가 게이트라인마다 다르고, 게이트 드라이버가 해당 게이트 드라이버의 출력단에 주사신호로서의 온 전압이 각 게이트라인간에서 동일하게 되도록 주사신호를 출력하면, TFT에 인가되는 온 전압의 실행 전압이 게이트라인마다 다르게 된다. 이 때문에, 서로 동등한 계조레벨에 대응한 전압을 각 화소전극에 기입하는 경우에도, 화소전극에 유지되는 전압이 행마다 다르고, 예를 들면 화면 일면에 대해 단일 계조의 표시를 실행하려고 한 경우에도 화면 내에서 휘도차가 생겨 표시 품위가 저하한다고 하는 문제가 있었다.
그래서, 본 발명은 게이트라인과 게이트 드라이버의 사이를 전기적으로 접속하는 배선의 배선길이가 게이트라인마다 달라도, 표시 품위의 저하를 억제할 수 있는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 표시장치의 양태의 하나는 미리 정한 방향으로 연신된 제 1 게이트라인과, 상기 제 1 게이트라인과 평행하게 연신된 제 2 게이트라인과, 상기 제 1 게이트라인에 대응한 제 1 게이트 출력 단자와, 상기 제 2 게이트라인에 대응한 제 2 게이트 출력 단자와, 상기 제 1 게이트라인과 상기 제 1 게이트 출력 단자를 전기적으로 접속하는 제 1 게이트 둘러침선과, 상기 제 2 게이트라인과 상기 제 2 게이트 출력 단자를 전기적으로 접속하는 동시에, 상기 제 1 게이트 둘러침선보다 배선길이가 길게 형성된 제 2 게이트 둘러침선과, 상기 제 1 게이트 둘러침선과의 사이 및 상기 제 2 게이트 둘러침선과의 사이에 절연층을 개재시켜, 상기 제 1 게이트 둘러침선 및 상기 제 2 게이트 둘러침선과 중첩되도록 배치된 정전기 보호 링을 구비하고, 상기 제 1 게이트 둘러침선과 상기 정전기 보호 링이 중첩되는 면적이 상기 제 2 게이트 둘러침선과 상기 정전기 보호 링이 중첩되는 면적보다 넓은 표시장치를 제공한다.
본 발명의 표시장치의 다른 양태의 하나는 표시 화소에 형성된 박막 트랜지스터에 주사신호를 전송하는 복수의 게이트라인과. 상기 게이트라인과 미리 정한 게이트 출력 단자의 사이를 전기적으로 접속하는 복수의 게이트 둘러침선과, 상기 복수의 게이트 둘러침선과 입체 교차하는 정전기 보호 링을 구비하고, 상기 복수의 게이트 둘러침선은 서로 배선길이가 다른 동시에, 상기 정전기 보호 링과 입체 교차하는 영역의 면적이 서로 다른 표시장치를 제공한다.
본 발명의 표시장치의 다른 양태의 하나는 복수의 화소전극과, 공통전극과, 상기 복수의 화소전극과 상기 공통전극의 사이에 설치된 액정층과, 대응하는 상기 화소전극에 소스전극이 접속된 복수의 박막 트랜지스터와, 대응하는 상기 박막 트랜지스터의 게이트전극에 접속된 복수의 게이트라인과, 복수의 게이트 출력 단자와, 대응하는 상기 게이트라인과 대응하는 상기 게이트 출력 단자를 전기적으로 접속하는 동시에 서로의 배선길이가 다른 복수의 게이트 둘러침선과, 상기 공통전극과 동등한 전압으로 설정되는 동시에 상기 복수의 게이트 둘러침선과 입체 교차하는 공통라인을 구비하고, 상기 복수의 게이트 둘러침선은 상기 공통라인과 입체 교차하는 영역의 면적이 서로 다른 표시장치를 제공한다.
본 발명에 따르면, 게이트라인과 게이트 드라이버의 사이를 전기적으로 접속하는 배선의 배선길이가 게이트라인마다 달라도, 표시 품위의 저하를 억제할 수 있다.
본 발명의 그 밖의 이점은 하기에 기술되지만, 그 일부는 설명으로부터 명백하게 되고, 또 그 일부는 발명의 실시에 의해서 명백하게 될 것이다. 본 발명의 이점은 하기에 명시된 기구 및 조합에 의해서, 실현되고 또한 획득될 수 있다.
본 명세서에 포함되고, 그 일부를 형성하고 있는 첨부의 도면은 본 발명의 몇 개의 형태를 나타내고, 도면과 함께 상기의 일반적인 설명 및 실시형태의 상세한 설명으로, 본 발명의 원리를 나타낸다.
도 1은 액정표시장치의 개략 평면도,
도 2는 액정표시장치의 개략 단면도,
도 3은 표시패널 등가 회로적 평면도,
도 4는 게이트라인용 정전기 보호 회로의 등가 회로적 평면도,
도 5는 데이터라인용 정전기 보호 회로의 등가 회로적 평면도,
도 6은 스위칭용 박막 트랜지스터의 단면도,
도 7은 게이트 드라이버 탑재영역의 단면도,
도 8은 게이트 드라이버 탑재영역의 단면도,
도 9는 데이터 드라이버 탑재영역의 단면도,
도 10은 데이터 드라이버 탑재영역의 단면도,
도 11은 둘러침선과 정전기 보호라인으로서의 공통라인의 중첩영역의 평면도,
도 12는 도 11에 나타내는 B-B′을 따르는 단면도,
도 13은 변형예에 있어서의 둘러침선과 정전기 보호라인으로서의 공통라인의 중첩영역의 평면도,
도 14는 도 13에 나타내는 C-C′을 따르는 단면도,
도 15는 변형예에 있어서의 둘러침선과 정전기 보호라인으로서의 공통라인의 중첩영역의 평면도,
도 16은 도 15에 나타내는 D-D′을 따르는 단면도,
도 17은 변형예에 있어서의 둘러침선과 정전기 보호라인으로서의 공통라인의 중첩영역의 평면도,
도 18은 도 17에 나타내는 E-E′를 따르는 단면도.
이하, 본 발명의 실시형태에 대해 설명한다.
본 발명의 표시장치로서 액티브 매트릭스 방식의 액정표시장치의 개략 평면도를 도 1에 나타내고, 그 단면도를 도 2에 나타낸다. 액정표시장치(1)는 표시패널(2)과, 이 표시패널(2)을 구동하는 드라이버 회로(3)와, 드라이버 회로(3)를 또한 외부회로에 접속하기 위한 FPC(Flexible printed circuits)(60)를 구비하고 있다. 드라이버 회로(3)는 게이트 드라이버(3a)와 데이터 드라이버(3b)로 이루어진다. 그리고, 게이트 드라이버(3a)와 데이터 드라이버(3b)는 각각 반도체소자로서의 IC칩으로 이루어지고, 표시패널(2)의 미리 정한 영역에 COG(Chip on Glass) 실장되는 것에 의해 표시패널(2)에 탑재되어 있다.
표시패널(2)은 액티브 기판(4)이 해당 액티브 기판(4)에 대해 대향하도록 배치된 대향 기판(5)에 대략 방형 틀형상의 시일재(6)에 의해서 점착되어 있다. 그리고, 이 틀형상의 시일재(6)로 둘러싸인 영역에 있어서의 양 기판(4, 5) 사이에는 액정층(7)이 형성되어 있다. 또, 액티브 기판(4)의 하변부는 대향 기판(5)으로부터 돌출되는 것에 의해 돌출부(4a)가 설치되어 있다. 그리고, 이 돌출부(4a)에 드라이버 회로(3)가 탑재되어 있는 동시에 FPC(60)가 접합되어 있다. 여기서, 도 1에 있어서 2점쇄선으로 둘러싸인 방형상의 영역을 표시영역(8)으로서 나타낸다. 그리고, 시일재(6)는 이 표시영역(8)을 둘러싸도록 해서 설치되어 있다. 또한, 액티브 기판(4)과 대향 기판(5)은 각각 유리 등의 투명성재료에 의해서 형성되어 있다.
도 3은 표시패널(2)의 주요부의 등가 회로적 평면도이다. 표시영역(8)에는 표시 화소가 매트릭스형상으로 배열되어 있다. 그리고, 액티브 기판(4)상에는 표시화소마다, ITO 등으로 이루어지는 투명성의 화소전극(9)과, 이 화소전극(9)에 소스전극 S가 접속된 nMOS형의 스위칭용 박막 트랜지스터(10)가 형성되어 있다. 스위칭용 박막 트랜지스터(10)는 게이트라인(11)에 게이트전극 G가 접속되는 동시에, 드레인전극 D가 데이터라인(12)에 접속되어 있다. 여기서, 게이트라인(11)은 게이트 드라이버(3a)로부터 출력되는 주사신호를 스위칭용 박막 트랜지스터(10)에 전송하는 것이며, 화소행에 대응시켜 행방향으로 연신하도록 해서 해당 액티브 기판(4)상에 복수 형성되어 있다. 또, 데이터라인(12)은 데이터 드라이버(3b)로부터 출력되는 계조신호를 스위칭용 박막 트랜지스터(10)를 통해 화소전극(9)에 전송하는 것이며, 화소열에 대응시켜 열방향으로 연신하도록 해서 해당 액티브 기판(4)상에 복수 형성되어 있다.
또한, 돌출부(4a)는 표시패널(2)의 각 변 중, 게이트라인(11)이 연신하는 방향에 대해 평행하게 되는 1변측에 설치되어 있다. 또, 돌출부(4a)에는 게이트 드라이버(3a)를 탑재하는 게이트 드라이버 탑재영역(13)과 데이터 드라이버(3b)를 탑재하는 데이터 드라이버 탑재영역(14)이 설치되어 있다.
여기서, 도 3에 있어서, 화소전극(9)은 불과 5개×3개만 도시하고 있는 것은 도면의 명확화를 위함이며, 실제로는 수백개×수백개 혹은 그 이상의 개수가 배열되어 있다. 액티브 기판(4)상의 표시영역(8)의 주위에는 방형 틀형상의 정전기 보호 링으로서의 공통라인(15) 및, 이것에 접속된 접속패드(16)가 설치되어 있다. 접속패드(16)는 대향 기판(5)에 있어서의 액티브 기판(4)과의 대향면에 설치된 ITO 등으로 이루어지는 투명성의 공통전극(17)에 기판간 도통재를 통해 접속되어 있다. 즉, 공통라인(15)과 공통전극(17)이 동등한 전압이 되도록 설정되어 있다.
게이트라인(11)은 표시영역(8)을 우회하도록 해서 해당 게이트라인(11)의 한쪽의 단부로부터 돌출부(4a)를 향하는 게이트 둘러침선(18)에 접속되어 있다. 그리고, 게이트라인(11)은 게이트 둘러침선(18)을 통해 돌출부(4a)의 게이트 드라이버 탑재영역(13)에 배열된 게이트 출력 단자(19)에 전기적으로 접속되어 있다.
또, 데이터라인(12)은 해당 데이터라인(12)의 한쪽의 단부로부터 돌출부(4a)를 향하는 데이터 둘러침선(20)에 접속되어 있다. 그리고, 데이터라인(12)은 데이터 둘러침선(20)을 통해 돌출부(4a)의 데이터 드라이버 탑재영역(14)에 배열된 데이터 출력 단자(21)에 전기적으로 접속되어 있다.
또한, 게이트 출력 단자(19)는 게이트라인(11)과 게이트 드라이버 탑재영역(13)에 탑재되는 게이트 드라이버(3a)를 게이트 둘러침선(18)을 통해 전기적으로 접속하기 위한 접속 단자이며, 게이트 드라이버(3a)가 주사신호를 출력하는 해당 게이트 드라이버(3a)에 있어서의 소정의 접속 단자가 이 게이트 출력 단자(19)에 COG 실장시에 접속된다. 또, 데이터 출력 단자(21)는 데이터라인(12)과 데이터 드라이버 탑재영역(14)에 탑재되는 데이터 드라이버(3b)를 데이터 둘러침선(20)을 통해 전기적으로 접속하기 위한 접속 단자이며, 데이터 드라이버(3b)가 계조신호를 출력하는 해당 데이터 드라이버(3b)에 있어서의 소정의 접속 단자가 이 데이터 출력 단자(21)에 COG 실장시에 접속된다.
게이트 드라이버 탑재영역(13)에는 게이트 출력 단자(19)의 배열방향으로 평행하도록 게이트 입력 단자(22)가 설치되어 있다. 게이트 입력 단자(22)는 FPC(60)를 통해 외부회로로부터 전송되어 온 신호를 게이트 드라이버(3a)에 입력시키기 위한 접속 단자이며, 게이트 드라이버(3a)에 있어서의 소정의 접속 단자에 접속된다. 또, 게이트 입력 단자(22)는 액티브 기판(4)의 끝을 향하도록 연신된 제 1 입력선(23)을 통해, 게이트용 외부 접속 단자(24)에 접속되어 있다. 그리고, 게이트용 외부 접속 단자(24)는 FPC(60)에 형성된 소정의 접속 단자에 접속된다.
데이터 드라이버 탑재영역(14)에는 데이터 출력 단자(21)의 배열방향으로 평행하도록 데이터 입력 단자(25)가 설치되어 있다. 데이터 입력 단자(25)는 FPC(60)를 통해 외부회로로부터 전송되어 온 신호를 데이터 드라이버(3b)에 입력시키기 위한 접속 단자이며, 데이터 드라이버(3b)에 있어서의 소정의 접속 단자에 접속된다. 또, 데이터 입력 단자(25)는 액티브 기판(4)의 끝을 향하도록 연신된 제 2 입력선(26)을 통해, 데이터용 외부 접속 단자(27)에 접속되어 있다. 그리고, 데이터용 외부 접속 단자(27)는 FPC(60)에 형성된 소정의 접속 단자에 접속된다.
도 4는 게이트 드라이버 탑재영역(13)에 설치된 게이트라인용 정전기 보호 회로(28)의 등가 회로적 평면도이다. 게이트라인용 정전기 보호 회로(28)는 게이트라인용 정전기 보호라인(29)과, 다이오드 접속형의 박막 트랜지스터(30)와, 제 1 플로팅 게이트형의 박막 트랜지스터(31)를 갖고 있다.
다이오드 접속형의 박막 트랜지스터(30)는 게이트전극 G와 드레인전극 D가 게이트 출력 단자(19)에서 서로 접속되는 동시에 해당 게이트 출력 단자(19)에도 접속되고, 소스전극 S가 게이트라인용 정전기 보호라인(29)에 접속되어 있다. 또, 제 1 플로팅 게이트형의 박막 트랜지스터(31)는 게이트전극 G가 주위로부터 절연되어 플로팅 게이트로 되어 있고, 드레인전극 D가 게이트 출력 단자(19)에 접속되며, 소스전극 S가 게이트라인용 정전기 보호라인(29)에 접속되어 있다. 즉, 다이오드 접속형의 박막 트랜지스터(30)와 제 1 플로팅 게이트형의 박막 트랜지스터(31)는 게이트 출력 단자(19)와 게이트라인용 정전기 보호라인(29)의 사이에서 병렬로 접속되어 있다.
게이트라인용 정전기 보호라인(29)의 일단부는 접속용 박막 트랜지스터(32) 및 접속용 둘러침선(33)을 통해, 공통라인(15)에 접속되어 있다. 이 경우, 접속용 박막 트랜지스터(32)는 게이트전극 G 및 드레인전극 D가 게이트라인용 정전기 보호라인(29)에 접속되고, 소스전극 S가 제 1 접속용 둘러침선(33)을 통해 공통라인(15)에 접속되어 있다.
도 5는 데이터 드라이버 탑재영역(14)에 설치된 데이터라인용 정전기 보호 회로(34)의 등가 회로적 평면도이다. 데이터라인용 정전기 보호 회로(34)는 데이터라인용 정전기 보호라인(35)과 제 2 플로팅 게이트형의 박막 트랜지스터(36)를 갖고 있다.
제 2 플로팅 게이트형의 박막 트랜지스터(36)는 게이트전극 G가 주위로부터 절연되어 플로팅 게이트로 되어 있고, 드레인전극 D가 데이터 출력 단자(21)에 접속되며, 소스전극 S가 데이터라인용 정전기 보호라인(35)에 접속되어 있다.
데이터라인용 정전기 보호라인(35)의 일단부는 병렬로 설치된 제 1, 제 2 접속용 박막 트랜지스터(37, 38) 및 제 2 접속용 둘러침선(39)을 통해, 공통라인(15)에 접속되어 있다. 이 경우, 제 1 접속용 박막 트랜지스터(37), 게이트전극 G와 드레인전극 D가 데이터라인용 정전기 보호라인(35)에 접속되고, 소스전극 S가 제 2 접속용 둘러침선(39)을 통해 공통라인(15)에 접속되어 있다. 또, 제 2 접속용 박막 트랜지스터(38)는 게이트전극 G와 드레인전극 D가 제 2 접속용 둘러침선(39)을 통해 공통라인(15)에 접속되고, 소스전극 S가 데이터라인용 정전기 보호라인(35)에 접속되어 있다.
다음에, 이 표시패널(2)에 있어서의 표시화소의 구체적인 층 구성에 대해 설명한다. 도 6은 스위칭용 박막 트랜지스터(10) 및 화소전극(9)의 단면도이다. 유리 등으로 이루어지는 액티브 기판(4)에 있어서의 대향 기판(5)과의 대향면의 소정의 개소에는 제 1 도전층으로서, 몰리브덴 또는 크롬 등으로 이루어지는 게이트전극 G, 해당 게이트전극 G에 접속된 게이트라인(11)이 설치되어 있다. 여기서, 게이트 둘러침선(18)은 해당 게이트 둘러침선(18)에 접속되는 게이트라인(11)과 마찬가지로 제 1 도전층으로서 형성되어 있다.
제 1 도전층의 상층에는 질화 실리콘으로 이루어지는 게이트 절연막(40)이 설치되어 있다. 게이트 절연막(40)의 상층에는 진성 아몰퍼스 실리콘으로 이루어지는 반도체 박막(41)이 설치되어 있다. 반도체 박막(41)에 대응하는 영역의 상층 중앙부에는 질화 실리콘으로 이루어지는 채널 보호막(42)이 설치되어 있다.
채널 보호막(42)에 대응하는 영역의 상층 양측 및 그 양측에 있어서의 반도체 박막(41)에 대응하는 영역에는 n형 아몰퍼스 실리콘으로 이루어지는 옴 콘택트층(43, 44)이 설치되어 있다. 한쪽의 옴 콘택트층(43)의 상층 및 그 근방의 게이트 절연막(40)의 상층의 소정의 개소에는 몰리브덴 또는 크롬 등으로 이루어지는 소스전극 S가 설치되어 있다. 다른쪽의 옴 콘택트층(44)의 상층 및 게이트 절연막(40)의 상층의 소정의 개소에는 몰리브덴 또는 크롬 등으로 이루어지는 드레인전극 D, 해당 드레인전극 D에 접속된 데이터라인(12)이 설치되어 있다.
여기서, 스위칭용 박막 트랜지스터(10)는 게이트전극 G, 게이트 절연막(40), 반도체 박막(41), 채널 보호막(42), 옴 콘택트층(43, 44), 소스전극 S 및 드레인전극 D에 의해 구성되어 있다. 또, 소스전극 S, 드레인전극 D 및 데이터라인(12)은 제 2 도전층으로서 형성되어 있다. 여기서, 데이터 둘러침선(20)은 해당 데이터 둘러침선(20)에 접속되는 데이터라인(12)과 마찬가지로 제 2 도전층으로서 형성되어 있다.
스위칭용 박막 트랜지스터(10) 및 데이터라인(12)의 상층에는 질화 실리콘으로 이루어지는 오버코트막(45)이 설치되어 있다. 오버코트막(45)의 상층의 소정의 개소에는 ITO 등의 투명 도전 재료로 이루어지는 화소전극(9)이 설치되어 있다. 화소전극(9)은 오버코트막(45)의 소정의 개소에 설치된 콘택트홀(46)을 통해 소스전극 S에 접속되어 있다.
다음에, 게이트 드라이버 탑재영역(13)의 구체적인 층 구성에 대해 설명한다. 도 7은 게이트 드라이버 탑재영역(13)에 설치된 게이트라인용 정전기 보호라인(29), 다이오드 접속형의 박막 트랜지스터(30), 제 1 플로팅 게이트형의 박막 트랜지스터(31) 및 게이트 출력 단자(19)의 단면도이다. 다이오드 접속형의 박막 트랜지스터(30) 및 제 1 플로팅 게이트형의 박막 트랜지스터(31)는 스위칭용 박막 트랜지스터(10)와 대략 마찬가지의 층 구성을 갖고, 상술한 제 1 도전층으로서의 게이트전극 G, 게이트 절연막(40), 반도체 박막(41), 채널 보호막(42), 옴 콘택트층(43, 44), 상술한 제 2 도전층으로서의 소스전극 S 및 드레인전극 D로 이루어져 있다.
게이트 출력 단자(19)는 액티브 기판(4)의 대향 기판(5)과의 대향면에 상술한 제 1 도전층으로서 설치된 몰리브덴 또는 크롬 등으로 이루어지는 하층 금속층(19a)과, 게이트 절연막(40)에 설치된 콘택트홀(47)을 통해 해당 게이트 절연막(40)으로부터 노출된 영역의 하층 금속층(19a) 및 그 주위에 있어서의 게이트 절연막(40)의 상층에 상술한 제 2 도전층으로서 설치된 몰리브덴 또는 크롬 등으로 이루어지는 상층 금속층(19b)이 적층된 2층 구조로 되어 있다. 그리고, 하층 금속층(19a)이 마찬가지로 제 1 도전층으로서 설치된 게이트 둘러침선(18)에 접속되어 있다. 또, 상층 금속층(19b)의 일부는 오버코트막(45)에 설치된 개구부(48)를 통해 해당 오버코트막(45)으로부터 노출되어 있다. 게이트라인용 정전기 보호라인(29)은 게이트 절연막(40)의 상층에 상술한 제 2 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어져 있다.
그리고, 다이오드 접속형의 박막 트랜지스터(30)는 제 1 도전층으로서의 게이트전극 G가 마찬가지로 제 1 도전층으로서 형성된 몰리브덴 또는 크롬 등으로 이루어지는 둘러침선(49)을 통해, 게이트 출력 단자(19)에 있어서의 하층 금속층(19a)에 접속되어 있다. 또, 드레인전극 D가 게이트 출력 단자(19)에 있어서의 상층 금속층(19b)에 접속되고, 소스전극 S가 게이트라인용 정전기 보호라인(29)에 접속되어 있다. 제 1 플로팅 게이트형의 박막 트랜지스터(31)는 게이트전극 G가 주위로부터 절연되고 플로팅 게이트로 되어 있다. 또, 드레인전극 D가 게이트 출력 단자(19)에 있어서의 상층 금속층(19b)에 접속되고, 소스전극 S가 게이트라인용 정전기 보호라인(29)에 접속되어 있다.
도 8은 게이트 드라이버 탑재영역(13)에 설치된 접속용 박막 트랜지스터(32), 게이트라인용 정전기 보호라인(29) 및 제 1 접속용 둘러침선(33)의 단면도이다. 접속용 박막 트랜지스터(32)는 스위칭용 박막 트랜지스터(10)와 대략 마찬가지의 층 구성을 갖고, 상술한 제 1 도전층으로서의 게이트전극 G, 게이트 절연막(40), 반도체 박막(41), 채널 보호막(42), 옴 콘택트층(43, 44), 상술한 제 2 도전층으로서의 소스전극 S 및 드레인전극 D로 이루어져 있다. 제 1 접속용 둘러침선(33)은 상술한 제 1 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어져 있다.
게이트 절연막(40)의 상층에 설치된 게이트라인용 정전기 보호라인(29)의 일단부는 접속용 박막 트랜지스터(32)의 드레인전극 D에 접속되어 있는 동시에, 게이트 절연막(40)에 설치된 콘택트홀(49)을 통해 접속용 박막 트랜지스터(32)의 게이트전극 G에 접속되어 있다. 그리고, 접속용 박막 트랜지스터(32)는 소스전극 S가 게이트 절연막(40)에 설치된 콘택트홀(50)을 통해 제 1 접속용 둘러침선(33)에 접속되어 있다.
다음에, 데이터 드라이버 탑재영역(14)의 구체적인 층 구성에 대해 설명한다. 도 9는 제 2 플로팅 게이트형의 박막 트랜지스터(36), 데이터 출력 단자(21) 및 데이터라인용 정전기 보호라인(35)의 단면도이다. 제 2 플로팅 게이트형의 박막 트랜지스터(36)는 스위칭용 박막 트랜지스터(10)와 대략 마찬가지의 층 구성을 갖고, 상술한 제 1 도전층으로서의 게이트전극 G, 게이트 절연막(40), 반도체 박막(41), 채널 보호막(42), 옴 콘택트층(43, 44), 상술한 제 2 도전층으로서의 소스전극 S 및 드레인전극 D로 이루어져 있다.
데이터 출력 단자(21)는 게이트 절연막(40)의 상층에 상술한 제 2 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어지고, 마찬가지로 제 2 도전층으로서 설치된 데이터 둘러침선(20)에 접속되어 있다. 또, 이 금속층의 일부는 오버코트막(45)에 설치된 개구부(51)를 통해 해당 오버코트막(45)으로부터 노출되어 있다. 데이터라인용 정전기 보호라인(35)은 게이트 절연막(40)의 상층에 상술한 제 2 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어져 있다. 제 2 플로팅 게이트형의 박막 트랜지스터(36)는 게이트전극 G가 주위로부터 절연되어 플로팅 게이트로 되어 있다. 또, 드레인전극 D가 데이터 출력 단자(15)에 접속되고, 소스전극 S가 게이트 절연막(40)에 설치된 콘택트홀(52)을 통해 데이터라인용 정전기 보호라인(35)에 접속되어 있다.
도 10은 데이터 드라이버 탑재영역(14)에 설치된 제 1, 제 2 접속용 박막 트랜지스터(37, 38), 데이터라인용 정전기 보호라인(35) 및 제 2 접속용 둘러침선(39)의 단면도이다. 제 1, 제 2 접속용 박막 트랜지스터(37, 38)는 스위칭용 박막 트랜지스터(10)와 대략 마찬가지의 층 구성을 갖고, 상술한 제 1 도전층으로서의 게이트전극 G, 게이트 절연막(40), 반도체 박막(41), 채널 보호막(42), 옴 콘택트층(43, 44), 상술한 제 2 도전층으로서의 소스전극 S 및 드레인전극 D로 이루어져 있다. 제 2 접속용 둘러침선(39)은 상술한 제 1 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어져 있다.
제 1 접속용 박막 트랜지스터(37)는 게이트전극 G가 데이터라인용 정전기 보호라인(35)에 접속되어 있다. 또, 제 2 접속용 박막 트랜지스터(44)는 게이트전극 G가 제 2 접속용 둘러침선(39)에 접속되어 있다. 그리고, 제 1 접속용 박막 트랜지스터(43)의 소스전극 S와 제 2 접속용 박막 트랜지스터(44)의 드레인전극 D가 게이트 절연막(51)에 설치된 콘택트홀(53)을 통해 제 2 접속용 둘러침선(39)에 접속되어 있다. 또, 제 1 접속용 박막 트랜지스터(43)의 드레인전극 D와 제 2 접속용 박막 트랜지스터(44)의 소스전극 S가 게이트 절연막(40)에 설치된 동일한 콘택트홀(54)(도 10에서는 도시의 형편상 따로따로 되어 있음)을 통해 데이터라인용 정전기 보호라인(35)에 접속되어 있다.
도 3으로 되돌아와, 정전기 보호 링으로서의 공통라인(15)은 액티브 기판(4)과 대향 기판(5)이 중첩되는 영역에, 데이터라인(12)과 평행하게 연신하는 제 1 라인영역(15a) 및 제 2 라인영역(15b)과 게이트라인(11)과 평행하게 연신하는 제 3 라인영역(15c) 및 제 4 라인영역(15d)을 갖고 있다.
제 1 라인영역(15a) 및 제 2 라인영역(15b)은 상술한 제 2 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어져 있다. 또, 제 3 라인영역(15c) 및 제 4 라인영역(15d)은 상술한 제 1 도전층으로서 설치된 몰리브덴 또는 크롬 등의 금속층으로 이루어져 있다. 그리고, 제 1 라인영역(15a)은 제 3 라인영역(15c)과 교차하는 위치 P1에서 게이트 절연막(40)에 설치된 콘택트홀을 통해 해당 제 3 라인영역(15c)에 접속되는 동시에, 제 4 라인영역(15d)과 교차하는 위치 P2에서 게이트 절연막(40)에 설치된 콘택트홀을 통해 해당 제 4 라인영역(15d)에 접속되어 있다. 또, 제 2 라인영역(15b)은 제 3 라인영역(15c)과 교차하는 위치 P3에서 게이트 절연막(40)에 설치된 콘택트홀을 통해 해당 제 3 라인영역(15c)에 접속되는 동시에, 제 4 라인영역(15d)과 교차하는 위치 P4에서 게이트 절연막(40)에 설치된 콘택트홀을 통해 해당 제 4 라인영역(15d)에 접속되어 있다.
즉, 제 1 라인영역(15a) 및 제 2 라인영역(15b)은 게이트라인(11)이 연신하는 방향의 앞에서, 제 1 도전층으로서 설치된 게이트 둘러침선(18)에 대해 입체 교차 가능하게 구성되어 있다. 또, 제 3 라인영역(15c) 및 제 4 라인영역(15d)은 데이터라인(12)이 연신하는 방향의 앞에서, 제 2 도전층으로서 설치된 데이터 둘러침선(20)에 대해 입체 교차 가능하게 구성되어 있다. 또한, 도 3에 있어서는 제 1 라인영역(15a)이 게이트 둘러침선(18)에 대해 입체 교차하고, 제 3 라인영역(15c)이 데이터 둘러침선(20)에 대해 입체 교차하는 예를 나타내고 있다.
제 1 라인영역(15a)과 게이트 둘러침선(18)이 입체 교차하는 영역(15R)에 있어서, 게이트 둘러침선(18)은 제 1 라인영역(15a)과의 게이트 절연막(40)을 거친 중첩 면적이, 해당 게이트 둘러침선(18)에 대응하는 게이트라인(11)에서 해당 게이트 둘러침선(18)에 대응하는 게이트 출력 단자(19)까지의 거리에 따른 면적으로 설정되어 있다.
예를 들면, 도 11, 도 12에 나타내는 바와 같이, 게이트 둘러침선(18)의 길이가, 게이트 둘러침선(18a)＞게이트 둘러침선(18b)＞게이트 둘러침선(18c)＞게이트 둘러침선(18d)＞게이트 둘러침선(18e)의 순으로 긴 경우에, 제 1 라인영역(15a)과의 게이트 절연막(40)을 거친 중첩 면적이, 게이트 둘러침선(18e)＞게이트 둘러침선(18d)＞게이트 둘러침선(18c)＞게이트 둘러침선(18b)＞게이트 둘러침선(18a)의 순으로 커지도록 설정된다.
더욱 구체적으로는 제 1 라인영역(15a)과 중첩되는 영역에서의 게이트 둘러침선(18)의 배선 폭이 게이트 둘러침선(18e)＞게이트 둘러침선(18d)＞게이트 둘러침선(18c)＞게이트 둘러침선(18b)＞게이트 둘러침선(18a)의 순으로 커지도록 형성한다.
여기서, 제 1 라인영역(15a)과 게이트 둘러침선(18)이 입체 교차하는 영역(15R)이 다른 영역에서는 각 게이트 둘러침선(18)의 배선 폭은 동등하게 형성한다.
또, 공통라인(15)은 일정한 배선 폭으로 형성한다.
즉, 게이트라인(11)에서 해당 게이트라인에 대응하는 게이트 입력 단자(19)까지의 사이의 게이트 둘러침선(18)의 시정수 RC, 즉 게이트 둘러침선(18)의 저항 R과 해당 게이트 둘러침선(18)으로의 기생용량 C의 곱 RC가 각 게이트라인(11)간에서 동등하게 되도록, 게이트 둘러침선(18)의 배선 폭이 해당 게이트 둘러침선(18)과 공통라인(15)이 서로 중첩하는 영역(15R)으로 조정되어 있다. 이것에 의해서, TFT(10)에 입력되는 주사신호로서의 온 신호에 있어서의 실행 전압을 각 게이트라인(11)간에서 동등하게 할 수 있고, 게이트라인(11)과 게이트 드라이버(3a)의 사이를 전기적으로 접속하는 제 1 둘러침선(18)의 배선길이가 행마다 달라도, 표시 품위의 저하를 억제할 수 있다.
또, 게이트 둘러침선(18)이 반드시 교차하게 되는 정전기 보호 링으로서의 공통라인(15)과의 중첩영역에서 각 게이트라인(11)에 대응하는 시정수를 조정하고 있기 때문에, 새로이 시정수의 조정영역을 마련할 필요성이 없고, 장치의 사이즈가 커지는 것을 방지할 수 있다. 또, 게이트 둘러침선(18)의 배선 폭 그 자체를 조정하고 있기 때문에, 시정수를 조정하기 위한 새로운 층을 마련할 필요성이 없고, 제조 공정수가 증가해 버리는 것도 방지할 수 있다.
또한, 상술한 실시형태에서는 공통라인(15)과 게이트 둘러침선(18)이 입체 교차하는 영역(15R)에 있어서, 게이트 둘러침선(18)의 배선 폭을 조정한 경우에 대해 설명했지만, 도 13, 도 14에 나타내는 바와 같이, 공통라인(15)의 배선 폭을 조정하는 구성으로 해도 좋다.
즉, 게이트 둘러침선(18)의 길이가 게이트 둘러침선(18a)＞게이트 둘러침선(18b)＞게이트 둘러침선(18c)＞게이트 둘러침선(18d)＞게이트 둘러침선(18e)의 순으로 긴 경우에, 제 1 라인영역(15a)의 배선 폭이 게이트 둘러침선(18e)과 중첩되는 영역＞게이트 둘러침선(18d)과 중첩되는 영역＞게이트 둘러침선(18c)과 중첩되는 영역＞게이트 둘러침선(18b)과 중첩되는 영역＞게이트 둘러침선(18a)과 중첩되는 영역의 순으로 커지도록 형성한다.
또한, 이 때에는 각 게이트 둘러침선(18)의 배선 폭은 서로 동등하게 형성한다.
또, 상술한 실시형태에서는 정전기 보호라인으로서의 공통라인(15)을 제 1 도전층과 제 2 도전층을 부분적으로 이용하는 것으로 형성한 경우에 대해 설명했지만, 다른 층의 도전층으로서 형성해도 좋다. 예를 들면, 제 2 도전층과 화소전극(9)의 사이에 제 3 도전층을 형성하고, 이 제 3 도전층을 공통라인(15)으로서 형성해도 좋다.
또, 상술한 실시형태에서는 게이트 둘러침선(18)의 배선길이에 대응시켜 게이트라인마다 영역(15R)에 있어서의 게이트 둘러침선(18)의 배선 폭이 다른 경우에 대해 설명했지만, 게이트 둘러침선(18)을 그 배선길이에 의거하여 소정의 길이 범위마다 그룹화하고, 각 그룹간에서 서로 배선 폭이 다르도록 또한 동일한 그룹내에서는 배선 폭이 서로 동등하게 되도록, 영역(15R)에 있어서의 게이트 둘러침선(18)의 배선 폭을 조정하는 구성으로 해도 좋다. 각 제 1 게이트 둘러침선의 시정수 RC를 반드시 일치시키는 것까지 이르지 않지만, 배선 설계를 용이하게 하면서도 각 제 1 게이트 둘러침선의 시정수 RC를 서로 근접시킬 수 있어 바람직하다.
또, 상술한 실시형태에서는 공통라인(15)이 표시영역(8)을 완전히 둘러싸도록 형성하는 경우에 대해 설명했지만, 공통라인(15)은 도 15, 도 16, 도 17, 도 18에 나타내는 바와 같이, 배선길이가 가장 긴 게이트 둘러침선(18)의 배치영역에 대응시켜, 단선 영역(15x)을 형성하는 구성으로 해도 좋다. 어쨌든, 배선길이가 긴 제 1 게이트 둘러침선보다 배선길이가 짧은 제 1 게이트 둘러침선 쪽이 공통라인과의 중첩면적이 크게 형성되어 있으면, 배선길이가 긴 제 1 게이트 둘러침선과 배선길이가 짧은 제 1 게이트 둘러침선의 사이의 시정수를 근접시킬 수 있고, 이것에 의해, 서로 대응하는 게이트라인간에서 주사신호로서의 온 신호에 있어서의 실행 전압을 근접시킬 수 있다.
1; 액정표시장치 2; 표시패널
3; 드라이버 회로 3a; 게이트 드라이버
4; 액티브 기판 4a; 돌출부
5; 대향 기판 8; 표시영역
10; 박막 트랜지스터 11; 게이트라인
13; 게이트 드라이버 탑재영역 15; 공통라인
18; 게이트 둘러침선 19; 게이트 출력 단자

Claims (18)

  1. 미리 정한 방향으로 연신된 제 1 게이트라인과,
    상기 제 1 게이트라인과 평행하게 연신된 제 2 게이트라인과,
    상기 제 1 게이트라인에 대응한 제 1 게이트 출력 단자와,
    상기 제 2 게이트라인에 대응한 제 2 게이트 출력 단자와,
    상기 제 1 게이트라인과 상기 제 1 게이트 출력 단자를 전기적으로 접속하는 제 1 게이트 둘러침선과,
    상기 제 2 게이트라인과 상기 제 2 게이트 출력 단자를 전기적으로 접속하는 동시에, 상기 제 1 게이트 둘러침선보다 배선길이가 길게 형성된 제 2 게이트 둘러침선과,
    상기 제 1 게이트 둘러침선과의 사이 및 상기 제 2 게이트 둘러침선과의 사이에 절연층을 개재시켜, 상기 제 1 게이트 둘러침선 및 상기 제 2 게이트 둘러침선과 중첩되도록 배치된 정전기 보호 링을 구비하고,
    상기 제 1 게이트 둘러침선과 상기 정전기 보호 링이 중첩되는 면적이 상기 제 2 게이트 둘러침선과 상기 정전기 보호 링이 중첩되는 면적보다 넓은 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 둘러침선이 상기 정전기 보호 링과 중첩되는 영역에 있어서의 상기 제 1 게이트 둘러침선의 배선 폭이, 상기 제 2 게이트 둘러침선이 상기 정전기 보호 링과 중첩되는 영역에 있어서의 상기 제 2 게이트 둘러침선의 배선 폭보다 넓은 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 정전기 보호 링의 배선 폭이 일정한 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제 1 게이트 둘러침선이 상기 정전기 보호 링과 중첩되지 않은 영역에 있어서의 상기 제 1 게이트 둘러침선의 배선 폭이, 상기 제 2 게이트 둘러침선이 상기 정전기 보호 링과 중첩되지 않은 영역에 있어서의 상기 제 2 게이트 둘러침선의 배선 폭과 동등한 것을 특징으로 하는 표시장치.
  5. 제 1 항에 있어서,
    상기 정전기 보호 링이 상기 제 1 게이트 둘러침선과 중첩되는 영역에 있어서의 상기 정전기 보호 링의 폭이, 상기 정전기 보호 링이 상기 제 2 게이트 둘러침선과 중첩되는 영역에 있어서의 상기 정전기 보호 링의 폭보다 넓은 것을 특징으로 하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제 1 게이트 둘러침선의 배선 폭과 상기 제 2 게이트 둘러침선의 배선 폭이 동등한 것을 특징으로 하는 표시장치.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 둘러침선에 대한 시정수와 상기 제 2 게이트 둘러침선에 대한 시정수가 동등하게 설정되어 있는 것을 특징으로 하는 표시장치.
  8. 제 1 항에 있어서,
    상기 정전기 보호 링은 표시영역을 둘러싸도록 형성되어 있는 것을 특징으로 하는 표시장치.
  9. 제 1 항에 있어서,
    상기 정전기 보호 링은 공통전극과 동일한 전압으로 설정되어 있는 것을 특징으로 하는 표시장치.
  10. 제 1 항에 있어서,
    상기 제 1 게이트 둘러침선 및 상기 제 2 게이트 둘러침선은 표시영역을 우회하도록 둘러쳐져 있는 것을 특징으로 하는 표시장치.
  11. 제 1 항에 있어서,
    상기 정전기 보호 링은 정전기 보호 회로를 통해 상기 제 1 게이트라인 및 상기 제 2 게이트라인에 접속되어 있는 것을 특징으로 하는 표시장치.
  12. 제 1 항에 있어서,
    상기 정전기 보호 링은 데이터라인과 동일한 층으로서 형성된 라인영역을 갖고,
    상기 제 1 게이트 둘러침선 및 상기 제 2 게이트 둘러침선은 상기 라인영역에서 상기 정전기 보호 링과 중첩되어 있는 것을 특징으로 하는 표시장치.
  13. 표시화소에 형성된 박막 트랜지스터에 주사신호를 전송하는 복수의 게이트라인과,
    상기 게이트라인과 미리 정한 게이트 출력 단자의 사이를 전기적으로 접속하는 복수의 게이트 둘러침선과,
    상기 복수의 게이트 둘러침선과 입체 교차하는 정전기 보호 링을 구비하고,
    상기 복수의 게이트 둘러침선은 서로 배선길이가 다른 동시에, 상기 정전기 보호 링과 입체 교차하는 영역의 면적이 서로 다른 것을 특징으로 하는 표시장치.
  14. 제 13 항에 있어서,
    배선길이가 긴 게이트 둘러침선보다 배선길이가 짧은 게이트 둘러침선 쪽이 상기 정전기 보호 링과 입체 교차하는 영역의 면적이 넓은 것을 특징으로 하는 표시장치.
  15. 복수의 화소전극과,
    공통전극과,
    상기 복수의 화소전극과 상기 공통전극의 사이에 설치된 액정층과,
    대응하는 상기 화소전극에 소스전극이 접속된 복수의 박막 트랜지스터와,
    대응하는 상기 박막 트랜지스터의 게이트전극에 접속된 복수의 게이트라인과,
    복수의 게이트 출력 단자와,
    대응하는 상기 게이트라인과 대응하는 상기 게이트 출력 단자를 전기적으로 접속하는 동시에, 서로의 배선길이가 다른 복수의 게이트 둘러침선과,
    상기 공통전극과 동등한 전압으로 설정되는 동시에, 상기 복수의 게이트 둘러침선과 입체 교차하는 공통라인을 구비하고,
    상기 복수의 게이트 둘러침선은 상기 공통라인과 입체 교차하는 영역의 면적이 서로 다른 것을 특징으로 하는 표시장치.
  16. 제 15 항에 있어서,
    배선길이가 긴 게이트 둘러침선보다 배선길이가 짧은 게이트 둘러침선 쪽이 상기 공통라인과 입체 교차하는 영역의 면적이 넓은 것을 특징으로 하는 표시장치.
  17. 제 15 항에 있어서,
    대응하는 상기 박막 트랜지스터의 드레인전극에 접속된 복수의 데이터라인을 구비하고,
    상기 공통라인은 상기 복수의 데이터라인과 동일한 층으로서 형성된 라인영역을 갖고,
    상기 복수의 게이트 둘러침선은 상기 라인영역에서 상기 정전기 보호 링과 중첩되어 있는 것을 특징으로 하는 표시장치.
  18. 제 17 항에 있어서,
    상기 라인영역은 상기 복수의 게이트 둘러침선보다 상기 액정층에 가까운 층으로서 형성되어 있는 것을 특징으로 하는 표시장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5759813B2 (ja) * 2011-07-13 2015-08-05 株式会社ジャパンディスプレイ 液晶表示装置
JP6028332B2 (ja) * 2012-01-12 2016-11-16 セイコーエプソン株式会社 液晶装置、及び電子機器
JP2013222124A (ja) * 2012-04-18 2013-10-28 Sony Corp 信号伝達装置、表示装置および電子機器
JP5991709B2 (ja) 2012-05-01 2016-09-14 株式会社ジャパンディスプレイ タッチパネル内蔵型液晶表示装置
TWI505003B (zh) * 2013-06-07 2015-10-21 E Ink Holdings Inc 顯示面板及其製造方法
CN103345914B (zh) * 2013-07-19 2016-04-13 深圳市华星光电技术有限公司 一种用于显示面板的检测电路
US9564455B2 (en) * 2014-04-10 2017-02-07 Innolux Corporation Display panel
KR102448611B1 (ko) * 2015-10-30 2022-09-27 엘지디스플레이 주식회사 유기 발광 표시 장치
US9972271B2 (en) * 2016-05-12 2018-05-15 Novatek Microelectronics Corp. Display panel
CN105911786A (zh) * 2016-06-30 2016-08-31 南京中电熊猫液晶显示科技有限公司 水平电场型液晶显示装置及阵列基板
US10157572B2 (en) * 2016-11-01 2018-12-18 Innolux Corporation Pixel driver circuitry for a display device
CN106802522B (zh) * 2017-03-10 2019-08-13 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及显示面板
CN107564414B (zh) * 2017-08-14 2020-09-11 武汉天马微电子有限公司 一种显示面板及显示装置
CN107895727B (zh) * 2017-12-01 2020-01-21 南京中电熊猫液晶显示科技有限公司 显示基板及其制造方法
KR102467465B1 (ko) * 2018-01-04 2022-11-16 삼성디스플레이 주식회사 수직 적층 트랜지스터, 이를 포함하는 표시 장치, 및 그 제조 방법
WO2019187161A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス
CN110364117B (zh) * 2019-07-17 2021-10-01 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板和显示装置
KR20210086309A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치
WO2022259416A1 (ja) * 2021-06-09 2022-12-15 シャープディスプレイテクノロジー株式会社 表示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69225105T2 (de) * 1991-10-04 1999-01-07 Toshiba Kawasaki Kk Flüssigkristallanzeigegerät
JPH09265110A (ja) * 1996-03-28 1997-10-07 Toshiba Corp アクティブマトリックスパネル
JP3656179B2 (ja) * 1997-09-08 2005-06-08 松下電器産業株式会社 アクティブマトリックス型液晶表示素子及びその駆動方法
JPH1185058A (ja) * 1997-09-11 1999-03-30 Sharp Corp 表示用信号伝達路および表示装置
JPH11218782A (ja) * 1998-02-03 1999-08-10 Casio Comput Co Ltd アクティブマトリックス型液晶表示装置
JP3964546B2 (ja) * 1998-08-04 2007-08-22 シャープ株式会社 表示装置
JP2000267137A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 液晶表示装置
US7088323B2 (en) * 2000-12-21 2006-08-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for fabricating the same
KR100447229B1 (ko) * 2001-11-28 2004-09-04 엘지.필립스 엘시디 주식회사 액정표시장치 및 제조 방법
KR100831235B1 (ko) * 2002-06-07 2008-05-22 삼성전자주식회사 박막 트랜지스터 기판
JP2004086093A (ja) 2002-08-29 2004-03-18 Sharp Corp 液晶駆動装置
JP2006071814A (ja) 2004-08-31 2006-03-16 Optrex Corp 表示装置
KR100847640B1 (ko) * 2006-05-23 2008-07-21 가시오게산키 가부시키가이샤 표시장치
JP2007316104A (ja) 2006-05-23 2007-12-06 Casio Comput Co Ltd 表示装置
JP4211805B2 (ja) * 2006-06-01 2009-01-21 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
KR101359915B1 (ko) * 2006-09-08 2014-02-07 삼성디스플레이 주식회사 액정표시장치
JP4400605B2 (ja) 2006-09-25 2010-01-20 カシオ計算機株式会社 表示駆動装置及び表示装置
JP5140999B2 (ja) * 2006-11-22 2013-02-13 カシオ計算機株式会社 液晶表示装置

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Publication number Publication date
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