KR102467465B1 - 수직 적층 트랜지스터, 이를 포함하는 표시 장치, 및 그 제조 방법 - Google Patents

수직 적층 트랜지스터, 이를 포함하는 표시 장치, 및 그 제조 방법 Download PDF

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KR102467465B1
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Abstract

본 발명의 수직 적층 트랜지스터는, 서로 수직 방향으로 위치한 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 제1 게이트 전극, 제1 절연층, 제1 일전극, 제1 채널, 및 제1 타전극을 포함하고, 상기 제2 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하고, 상기 제2 게이트 전극과 상기 제1 타전극은 동일한 전극이다.

Description

수직 적층 트랜지스터, 이를 포함하는 표시 장치, 및 그 제조 방법{VERTICAL STACK TRANSISTOR, DISPLAY DEVICE COMPRISING THE SAME, AND MANUFACTURING METHOD THREREOF}
본 발명은 수직 적층 트랜지스터, 이를 포함하는 표시 장치, 및 그 제조 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 전계 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치 중 유기 전계 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
하지만 기술 발전에 따라 유기 전계 발광 표시 장치의 각 화소는 더 많은 수의 트랜지스터를 포함하게 되었고, 이에 따라 각 화소의 개구율이 감소되는 문제점이 부각되고 있다.
각 화소의 개구율을 증가시킬 수 있는 경우, 유기 발광 다이오드의 수명이 증가하고 고해상도 패널 설계에 유리하게 된다.
해결하고자 하는 기술적 과제는, 수직 적층 트랜지스터, 수직 적층 트랜지스터를 이용하여 각 화소의 개구율을 확보할 수 있는 표시 장치, 및 그 제조 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 수직 적층 트랜지스터는 서로 수직 방향으로 위치한 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 제1 게이트 전극, 제1 절연층, 제1 일전극, 제1 채널, 및 제1 타전극을 포함하고, 상기 제2 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하고, 상기 제2 게이트 전극과 상기 제1 타전극은 동일한 전극이다.
본 발명의 한 실시예에 따른 표시 장치는 제1 게이트 전극이 주사 라인과 연결되고, 제1 일전극이 데이터 라인과 연결되는 제1 트랜지스터; 유기 발광 다이오드; 제2 게이트 전극이 상기 제1 트랜지스터의 제1 타전극과 연결되고, 상기 유기 발광 다이오드와 전원 라인을 연결하는 제2 트랜지스터; 및 상기 제2 게이트 전극과 상기 전원 라인을 연결하는 스토리지 커패시터를 포함하고, 상기 제1 트랜지스터는 수직 방향으로 순차적으로 적층된 상기 제1 게이트 전극, 제1 절연층, 상기 제1 일전극, 제1 채널, 및 상기 제1 타전극을 포함하고, 상기 제2 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 상기 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하고, 상기 제2 게이트 전극과 상기 제1 타전극은 동일한 전극이다.
상기 제2 일전극은 상기 전원 라인과 연결되고, 상기 제2 타전극은 상기 유기 발광 다이오드의 애노드와 연결될 수 있다.
상기 제2 게이트 전극 및 상기 제2 일전극은 상기 스토리지 커패시터의 각 전극을 구성할 수 있다.
상기 데이터 라인은 상기 제1 일전극과 동일한 물질 및 상기 제2 게이트 전극과 동일한 물질로 적층된 2층 구조일 수 있다.
상기 전원 라인은 상기 제2 일전극과 동일한 물질 및 상기 제2 타전극과 동일한 물질로 적층된 2층 구조일 수 있다.
상기 데이터 라인과 상기 전원 라인 사이에 상기 제2 절연층이 위치할 수 있다.
상기 주사 라인은 상기 제1 게이트 전극과 동일한 물질로 구성될 수 있다.
상기 데이터 라인과 상기 주사 라인 사이에 상기 제1 절연층이 위치할 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 제조 방법은, 상기 제1 게이트 전극 및 주사 라인을 형성하는 단계; 상기 제1 게이트 전극 및 상기 주사 라인을 커버하는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 데이터 라인의 적어도 일부 및 제1 일전극을 형성하는 단계; 및 상기 제1 일전극 상에 제1 채널을 형성하는 단계를 포함한다.
상기 표시 장치의 제조 방법은 상기 제1 채널 상에 제1 타전극 및 제2 게이트 전극을 동시에 형성하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 제1 일전극을 형성하는 단계에서, 상기 데이터 라인의 일부를 형성하고, 상기 제1 타전극 및 제2 게이트 전극을 동시에 형성하는 단계에서, 상기 데이터 라인의 나머지를 형성할 수 있다.
상기 표시 장치의 제조 방법은 상기 데이터 라인 및 상기 제1 타전극을 제2 절연층으로 커버하는 단계; 및 상기 제1 타전극과 적어도 일부가 중첩되도록 상기 제2 절연층 상에 전원 라인의 적어도 일부 및 제2 일전극을 형성하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 제1 타전극과 적어도 일부가 중첩되도록 상기 제2 일전극 상에 제2 채널을 형성하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 제2 채널 상에 제2 타전극을 형성하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 제2 일전극을 형성하는 단계에서, 상기 전원 라인의 일부를 형성하고, 상기 제2 타전극을 형성하는 단계에서, 상기 전원 라인의 나머지를 형성할 수 있다.
상기 표시 장치의 제조 방법은 상기 제2 타전극이 노출되는 개구부를 포함하는 보호층을 형성하는 단계; 상기 보호층의 일부 및 상기 제2 타전극 상에 애노드를 형성하는 단계; 상기 애노드의 일부가 노출되는 개구부를 포함하는 화소 정의층을 형성하는 단계; 상기 화소 정의층 일부 및 노출된 상기 애노드 상에 발광층을 형성하는 단계; 및 상기 발광층 및 상기 화소 정의층 상에 캐소드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 수직 방향으로 순차적으로 적층된 제1 게이트 전극, 제1 절연층, 제1 일전극, 제1 채널, 및 제1 타전극을 포함하는 보상 트랜지스터; 상기 수직 방향으로 순차적으로 적층된 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하는 구동 트랜지스터; 및 일전극이 데이터 라인에 연결되고, 타전극이 상기 제2 일전극에 연결되고, 게이트 전극이 주사 라인과 연결된 스위칭 트랜지스터를 포함하고, 상기 제1 일전극은 상기 제2 타전극에 연결되고, 상기 제1 타전극과 상기 제2 게이트 전극은 동일한 전극이다.
상기 제1 게이트 전극은 상기 주사 라인에 연결될 수 있다.
상기 표시 장치는 전원 라인과 상기 제2 게이트 전극을 연결하는 스토리지 커패시터; 상기 전원 라인과 상기 제2 일전극을 연결하는 제1 발광 제어 트랜지스터; 상기 제2 타전극과 유기 발광 다이오드의 애노드를 연결하는 제2 발광 제어 트랜지스터; 상기 제2 게이트 전극과 초기화 전원 라인을 연결하는 제1 초기화 트랜지스터; 상기 유기 발광 다이오드의 애노드와 상기 초기화 전원 라인을 연결하는 제2 초기화 트랜지스터를 더 포함할 수 있다.
본 발명에 따른 표시 장치, 및 그 제조 방법은 수직 적층 트랜지스터를 이용하여 각 화소의 개구율을 증가시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 수직 적층 트랜지스터를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 4 내지 15는 본 발명의 한 실시예에 따른 화소의 제조 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 수직 적층 트랜지스터를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 수직 적층 트랜지스터(2TR)는 서로 수직 방향으로 위치한 제1 트랜지스터 및 제2 트랜지스터를 포함한다.
제1 트랜지스터는 수직 방향으로 순차적으로 적층된 제1 게이트 전극(G1), 제1 절연층(GI1), 제1 일전극(S1), 제1 채널(CH1), 및 제1 타전극(D1)을 포함한다.
제2 트랜지스터는 수직 방향으로 순차적으로 적층된 제2 게이트 전극(G2), 제2 절연층(GI2), 제2 일전극(S2), 제2 채널(CH2), 및 제2 타전극(D2)을 포함한다.
제1 트랜지스터 및 제2 트랜지스터 각각을 수직 채널(vertical channel) 구조의 쇼트키 배리어 트랜지스터(Schottky barrier transistor)라고 할 수 있다. 쇼트키 배리어 트랜지스터는 일반적인 전계 효과 트랜지스터(field-effect transistor)보다 소자의 크기가 작고, 출력 임피던스(output impedance)가 크므로 출력 곡선(output curve)의 포화(saturation) 특성이 우수하여 유기 전계 발광 표시 장치의 구동 트랜지스터(driving transistor)로 활용 시 화소의 면적 및 전력 소모 관점에서 장점을 가질 수 있다.
본 실시예에 따른 트랜지스터는 게이트 전극에 인가된 전압에 의해 소스 전극과 채널 사이의 에너지 배리어(energy barrier)의 크기를 변화시킴으로써, 소스 전극에서 채널로 주입되는 전류를 변화시킬 수 있다. 본 실시예에서 소스 전극은 제1 트랜지스터의 제1 일전극(S1) 및 제2 트랜지스터의 제2 일전극(S2)을 각각 의미한다.
본 실시예에서 제2 게이트 전극(G2)과 제1 타전극(D1)은 동일한 전극이다. 여기서, 동일한 전극이란 단순히 전기적으로 동일한 노드(node)에 연결된 전극을 의미하는 것이 아니라, 하나의 전극이 제2 게이트 전극(G2)의 역할 및 제1 타전극(D1)의 역할을 동시에 수행함을 의미한다. 즉, 제1 트랜지스터 및 제2 트랜지스터는 제2 게이트 전극(G2) 및 제1 타전극(D1)을 공유함으로써 한 개의 전극층을 절감할 수 있는 효과가 있다.
다만, 본 실시예는, 전기적인 회로 관점에서 봤을 때, 제1 트랜지스터의 제1 타전극(D1)이 제2 트랜지스터의 제2 게이트 전극(G2)에 연결된 회로에만 적용될 수 있다. 예를 들어, 본 실시예는 후술하는 도 3 및 도 16의 제1 트랜지스터(T1, T3') 및 제2 트랜지스터(T2, T2')에 적용될 수 있다.
제1 트랜지스터는 제1 게이트 전극(G1)에 인가되는 전압에 따라 제1 채널(CH1)이 도통되어 제1 일전극(S1) 및 제1 타전극(D1) 사이에 전류가 흐르게 된다. 이때, 제2 트랜지스터는 제1 타전극(D1)을 통해 제2 게이트 전극(G2)에 인가되는 전압에 따라 제2 채널(CH2)이 도통되어 제2 일전극(S2) 및 제2 타전극(D2) 사이에 전류가 흐르게 된다.
제1 채널(CH1) 및 제2 채널(CH2)은 제품 설계에 따른 적절한 반도체로 선택되어 형성될 수 있다. 예를 들어, 각 채널은 산화물 반도체, 유기물 반도체, 비정질 실리콘, 폴리-실리콘 등일 수 있다. 예를 들어, 산화물 반도체는 산화아연(ZnO)으로 형성되거나, 산화아연(ZnO)에 인듐(In), 갈륨(Ga), 하프늄(Hf), 스태늄(Sn) 등이 도핑된 InZnO(IZO), InGaZnO(IGZO), HfInZnO(HIZO) 등으로 형성될 수 있다.
도 2는 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2를 참조하면 본 발명의 한 실시예에 따른 표시 장치(8)는 프로세서(9) 및 표시 패널(10)을 포함한다.
프로세서(9)는 범용 처리 장치일 수 있다. 예를 들어, 모바일 폰의 어플리케이션 프로세서(application processor, AP), 또는 기타 표시 장치의 처리 장치일 수 있다.
프로세서(9)는 영상 표시에 필요한 신호를 표시 패널(10)로 전송할 수 있다. 도 2에서는 프로세서(9)로부터 타이밍 제어부(110)로 영상 표시에 필요한 신호가 전송되는 것으로 도시되었지만, 당업자라면 타이밍 제어부(110)와 데이터 구동부(130)가 통합된 집적 회로(integrated circuit, IC) 또는 데이터 구동부(130)로 영상 표시에 필요한 신호가 전송되는 것으로 설계 변경할 수 있을 것이다. 예를 들어, 영상 표시에 필요한 신호는 데이터 인에이블 신호(data enable signal), 수직 동기화 신호(vertical synchronization signal), 수평 동기화 신호(horizontal synchronization signal), 및 영상 신호(image signal) 를 포함할 수 있다.
표시 패널(10)은 타이밍 제어부(110), 주사 구동부(120), 데이터 구동부(130), 및 화소부(140)를 포함할 수 있다. 표시 패널(10)은 프로세서(9)로부터 수신한 영상 신호 및 영상 제어 신호를 이용하여 화소부(140)를 통해 영상을 표시한다.
타이밍 제어부(110)는 데이터 인에이블 신호, 수직 동기화 신호, 수평 동기화 신호, 제1 영상 신호, 제2 영상 신호, 및 제3 영상 신호를 이용하여, 데이터 구동부(130)의 사양에 맞게 보정된 영상 신호(DATA)를 데이터 구동부(130)에 전송하고, 대응하는 제어 신호(DCS, SCS)를 데이터 구동부(130) 및 주사 구동부(120)에 각각 전송한다.
데이터 구동부(130)는 화소부(140)에 데이터 전압을 공급한다. 구체적으로, 데이터 구동부(130)는 데이터 제어 신호(DCS) 및 보정된 영상 신호(DATA)에 기초하여 생성된 복수의 데이터 전압을 복수의 데이터 라인(D1, D2, D3, D4, ..., Dm)에 인가할 수 있다.
주사 구동부(120)는 화소부(140)에 주사 신호를 공급한다. 구체적으로, 주사 구동부(120)는 주사 제어 신호(SCS)에 응답하여 복수의 주사 라인(S1, S2, S3, S4, ..., Sn-1, Sn)에 복수의 주사 신호를 공급할 수 있다. 예컨대, 주사 구동부(120)는 복수의 주사 라인(S1, S2, S3, S4, ..., Sn-1, Sn)에 복수의 주사 신호를 순차적으로 공급할 수 있다.
화소부(140)는 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 데이터 전압에 대응하는 계조로 발광할 수 있다. 복수의 화소(PX)는 대응하는 데이터 라인(D1, D2, D3, D4, ..., Dm) 및 주사 라인(S1, S2, S3, S4, ..., Sn-1, Sn)과 연결될 수 있으며, 데이터 라인(D1, D2, D3, D4, ..., Dm) 및 주사 라인(S1, S2, S3, S4, ..., Sn-1, Sn)을 통해 데이터 전압 및 주사 신호를 공급받을 수 있다. 표시 장치(8)가 유기 전계 발광 표시 장치인 경우 각 화소(PX)는 유기 발광 다이오드를 포함할 수 있고, 표시 장치(8)가 액정 표시 장치의 경우 각 화소(PX)는 액정층을 포함할 수 있다.
도 3은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3을 참조하면 본 발명의 한 실시예에 따른 화소(PX)는 복수의 트랜지스터(T1, T2), 스토리지 커패시터(Cst), 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
본 실시예의 복수의 트랜지스터(T1, T2)는 도 1의 수직 적층 트랜지스터로 이루어질 수 있다. 이하에서 도면 부호는 도 1을 더 참조하여 설명한다.
본 실시예에서 각 트랜지스터(T1, T2)는 P형 트랜지스터인 것으로 도시되었지만, 당업자라면 제품 설계에 적합하도록 N형 트랜지스터로 동일한 기능을 하는 화소 회로를 구성할 수 있을 것이다. 또한 당업자라면 도 3의 화소 회로에 더하여 부수적인 트랜지스터나 다른 소자를 추가할 수도 있을 것이다. 또한 당업자라면, 예를 들어 유기 발광 다이오드(OLED)의 위치를 제2 트랜지스터(T2)와 전원 라인(ELVDD) 사이에 위치시키는 등의 설계 변경이 가능할 것이다.
제1 트랜지스터(T1)의 제1 일전극(S1)은 데이터 라인(Dj)과 연결되고, 제1 게이트 전극(G1)은 주사 라인(Si)과 연결되고, 제1 타전극(D1)은 제2 트랜지스터(T2)의 제2 게이트 전극(G2)에 연결될 수 있다.
제2 트랜지스터(T2)의 제2 일전극(S2)은 전원 라인(ELVDD)에 연결되고, 제2 타전극(D2)은 유기 발광 다이오드(OLED)의 애노드에 연결되고, 제2 게이트 전극(G2)은 제1 타전극(D1)에 연결될 수 있다.
스토리지 커패시터(Cst)는 제2 게이트 전극(G2)과 전원 라인(ELVDD)을 연결할 수 있다.
유기 발광 다이오드(OLED)는 애노드가 제2 트랜지스터(T2)의 제2 타전극(D2)에 연결되고, 캐소드가 전원 라인(ELVSS)에 연결될 수 있다.
전원 라인(ELVDD)에 인가되는 전압은 다른 전원 라인(ELVSS)에 인가되는 전압보다 클 수 있다.
이하에서 도 3의 화소(PX)의 구동 방법을 설명한다.
해당 화소행에 대한 주사 라인(Si)으로 주사 신호가 공급되면 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 턴온 레벨의 전압을 인가받는다. 따라서, 제1 트랜지스터(T1)는 도통되어 데이터 라인(Dj)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 전기적으로 연결시킨다. 이때, 데이터 라인(Dj)에 인가된 데이터 전압과 전원 라인(ELVDD)에서 인가된 전압의 차이가 스토리지 커패시터(Cst)에 기입된다. 제2 트랜지스터(T2)는 스토리지 커패시터(Cst)에 기입된 전위차에 따라 전원 라인(ELVDD)으로부터 전원 라인(ELVSS)으로 흐르는 구동 전류량을 조절하게 된다. 이러한 조절된 구동 전류량에 따라 유기 발광 다이오드(OLED)는 목표한 휘도로 발광하게 된다.
도 4 내지 15는 본 발명의 한 실시예에 따른 화소의 제조 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 유리, 플라스틱 등의 절연물로 이루어진 기판(SUB)을 준비한다.
이러한 기판(SUB) 상에 도전층을 형성하고 식각하여 제1 게이트 전극(G1)과 주사 라인(Si)을 형성한다.
도전층은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전물질이나, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr), 및 니오비움(Nb) 등의 금속이나 금속들의 합금을 얇게 증착하여 형성할 수 있다.
제1 게이트 전극(G1)과 주사 라인(Si)은 동일한 층에서 동시에 형성되어 연결될 수 있으므로 컨택홀을 통한 브릿지 구조 등이 불필요한 장점이 있다. 다른 실시예에서는 제1 게이트 전극(G1) 및 주사 라인(Si) 형성 전에 기판(SUB) 상에 실리콘 산화막이나 실리콘 질화막으로 버퍼층을 형성할 수도 있다.
다음으로, 제1 게이트 전극(G1)과 주사 라인(Si)을 커버하는 제1 절연층(GI1)을 형성한다. 제1 절연층(GI1)은 무기물일 수 있으나, 다른 실시예에서 유기물로 구성될 수도 있다.
도 5를 참조하면, 제1 절연층(GI1) 상에 도전층을 형성하고 식각하여 제1 일전극(S1) 및 데이터 라인(Dj)의 일부(Dj1)를 형성한다. 제1 일전극(S1) 및 데이터 라인(Dj1)은 동일한 층에서 동시에 형성되어 연결될 수 있으므로 컨택홀을 통한 브릿지 구조 등이 불필요한 장점이 있다.
다음으로, 도 6을 참조하면, 제1 일전극(S1) 상에 제1 채널(CH1)을 형성한다. 제1 채널(CH1) 형성 과정에서 그 구성 성분이 데이터 라인의 일부(Dj1) 상에도 적층될 수 있지만, 하프톤 마스크나 식각비를 달리한 에천트(etchant)를 사용하여 적절히 제거할 수 있다.
다음으로, 도 7을 참조하면, 도전층을 형성하고 식각하여 제1 채널(CH1) 상에 제1 타전극(D1) 및 제2 게이트 전극(G2)을 동시에 형성하고, 데이터 라인의 나머지(Dj2)를 형성한다. 이때, 제1 일전극(S1)과 달리 제1 타전극(D1)은 데이터 라인의 나머지(Dj2)와 연결되지 않는다(도 3 참조). 이로써 데이터 라인(Dj)은 제1 일전극(S1)과 동일한 물질(Dj1) 및 제2 게이트 전극(G2)과 동일한 물질(Dj2)로 적층된 2층 구조일 수 있다.
제2 게이트 전극(G2)은 스토리지 커패시터(Cst)의 일전극을 구성하기 위하여 연장되어 형성될 수 있다.
다음으로, 도 8을 참조하면, 데이터 라인(Dj1, Dj2) 및 제1 타전극(D1)을 제2 절연층(GI2)으로 커버한다. 제2 절연층(GI2)은 무기물일 수 있지만, 다른 실시예에선 유기물로 구성될 수 있다.
그리고, 도전층을 형성하고 식각함으로써, 제1 타전극(D1)과 적어도 일부가 중첩되도록 제2 절연층(GI2) 상에 제2 일전극(S2) 및 전원 라인(ELVDD)의 일부(ELVDD1)를 형성한다. 제2 일전극(S2) 및 전원 라인의 일부(ELVDD1)는 동일한 층에서 동시에 형성되어 연결될 수 있으므로 컨택홀을 통한 브릿지 구조 등이 불필요한 장점이 있다.
또한, 제2 일전극(S2)을 제2 게이트 전극(G2)과 대응하도록 연장시킴으로써, 제2 일전극(S2) 및 제2 게이트 전극(G2)은 스토리지 커패시터(Cst)의 각 전극을 구성할 수 있다. 이에 따라 스토리지 커패시터(Cst) 형성을 위한 별도의 전극층이 불필요한 장점이 있다.
다음으로, 도 9를 참조하면, 제1 타전극(D1)과 적어도 일부가 중첩되도록 제2 일전극(S2) 상에 제2 채널(CH2)을 형성한다.
제2 채널(CH2) 형성 과정에서 그 구성 성분이 전원 라인의 일부(ELVDD1) 상에도 적층될 수 있지만, 하프톤 마스크나 식각비를 달리한 에천트(etchant)를 사용하여 적절히 제거할 수 있다.
다음으로, 도 10을 참조하면, 도전층을 형성하고 식각함으로써, 제2 채널(CH2) 상에 제2 타전극(D2)을 형성하고 전원 라인의 나머지(ELVDD2)를 형성할 수 있다. 이때, 전원 라인의 일부(ELVDD1)와 달리 전원 라인의 나머지(ELVDD2)는 제2 타전극(D2)과 연결되지 않는다(도 3 참조). 이로써 전원 라인(ELVDD)은 제2 일전극(S2)과 동일한 물질(ELVDD1) 및 제2 타전극(D2)과 동일한 물질(ELVDD2)로 적층된 2층 구조일 수 있다.
도 10까지의 단계를 통해서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하는 수직 적층 트랜지스터(TR)가 각 전극층을 효율적으로 사용하여 화소(PX)에 적용될 수 있음이 설명되었다.
도 11 이하에선 수직 적층 트랜지스터(2TR)에 유기 발광 다이오드(OLED)를 연결하는 단계를 도시한다. 먼저, 제2 타전극(D2)이 노출되는 개구부를 포함하는 보호층(VIA)을 형성한다. 보호층(VIA)은 아크릴(acrylic) 또는 폴리이미드(polyimid) 등의 유기물로 구성될 수 있으나, 다른 실시예에서 무기물로 구성될 수도 있다.
도 12를 참조하면 보호층(VIA)의 일부 및 제2 타전극(D2) 상에 유기 발광 다이오드(OLED)의 애노드(AN)를 형성하고, 도 13을 참조하면 애노드(AN)의 일부가 노출되는 개구부를 포함하는 화소 정의층(PXD)을 형성한다.
다음으로, 도 14를 참조하면 화소 정의층(PXD)의 일부 및 노출된 애노드(AN) 상에 발광층(ORG)을 형성하고, 도 15를 참조하면 발광층(ORG) 및 화소 정의층(PXD) 상에 캐소드(CATH)를 형성함으로써, 본 실시예의 수직 적층 트랜지스터(2TR) 상에 유기 발광 다이오드(OLED)가 형성된다.
도 16은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 16을 참조하면 본 발명의 다른 실시예에 따른 화소(PX')는 복수의 트랜지스터(T1', T2', T3', T4', T5', T6', T7'), 스토리지 커패시터(Cst'), 및 유기 발광 다이오드(OLED')를 포함한다.
도 16에 도 1의 수직 적층 트랜지스터(2TR)를 적용하는 경우, 제1 트랜지스터는 트랜지스터(T3')이고, 제2 트랜지스터는 트랜지스터(T2')일 수 있다.
아래에서, 도 16의 화소(PX')의 구조를 설명한다.
트랜지스터(T1')의 일전극은 데이터 라인(Dj')에 연결되고, 타전극은 트랜지스터(T2')의 일전극에 연결되고, 게이트 전극은 주사 라인(Si')에 연결된다. 트랜지스터(T1')을 스위칭 트랜지스터로 명명할 수 있다.
트랜지스터(T2')의 일전극은 트랜지스터(T6')의 타전극에 연결되고, 타전극은 트랜지스터(T7')의 일전극에 연결되고, 게이트 전극은 스토리지 커패시터(Cst')의 일전극에 연결된다. 트랜지스터(T2')를 구동 트랜지스터로 명명할 수 있다.
트랜지스터(T3')는 트랜지스터(T2')의 게이트 전극 및 타전극을 연결하고, 그 게이트 전극이 주사 라인(Si')에 연결된다. 트랜지스터(T3')를 보상 트랜지스터로 명명할 수 있다.
트랜지스터(T4')는 일전극이 트랜지스터(T2')의 게이트 전극에 연결되고, 타전극이 초기화 전원 라인(VINIT')에 연결되고, 게이트 전극이 전단 주사 라인(S(i-1)')에 연결된다. 트랜지스터(T4')의 게이트 전극은 다른 주사 라인이나 전용 초기화 제어 라인에 연결될 수도 있다. 트랜지스터(T4')를 제1 초기화 트랜지스터로 명명할수 있다.
트랜지스터(T5')는 일전극이 유기 발광 다이오드(OLED')의 애노드에 연결되고, 타전극이 초기화 전원 라인(VINIT')에 연결되고, 게이트 전극이 전단 주사 라인(S(i-1)')에 연결된다. 트랜지스터(T5')의 타전극은 초기화 전원 라인(VINIT')과 다른 전압 값을 갖는 다른 초기화 전원 라인과 연결될 수도 있다. 트랜지스터(T5')의 게이트 전극은 다른 주사 라인(예를 들어, 주사 라인(Si'))이나 전용 초기화 제어 라인에 연결될 수도 있다. 트랜지스터(T5')를 제2 초기화 트랜지스터로 명명할 수 있다.
트랜지스터(T6')는 일전극이 전원 라인(ELVDD')에 연결되고, 타전극이 트랜지스터(T2')의 일전극에 연결되고, 게이트 전극이 발광 제어 라인(EM')에 연결될 수 있다. 트랜지스터(T6')를 제1 발광 제어 트랜지스터로 명명할 수 있다.
트랜지스터(T7')는 일전극이 트랜지스터(T2')의 타전극에 연결되고, 타전극이 유기 발광 다이오드(OLED')의 애노드에 연결되고, 게이트 전극이 발광 제어 라인(EM')에 연결될 수 있다. 트랜지스터(T7')를 제2 발광 제어 트랜지스터로 명명할 수 있다.
스토리지 커패시터(Cst')는 트랜지스터(T2')의 게이트 전극과 전원 라인(ELVDD')을 연결한다.
유기 발광 다이오드(OLED')는 애노드가 트랜지스터(T7')의 타전극에 연결되고, 캐소드가 전원 라인(ELVSS')에 연결된다. 당업자라면 유기 발광 다이오드(OLED')를 전원 라인(ELVDD') 및 전원 라인(ELVSS') 사이의 구동 전류 경로 중 적용 제품에 따라 적절히 위치시킬 수 있을 것이다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
2TR: 수직 적층 트랜지스터
8: 표시 장치
9: 프로세서
10: 표시 패널
110: 타이밍 제어부
120: 주사 구동부
130: 데이터 구동부
140: 화소부
PX: 화소

Claims (20)

  1. 서로 수직 방향으로 위치한 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 제1 게이트 전극, 제1 절연층, 제1 일전극, 제1 채널, 및 제1 타전극을 포함하고,
    상기 제2 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하고,
    상기 제2 게이트 전극과 상기 제1 타전극은 동일한 전극인,
    수직 적층 트랜지스터.
  2. 제1 게이트 전극이 주사 라인과 연결되고, 제1 일전극이 데이터 라인과 연결되는 제1 트랜지스터;
    유기 발광 다이오드;
    제2 게이트 전극이 상기 제1 트랜지스터의 제1 타전극과 연결되고, 상기 유기 발광 다이오드와 전원 라인을 연결하는 제2 트랜지스터; 및
    상기 제2 게이트 전극과 상기 전원 라인을 연결하는 스토리지 커패시터를 포함하고,
    상기 제1 트랜지스터는 수직 방향으로 순차적으로 적층된 상기 제1 게이트 전극, 제1 절연층, 상기 제1 일전극, 제1 채널, 및 상기 제1 타전극을 포함하고,
    상기 제2 트랜지스터는 상기 수직 방향으로 순차적으로 적층된 상기 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하고,
    상기 제2 게이트 전극과 상기 제1 타전극은 동일한 전극인,
    표시 장치.
  3. 제2 항에 있어서,
    상기 제2 일전극은 상기 전원 라인과 연결되고,
    상기 제2 타전극은 상기 유기 발광 다이오드의 애노드와 연결되는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 제2 게이트 전극 및 상기 제2 일전극은 상기 스토리지 커패시터의 각 전극을 구성하는,
    표시 장치.
  5. 제2 항에 있어서,
    상기 데이터 라인은 상기 제1 일전극과 동일한 물질 및 상기 제2 게이트 전극과 동일한 물질로 적층된 2층 구조인,
    표시 장치.
  6. 제5 항에 있어서,
    상기 전원 라인은 상기 제2 일전극과 동일한 물질 및 상기 제2 타전극과 동일한 물질로 적층된 2층 구조인,
    표시 장치.
  7. 제6 항에 있어서,
    상기 데이터 라인과 상기 전원 라인 사이에 상기 제2 절연층이 위치한,
    표시 장치.
  8. 제5 항에 있어서,
    상기 주사 라인은 상기 제1 게이트 전극과 동일한 물질로 구성된,
    표시 장치.
  9. 제8 항에 있어서,
    상기 데이터 라인과 상기 주사 라인 사이에 상기 제1 절연층이 위치한,
    표시 장치.
  10. 제1 게이트 전극 및 주사 라인을 형성하는 단계;
    상기 제1 게이트 전극 및 상기 주사 라인을 커버하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 데이터 라인의 적어도 일부 및 제1 일전극을 형성하는 단계; 및
    상기 제1 일전극 상에 제1 채널을 형성하는 단계를 포함하고,
    상기 제1 채널 상에 제1 타전극 및 제2 게이트 전극을 동시에 형성하는 단계를 더 포함하는
    표시 장치의 제조 방법.
  11. 삭제
  12. 제10 항에 있어서,
    상기 제1 일전극을 형성하는 단계에서, 상기 데이터 라인의 일부를 형성하고,
    상기 제1 타전극 및 제2 게이트 전극을 동시에 형성하는 단계에서, 상기 데이터 라인의 나머지를 형성하는,
    표시 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 데이터 라인 및 상기 제1 타전극을 제2 절연층으로 커버하는 단계; 및
    상기 제1 타전극과 적어도 일부가 중첩되도록 상기 제2 절연층 상에 전원 라인의 적어도 일부 및 제2 일전극을 형성하는 단계를 더 포함하는
    표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 타전극과 적어도 일부가 중첩되도록 상기 제2 일전극 상에 제2 채널을 형성하는 단계를 더 포함하는
    표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 채널 상에 제2 타전극을 형성하는 단계를 더 포함하는
    표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제2 일전극을 형성하는 단계에서, 상기 전원 라인의 일부를 형성하고,
    상기 제2 타전극을 형성하는 단계에서, 상기 전원 라인의 나머지를 형성하는,
    표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제2 타전극이 노출되는 개구부를 포함하는 보호층을 형성하는 단계;
    상기 보호층의 일부 및 상기 제2 타전극 상에 애노드를 형성하는 단계;
    상기 애노드의 일부가 노출되는 개구부를 포함하는 화소 정의층을 형성하는 단계;
    상기 화소 정의층 일부 및 노출된 상기 애노드 상에 발광층을 형성하는 단계; 및
    상기 발광층 및 상기 화소 정의층 상에 캐소드를 형성하는 단계를 더 포함하는
    표시 장치의 제조 방법.
  18. 수직 방향으로 순차적으로 적층된 제1 게이트 전극, 제1 절연층, 제1 일전극, 제1 채널, 및 제1 타전극을 포함하는 보상 트랜지스터;
    상기 수직 방향으로 순차적으로 적층된 제2 게이트 전극, 제2 절연층, 제2 일전극, 제2 채널, 및 제2 타전극을 포함하는 구동 트랜지스터; 및
    일전극이 데이터 라인에 연결되고, 타전극이 상기 제2 일전극에 연결되고, 게이트 전극이 주사 라인과 연결된 스위칭 트랜지스터를 포함하고,
    상기 제1 일전극은 상기 제2 타전극에 연결되고, 상기 제1 타전극과 상기 제2 게이트 전극은 동일한 전극인,
    표시 장치.
  19. 제18 항에 있어서,
    상기 제1 게이트 전극은 상기 주사 라인에 연결된,
    표시 장치.
  20. 제19 항에 있어서,
    전원 라인과 상기 제2 게이트 전극을 연결하는 스토리지 커패시터;
    상기 전원 라인과 상기 제2 일전극을 연결하는 제1 발광 제어 트랜지스터;
    상기 제2 타전극과 유기 발광 다이오드의 애노드를 연결하는 제2 발광 제어 트랜지스터;
    상기 제2 게이트 전극과 초기화 전원 라인을 연결하는 제1 초기화 트랜지스터;
    상기 유기 발광 다이오드의 애노드와 상기 초기화 전원 라인을 연결하는 제2 초기화 트랜지스터를 더 포함하는,
    표시 장치.
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